CN107947757B - 阻抗电路 - Google Patents

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Abstract

本发明提供了一种阻抗电路，阻抗电路包括多晶硅电阻器和控制器，多晶硅电阻器具有第一端子和第二端子，控制器提供第一控制电压和第二控制电压，其中该多晶硅电阻器的第一端子和第二端子之间的电阻值根据该第一控制电压和该第二控制电压确定，该第二控制电压不同于该第一控制电压。本发明提出的阻抗电路可以消除多晶硅电阻器的损耗效应，并使得多晶硅电阻器更加线性和更遵循欧姆定律。

Description

阻抗电路
技术领域
本发明涉及阻抗电路，特别是涉及阻抗电路以及阻抗电路中的多晶硅电阻器(poly-resistor)。
背景技术
多晶硅电阻器的特征是片电阻(sheet resistance)值。为了减少芯片尺寸，通常使用高片电阻值的多晶硅电阻器，并且高片电阻值的多晶硅电阻器可以制造在较小的面积中，它们广泛用于各种集成电路。
然而，损耗效应(depletion effect)是以多晶硅作为栅极材料的器件的阈值电压出现不期望的变化，在电子电路中导致不可预知的行为。造成多晶硅电阻器的严重的非线性。因此，需要新颖的解决方案来抑制多晶硅电阻器中不理想的损耗效应。
发明内容
本发明提供一种阻抗电路，以解决上述问题。
本发明提供了一种阻抗电路，包括：多晶硅电阻器，具有第一端子和第二端子；以及控制器，提供第一控制电压和第二控制电压，其中该多晶硅电阻器的第一端子和第二端子之间的电阻值根据该第一控制电压和该第二控制电压确定；其中该第二控制电压不同于该第一控制电压。
本发明提出的阻抗电路可以消除多晶硅电阻器的损耗效应，并使得多晶硅电阻器更加线性和更遵循欧姆定律。
在结合附图阅读本发明的实施例的以下详细描述之后，本发明的各种目的、特征和优点将是显而易见的。然而，这里使用的附图仅以解释说明为目的，而不应被视为本发明的限制。
附图说明
在浏览了下文的具体实施方式和相应的附图后，本领域技术人员将更容易理解上述本发明的目的和优点。
图1是根据本发明的实施方式的阻抗电路100的示意图。
图2是根据本发明的实施方式的多晶硅电阻器210的示意图。
图3是根据本发明的实施方式的多晶硅电阻器310的示意图。
图4是根据本发明的实施方式的多晶硅电阻器410的示意图。
图5A是根据本发明的实施方式的阻抗电路500A的示意图。
图5B是根据本发明的另一实施方式的阻抗电路500B的示意图。
图6A是根据本发明的实施方式的差分或伪差分放大器600A的示意图。
图6B是根据本发明的实施方式的差分或伪差分放大器600B的示意图。
图6C是根据本发明的实施方式的差分或伪差分放大器600C的示意图。
图6D是根据本发明的实施方式的差分或伪差分放大器600D的示意图。
图7A是根据本发明的实施方式的差分至单端的放大器700A的示意图。
图7B是根据本发明的实施方式的差分至单端的放大器700B的示意图。
图7C是根据本发明的实施方式的差分至单端的放大器700C的示意图。
图7D是根据本发明的实施方式的差分至单端的放大器700D的示意图。
图8A是根据本发明的实施方式的反相放大器800A的示意图。
图8B是根据本发明的实施方式的反相放大器800B的示意图。
图8C是根据本发明的实施方式的反相放大器800C的示意图。
具体实施方式
图1是根据本发明的实施方式的阻抗电路100的示意图。阻抗电路100包括多晶硅电阻器110和控制器120。多晶硅电阻器110具有第一端子111和第二端子112。如果第二端子112处的第二电压V2高于第一端子111处的第一电压V1(即，驱动电压差(V2-V1)施加于多晶硅电阻器110)，则通过多晶硅电阻器110的电流将从第二端子112流向第一端子111。控制器120可以是电压发生器、分压器或加权加法电路。控制器120配置为生成用于控制多晶硅电阻器110的第一控制电压VC1和第二控制电压VC2。根据第一控制电压VC1和第二控制电压VC2确定多晶硅电阻器110的第一端子111和第二端子112之间的电阻。在一个实施方式，第二控制电压VC2不同于第一控制电压VC1。
这种设计可以改善多晶硅电阻器110的线性度。请参考下面的实施方式和附图。应该注意的是，这些实施方式和附图是示例性，而不是对本发明的限制。
图2是根据本发明的实施方式的多晶硅电阻器210的示意图。图2例示了图1所示的多晶硅电阻器110的详细的物理结构。在图2中，具有第一端子211和第二端子212的多晶硅电阻器210包括多晶硅层(poly-silicon layer)220、通道层(channel layer)230和绝缘层(insulation layer)240。多晶硅层220具有彼此远离的第一端221和第二端222。多晶硅层220的第一端221耦接到多晶硅电阻器210的第一端子211，多晶硅层220的第二端222耦接到多晶硅电阻器210的第二端子212。如果第二端子212的第二电压V2高于第一端子211处的第一电压V1(即，驱动电压差(V2-V1)施加于多晶硅电阻器210)，则通过多晶硅电阻器210的电流将从第二端子212流向第一端子211。也就是说，电流可以流经多晶硅层220，从第二端222流向第一端221。通道层230可以是导电层、半导体层或者是不同于多晶硅层220的另一多晶硅层。通道层230具有彼此远离的第一端231和第二端232。通道层230的第一端231用于接收第一控制电压VC1，通道层230的第二端232用于接收第二控制电压VC2。在一些实施方式，通道层230的第一端231比通道层230的第二端232更靠近多晶硅层220的第一端221，通道层230的第二端232比通道层230的第一端231更靠近多晶硅层220的第二端222。因此，第一控制电压VC1控制多晶硅层220的第一端221的操作特性(例如，电阻)，第二控制电压VC2控制多晶硅层220的第二端222的操作特性(例如，电阻)。绝缘层240可以由任何绝缘材料制成。绝缘层240设置于多晶硅层220和通道层230之间，并被配置为将多晶硅层220与通道层230隔离开。
进一步参考图1和图2。为了抑制多晶硅电阻器110的损耗效应，第一控制电压VC1和第二控制电压VC2可以是动态的，而不是固定值。例如，第一控制电压VC1和第二控制电压VC2可以根据多晶硅电阻器110的第一端子111处的第一电压V1和多晶硅电阻器110的第二端子112处的第二电压V2确定。即，第一控制电压VC1和第二控制电压VC2均可以是第一电压V1和第二电压V2的函数。上述函数可以是线性的并且可表示为如下公式(1)～(3)：
VC1＝f(V1，V2)＝A·V1+B·V2...........................(1)
VC2＝g(V1，V2)＝C·V1+D·V2..........................(2)
VC2≠VC1......................................(3)
其中，VC1表示第一控制电压VC1，VC2表示第二控制电压VC2，V1表示第一电压V1，V2表示第二电压V2，A、B、C、D均表示相应的值。
上述值A、B、C、D是可以被调整的以应对不同的需求。具体来说，当控制器120响应于第一电压V1和第二电压V2来动态调整第一控制电压VC1和第二控制电压VC2时，多晶硅电阻器110的损耗效应可以被抑制。本发明提出的阻抗电路比传统的多晶硅电阻器更加线性并且更为集中，传统的多晶硅电阻器中只有一个控制电压施加到多晶硅电阻器或者施加于多晶硅电阻器的控制电压是固定的。
在一些实施方式，第一控制电压VC1基本上等于第一电压V1，第二控制电压VC2基本上等于第二电压V2。也就是说，根据公式(1)～(3)，值A和D都设置为1，值B和C都设置为0。参考图2的物理结构，如果第一控制电压VC1等于第一电压V1并且第二控制电压VC2等于第二电压V2，第二控制电压VC2和第一控制电压VC1之间的控制电压差值(如，VC2-VC1)将与多晶硅电阻器210的第二端子212和第一端子211之间的驱动电压差值(如，V2-V1)相同。控制电压差值(如，VC2-VC1)均匀地分布在通道层230，这与驱动电压差值(如，V2-V1)均匀地分布在多晶硅层220是一致的。通过这种设计，通道层230与多晶硅层220具有几乎相同的电压电平分布，在通道层230与多晶硅层220之间不存在有效的电压差。因此，与只采用一个控制电压的传统方法相比，多晶硅电阻器210的损耗效应可以被消除，多晶硅电阻器210可以提供电阻值以实现更好、更集中的线性。
图3是根据本发明的实施方式的多晶硅电阻器310的示意图。图3与图2相似。在图3的实施方式，多晶硅电阻器310的通道层330是N型掺杂层，该N型掺杂层可以配置在P型掺杂层350中，通道层330的第一端331和第二端332是N+掺杂区域。多晶硅电阻器310的绝缘层340可以是不同材料构成，如二氧化硅层、场氧化(field oxide,FOX)层或浅沟槽隔离(Shallow Trench Isolation,STI)层，但并不限于此。
图3的多晶硅电阻器310的其他特性类似于图2的多晶硅电阻器210。图4是根据本发明的实施方式的多晶硅电阻器410的示意图。图4与图2相似。在图4的实施方式，多晶硅电阻器410的通道层430是P型掺杂层，其可以配置在N型掺杂层450中，通道层430的第一端431和第二端432是P+掺杂区域。绝缘层440可以是不同材料构成，如二氧化硅层、场氧化层或STI层，但并不限于此。图4的多晶硅电阻器410的其他特性类似于图2的多晶硅电阻器210。
图5A是根据本发明的实施方式的阻抗电路500A的示意图。图5A与图1相似。在图5A的实施方式，阻抗电路500A包括第一多晶硅电阻器510、第二多晶硅电阻器530和控制器520。第一多晶硅电阻器510具有第一端子511和第二端子512。第二多晶硅电阻器530具有第一端子531和第二端子532。第二多晶硅电阻器530的第一端子531耦接到第一多晶硅电阻器510的第二端子512。控制器520配置为生成用于控制第一多晶硅电阻器510和第二多晶硅电阻器530的第一控制电压VC1、第二控制电压VC2、第三控制电压VC3和第四控制电压控制VC4。第一多晶硅电阻器510的第一端子511和第二端子512之间的电阻根据第一控制电压VC1和第二控制电压VC2确定。在一个实施方式，第二控制电压VC2不同于第一控制电压VC1。第二多晶硅电阻器530的第一端子531和第二端子532之间的电阻根据第三控制电压VC3和第四控制电压VC4确定。在一个实施方式，第四控制电压VC4不同于第三控制电压VC3。
在阻抗电路500A中，第一多晶硅电阻器510和第二多晶硅电阻器530串联耦接。第一控制电压VC1、第二控制电压VC2、第三控制电压VC3和第四控制电压VC4可以是动态的。第一控制电压VC1和第二控制电压VC2可以根据第一多晶硅电阻器510的第一端子511处的第一电压V1和第一多晶硅电阻器510的第二端子512处的第二电压V2确定。第一控制电压VC1和第二控制电压VC2均可以是第一电压V1和第二电压V2的函数的。上述函数可以是线性的。例如，第一控制电压VC1可以基本上等于第一电压V1，第二控制电压VC2可以基本上等于第二电压V2，但并不限于此。第三控制电压VC3和第四控制电压VC4可以根据第二多晶硅电阻器530的第一端子531处的第二电压V2和第二多晶硅电阻器530的第二端子532处的第三电压V3确定。第三控制电压VC3和第四控制电压VC4均可以是第二电压V2和第三电压V3的函数的。上述函数可以是线性的。例如，第三控制电压VC3可以基本上等于第二电压V2，第四控制电压VC4可以基本上等于第三电压V3，但并不限于此。图5A的阻抗电路500A的其他特性类似于图1的阻抗电路100。因此，这两个实施方式可以达到类似的性能水平。应该注意，阻抗电路500A可以包括串联耦接并且由控制器以相似方式控制的三个或更多个多晶硅电阻器，尽管图5A仅示出了两个多晶硅电阻器。
图5B是根据本发明的另一实施方式的阻抗电路500B的示意图。图5B类似于图5A。在图5B的实施方式，阻抗电路500B进一步包括第一控制器550和第二控制器560。这样的设计也可以抑制非线性损耗效应。第一控制器550被配置为生成用于控制第一多晶硅电阻器510的第一控制电压VC1和第二控制电压VC2。第二控制器560被配置为生成用于控制第二多晶硅电阻器530的第三控制电压VC3和第四控制电压VC4。同样，第一控制电压VC1、第二控制电压VC2、第三控制电压VC3和第四控制电压VC4可以是动态的。在阻抗电路500B中，第二多晶硅电阻器530与第一多晶硅电阻器510是分离的。第一控制电压VC1和第二控制电压VC2可以根据第一多晶硅电阻器510的第一端子511处的第一电压V1和第一多晶硅电阻器510的第二端子512处的第二电压V2确定。第一控制电压VC1和第二控制电压VC2均可以是第一电压V1和第二电压V2的函数的。上述函数可以是线性的。例如，第一控制电压VC1可以基本上等于第一电压V1，第二控制电压VC2可以基本上等于第二电压V2，但并不限于此。第三控制电压VC3和第四控制电压VC4可以根据第二多晶硅电阻器530的第一端子531处的第三电压V3和第二多晶硅电阻器530的第二端子532处的第四电压V4确定。第三控制电压VC3和第四控制电压VC4均可以是第三电压V3和第四电压V4的函数。上述函数可以是线性的。例如，第三控制电压VC3可以基本上等于第三电压V3，第四控制电压VC4可以基本上等于第四电压V4，但并不限于此。图5B的阻抗电路500B的其他特性类似于图5A的阻抗电路500A。。应该注意，阻抗电路500B可以包括由三个或更多个控制器以相似方式分别控制的三个或更多个多晶硅电阻器。
本发明提出的阻抗电路和多晶硅电阻器可以应用于各种电路。请参考图6A至图8C中的下述实施方式。
图6A是根据本发明的实施方式的差分或伪差分放大器600A的示意图。在图6A的实施方式，差分或伪差分放大器600A根据正输入电压VIP和负输入电压VIN产生正输出电压VOP和负输出电压VON。具体来说，差分或伪差分放大器600A包括主运算放大器610、辅运算放大器620、第一电阻器R1、第二电阻器R2、第三电阻器R3、第四电阻器R4、控制器520、第一多晶硅电阻器510和第二多晶硅电阻器530。第一电阻器R1耦接在负输入电压VIN和主运算放大器610的负输入端之间。第二电阻器R2耦接在正输入电压VIP和主运算放大器610的正输入端之间。第三电阻器R3耦接在主运算放大器610的负输入端和正输出端(即，正输出电压VOP)之间。第四电阻器R4耦接在主运算放大器610的正输入端和负输出端(即，负输出电压VON)之间。内部电压VAV位于第一多晶硅电阻器510和第二电阻器530之间，并且它可以接近公共电压VCM。第一多晶硅电阻器510耦接在主运算放大器610的正输出端(即，正输出电压VOP)和内部电压VAV之间。第二多晶硅电阻器530耦接在内部电压VAV和主运算放大器610的负输出端(即，负输出电压VON)之间。辅运算放大器620比较内部电压VAV与公共电压VCM，从而以负反馈机制调整主运算放大器610的直流(direct current,DC)偏置。公共电压VCM可以被设置为接地电压VSS(如，0V)。控制器520配置为生成用于控制第一多晶硅电阻器510的第一控制电压VC1和第二控制电压VC2，并进一步生成用于控制第二多晶硅电阻器530的第三控制电压VC3和第四控制电压VC4。在一些实施方式中，第一控制电压VC1、第二控制电压VC2、第三控制电压VC3和第四控制电压VC4根据正输出电压VOP、负输出电压VON、内部电压VAV确定。具体来说，第一控制电压VC1和第二控制电压VC2均可以是动态的并且可以是正输出电压VOP和内部电压VAV的函数；第三控制电压VC3和第四控制电压VC4均可以是动态的并且可以是内部电压VAV和负输出电压VON的函数。例如，第一控制电压VC1可以基本上等于正输出电压VOP，第二控制电压VC2和第三控制电压VC3可以基本上等于内部电压VAV，第四控制电压VC4可以基本上等于负输出电压VON，但并不限于此。在图6A的实施方式中，第一多晶硅电阻器510和第二多晶硅电阻器530是在差分或伪差分放大器600A中使用的共模反馈电阻器。
图6B是根据本发明的实施方式的差分或伪差分放大器600B的示意图。图6B类似于图6A。在图6B的实施方式，控制器520根据与正输出电压VOP相关和负输出电压VON相关的正输入电压VIP和负输入电压VIN控制第一多晶硅电阻器510和第二多晶硅电阻器530。图6C是根据本发明的实施方式的差分或伪差分放大器600C的示意图。图6C类似于图6A。在图6C所示的实施方式，差分或伪差分放大器600C根据正输入电流IIP和负输入电流IIN生成正输出电压VOP和负输出电压VON。图6D是根据本发明的实施方式的差分或伪差分放大器600D。图6D类似于图6C。在图6D所示的实施方式。控制器520根据与正输出电压VOP和负输出电压VON相关的正输入电流IIP和负输入电流IIN，控制第一多晶硅电阻器510和第二多晶硅电阻器530。图6B、图6C和图6D的差分或伪差分放大器600B、600C、600D的其他特性类似图6A的差分或伪差分放大器600A。因此，这些实施方式可以达到相似的性能水平。
图7A是根据本发明的实施方式的差分至单端的(differential-to-single-ended)放大器700A的示意图。在图7的实施方式，差分至单端的放大器700A根据正输入电压VIP和负输入电压VIN生成正输出电压VOP。具体来说，差分至单端的放大器700A包括主运算放大器610、第一电阻器R1、第二电阻器R2、第一多晶硅电阻器510、第二多晶硅电阻器530、第一控制器550和第二控制器560。第一电阻器R1耦接在负输入电压VIN和主运算放大器610的负输入端的之间。第二电阻器R2耦接在正输入电压VIP和主运算放大器610的正输入端之间。正内部电压VIPX位于主运算放大器610的正输入端处。第一多晶硅电阻器510耦接在主运算放大器610的负输入端和正输出端(即，正输出电压VOP)之间。第二多晶硅电阻器530耦接在主运算放大器610的正输入端和接地电压VSS之间。第一控制器550被配置为生成用于控制第一多晶硅电阻器510的第一控制电压VC1和第二控制电压VC2。第二控制器560被配置为生成用于控制第二多晶硅电阻器530的第三控制电压VC3和第四控制电压VC4。在一些实施方式，第一控制电压VC1、第二控制电压VC2、第三控制电压VC3和第四控制电压VC4根据正输出电压VOP、正内部电压VIPX和接地电压VSS确定。具体来说，第一控制电压VC1和第二控制电压VC2均可以是动态的，并且可以是正内部电压VIPX和正输出电压VOP的函数；第三控制电压VC3和第四控制电压VC4均可以是动态的并且可以是正内部电压VIPX和接地电压VSS的函数。例如，第一控制电压VC1和第三控制电压VC3可以基本上等于正内部电压VIPX，第二控制电压VC2可以基本上等于正输出电压VOP，第四控制电压VC4可以基本上等于接地电压VSS，但并不限于此。在图7A的实施方式，第一多晶硅电阻器510和第二多晶硅电阻器530是用于差分至单端的放大器700A的反馈电阻器。
图7B是根据本发明的实施方式的差分至单端的放大器700B的示意图。图7B类似于图7A。在图7B的实施方式，第一控制器550根据与正输出电压VOP有关的正输入电压VIP控制第一多晶硅电阻器510。图7C是根据本发明的实施方式的差分至单端的放大器700C的示意图。图7C类似于图7A。在图7C的实施方式，差分至单端的放大器700C根据正输入电流IIP和负输入电流IIN生成正输出电压VOP。图7D是根据本发明的实施方式的差分至单端的放大器700D的示意图。图7D类似于图7C。在图7D的实施方式，第一控制器550根据与正输出电压VOP有关的正输入电流IIP，控制第一多晶硅电阻器510。图7B、图7C和图7D的差分至单端的放大器700B、700C、700D的其他特性类似图7A的差分至单端的放大器700A。因此，这些实施方式可以达到相似的性能水平。
图8A是根据本发明的实施方式的反相放大器800A的示意图。在图8A的实施方式，反相放大器800A根据负输入电压VIN生成正输出电压VOP。具体来说，反相放大器800A包括主运算放大器610、第一电阻器R1、控制器120和多晶硅电阻器110。第一电阻器R1耦接在负输入电压VIN和主运算放大器610的负输入端之间。公共电压VCM位于主运算放大器610的正输入端处。公共电压VCM可以被设置为接地电压VSS(如，0V)。多晶硅电阻器110耦接在主运算放大器610的负输入端和正输出端(即，正输出电压VOP)之间。控制器120被配置为生成用于控制多晶硅电阻器110的第一控制电压VC1和第二控制电压VC2。在一些实施方式，第一控制电压VC1和第二控制电压VC2根据正输出电压VOP和公共电压VCM确定。具体地，第一控制信号VC1和第二控制信号VC2可以是动态的并且可以是正输出电压VOP和公共电压VCM的函数。例如，第一控制电压VC1可以基本上等于公共电压VCM，第二控制电压VC2可以公共电压VCM上等于正输出电压VOP，但并不限于此。在图8A的实施方式，多晶硅电阻器110是反相放大器800A中使用的反馈电阻器。
图8B是根据本发明的实施方式的反相放大器800B的示意图。图8B类似于图8A。在图8B的实施方式，反相放大器800B根据负输入电流IIN生成正输出电压VOP。图8C是根据本发明的实施方式的反相放大器800C的示意图。图8C类似于图8B。在图8C的实施方式，控制器120根据与正输出电压VOP有关的正输入电流IIN控制多晶硅电阻器110。图8B和图8C的反相放大器800B和800C的其他特性类似图8A的反相放大器800A。因此，这些实施方式可以达到相似的性能水平。
本发明提出了一种包括多晶硅电阻器和控制器的新颖的阻抗电路。所提出的控制器能弥补多晶硅电阻器的非线性。另外，多晶硅电阻器可以进一步分为串行耦接的多个子多晶硅电阻器，而不影响所提出的阻抗电路的性能。简单来讲，提出的阻抗电路可以消除多晶硅电阻器的损耗效应，并使得多晶硅电阻器更加线性和更遵循欧姆定律。
请注意，上述的电压、电流、电阻、电感、电容和其他元件参数并不是对本发明的限制。设计者可以根据不同的需求来调整这些参数。本发明的阻抗电路和多晶硅电阻器并不仅限于图1至图8C的配置。本发明可以仅包括图1至图8C的任意一个或多个实施方式中的任意一个或多个特征。换句话讲，并非附图中显示的所有特征都应当实现在本发明的阻抗电路和多晶硅电阻器中。
本发明中使用的序数词，比如“第一”、“第二”、“第三”等本身并不意味着任何次序、优先级或一个元件相对另一个元件的顺序或者执行方法步骤的顺序，仅作为标签以将具有某名称的一个元件与具有相同名称的另一元件区分开来。
本发明根据当前实用的、优选的实施方式进行了描述，然而，应当理解，本发明的范围不受所公开的实施方式限制。相反地，本发明的保护范围应被认为覆盖所附权利要求的精神和范围内的多种变形和类似的设置，且与权利要求最宽的解释范围相符以包括这些修改和类似的结构。

Claims (12)

1.一种放大器，包括：
第一运算放大器；
多晶硅电阻器，具有第一端子和第二端子，其中该多晶硅电阻器的该第一端子和该第二端子耦接到该第一运算放大器的输出端，该多晶硅电阻器包括串联耦接的多个子多晶硅电阻器，每个子多晶硅电阻器具有相应的第一控制端子和第二控制端子；以及
控制器，提供第一控制电压和第二控制电压至多个子多晶硅电阻器的相应的第一控制端子和第二控制端子；以及
第二运算放大器，该第二运算放大器从连接在该多个子多晶硅电阻器的相应子多晶硅电阻器之间的端子处接收内部电压，
其中该多晶硅电阻器的第一端子和第二端子之间的电阻值根据该第一控制电压和该第二控制电压确定；
其中该第二控制电压不同于该第一控制电压。
2.如权利要求1所述的放大器，其特征在于，该多晶硅电阻器包括：
多晶硅层，具有第一端和第二端，其中该多晶硅层的第一端耦接到该多晶硅电阻器的第一端子，该多晶硅层的第二端耦接到该多晶硅电阻器的第二端子；
通道层，具有第一端和第二端，其中该通道层的第一端被设置为接收该第一控制电压，该通道层的第二端被设置为接收该第二控制电压；以及
绝缘层，设置在该多晶硅层和该通道层之间。
3.如权利要求2所述的放大器，其特征在于，该通道层的第一端靠近该多晶硅层的第一端，以及该通道层的第二端靠近该多晶硅层的第二端。
4.如权利要求2所述的放大器，其特征在于，该通道层是导电层、半导体层或者另一多晶硅层。
5.如权利要求2所述的放大器，其特征在于，该通道层是N型阱，该通道层的第一端和该通道层的第二端是N+掺杂区域；或者该通道层是P型阱，该通道层的第一端和该通道层的第二端是P+掺杂区域。
6.如权利要求2所述的放大器，其特征在于，该绝缘层是二氧化硅层、场氧化层或浅沟槽隔离层。
7.如权利要求1所述的放大器，其特征在于，该第一控制电压和该第二控制电压是动态的。
8.如权利要求1所述的放大器，其特征在于，其中该第一控制电压和该第二控制电压是根据相应子多晶硅电阻器的第一端子处的第一电压和第二端子处的第二电压确定的。
9.如权利要求8所述的放大器，其特征在于，该第一控制电压和该第二控制电压均是该第一电压和该第二电压的线性函数。
10.如权利要求8所述的放大器，其特征在于，该第一控制电压基本上等于该第一电压，该第二控制电压基本上等于该第二电压。
11.如权利要求1所述的放大器，其特征在于，该多晶硅电阻器是反馈电阻器或共模反馈电阻器。
12.如权利要求1所述的放大器，其特征在于，该多晶硅电阻器用于差分或伪差分放大器、差分至单端的放大器或者反相放大器。
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