CN104426494B - 高速放大器 - Google Patents

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Abstract

本发明涉及高速放大器。一种电路可以包括与输出直接连接的一个以上的晶体管，以及与至少一个晶体管的衬底、势阱和反向栅极中的至少一个连接的偏置网络。所述偏置网络可以将衬底、势阱和反向栅极中的至少一个偏置到虚拟浮动偏压，使得所述虚拟浮动偏压基于电路的AC输入信号而进行电压电平移位，从而减小电路的输出节点的寄生电容。

Description

高速放大器
背景技术
在放大器中，可能存在其频率值与gm/C成比例的非主导频率极点，其中gm是输出级的跨导，C是输出节点处的总电容(例如，C可以包括输出节点处负载的电容、输出节点本身的电容和寄生电容)。
对于高速应用，非主导极点需要被推出到高频。低的非主导极点频率能够导致差的相位裕度(欠阻尼行为)和低带宽。为了增加非主导极点的频率，放大器可设计成在放大器的输出级具有增加的电流以提高输出级的gm。然而，这会导致功耗增加。另外，由于gm/C本质上受制造工艺限制，所以增加的电流不足以增加输出级的非主导极点。
因此，对于具有增加或改进的非主导极点频率且具有改进的带宽和调整时间的放大器存在需求，而无需增加输出级的电流。
附图说明
图1示出了根据本公开实施方案的电路。
图2示出了根据本公开实施方案的电路中的晶体管的剖视图。
图3示出了根据本公开实施方案的偏置网络。
图4示出了根据本公开实施方案的电路。
图5示出了根据本公开实施方案的电路中的晶体管的剖视图。
图6示出了根据本公开实施方案的电路。
图7示出了根据本公开实施方案的电路。
具体实施方式
根据图1所示的实施方案，电路100可以包括晶体管110、以及偏置网络120。晶体管110可以在输出节点上输出以驱动负载140。偏置网络120可以连接到晶体管110以将晶体管110的衬底和反向栅极中的至少一个偏置到虚拟浮动偏压，使得当输出节点输出AC信号时，晶体管110的衬底、势阱和反向栅极中的至少一个发生电压电平移位。
在图1中，电路100可以是放大器电路。晶体管110可以是PMOS(P型金属氧化物硅)晶体管。晶体管110可以具有连接到待放大的输入AC信号的栅极。驱动器130可以是与晶体管110串联地连接在电源VDD和GND之间的电流驱动器，以产生驱动负载140的输出节点。
可选地，晶体管110可以是配置为对通过放大器电路100的电流进行偏置的电流驱动式晶体管。在该情况下，驱动器130可以接收待放大的输入信号。
在上述构造中，晶体管110可以在其源极点上连接到VDD，在其漏极节点上连接到输出节点，并且反向栅极(或NWELL)与偏置网络120串联到电源VDD。晶体管110可以使其反向栅极、衬底和势阱之一连接到偏置网络120，使得偏置网络120将在晶体管110的反向栅极、衬底和势阱之一上的偏压控制到虚拟浮动偏压。虚拟浮动偏压可以使得，当晶体管110的输出输出低频范围信号时，晶体管110的反向栅极、衬底和势阱之一表现为浮动，即，能够根据输入和输出处的信号来进行电压电平移位。
图2示出了晶体管110的理想化的剖视图。
晶体管110可以是具有栅极202的PMOS，栅极202具有栅极氧化物层204、P掺杂源极区域206、P掺杂漏极区域208、N掺杂势阱区域210和P型衬底212
根据电路100中实现的实施方案，晶体管110可以使其N掺杂势阱区域(反向栅极)210、P型衬底212之一与偏置网络120连接。诸如扩散或金属分接等各种分接可以实现上晶体管110的上述部分中以连接到偏置网络120。另外，偏置网络120可以连接到DC偏压，以防止晶体管410的正向偏置衬底结。
图3示出了偏置网络120。
偏置网络120可以包括电阻器122和开关124之一。
虚拟浮动偏压可以通过例如具有200千欧至1兆欧的电阻的极大电阻器将晶体管110的反向栅极、衬底和势阱之一与偏压(例如，VDD或GND)连接来完成，晶体管110的反向栅极、衬底和势阱之一有效地充当浮动节点或电路100的低频范围内的开路的电路。
可替代地，晶体管110的反向栅极、衬底和势阱之一可以连接到开关124，以在两种状态之间切换，其中晶体管110的反向栅极、衬底和势阱之一可以在复位(关断)相位中(当电路100不可工作或重新调整时)连接到偏压(例如，VDD或GND)，而在可工作相位中(当电路100工作而输出信号时)完全浮动。在复位相位中，反向栅极、衬底或势阱可以设定成DC偏压以有效复位晶体管110以防止晶体管电压电平的漂移。另外，开关124可由控制器(未示出)控制以周期性地进入复位相位，从而防止晶体管电压电平的漂移。控制器可以监控晶体管的平均DC电压电平，如果判定出反向栅极、衬底或势阱的电压电平从期望电平漂移，则控制器可以控制开关124进入复位相位。
通过使晶体管110的反向栅极、衬底和势阱之一虚拟浮动，晶体管110的寄生电容可以与势阱、衬底和反向栅极的电容串联地出现，因此，在书城节点上的有效电容值大幅减小，特别是在较低频率范围内。
根据图4所示的实施方案，电路400可以包括晶体管410和偏置网络420。晶体管410可以在输出节点上输出以驱动负载440。偏置网络420可以连接到晶体管410以将晶体管410(P型)的衬底、深N势阱和反向栅极中的至少一个偏置到虚拟浮动偏压，使得当输出节点输出AC信号时，晶体管410的衬底、势阱和反向栅极中的至少一个进行电压电平移位。
在图4中，电路400可以是放大器电路。晶体管410可以是NMOS(N型金属氧化物硅)晶体管。晶体管410可以具有与待放大的输入AC信号连接的栅极。驱动器430可以是与晶体管410串联地连接在电源VDD和GND之间的电流驱动器，以产生驱动负载440的输出节点。
可选地，晶体管410可以是配置为对通过放大器电路400的电流进行偏置的电流驱动式晶体管。在这种情况下，驱动器430可以接收待放大的输入信号。
在上述构造中，晶体管410可以在其源极节点上连接到GND，在其漏极节点上连接到输出节点，且与偏置网络420串联连接到电源GND。晶体管410可以使其反向栅极、衬底和势阱之一连接到偏置网络420，使得偏置网络420将晶体管410的反向栅极、衬底和势阱中的一个上的偏压控制到虚拟浮动偏压。虚拟浮动偏压可使得，当晶体管410的输出输出较低频率范围信号时，晶体管410的反向栅极、衬底和势阱之一表现为浮动的，即，能够根据输入和输出处的信号进行电压电平移位。
图5示出了晶体管410的理想化的剖视图。
晶体管410可以是具有栅极502的NMOS，栅极502具有栅极氧化物层504、N掺杂源极区域506、N掺杂漏极区域508、P掺杂势阱区域510(反向栅极)、深N掺杂势阱区域518、P型衬底512。
根据电路400中实现的实施方案，晶体管410可以使其P掺杂势阱区域510、深N掺杂势阱区域518、P型衬底512和反向栅极514之一连接到偏置网络420。诸如扩散或金属分接的各种分接可实现于晶体管410的上述部分中以与偏置网络420连接。另外，偏置网络420可以与DC偏压连接，以防止晶体管410的正向偏置衬底结。
图6示出了根据实施方案的电路600。
电路600可以包括多个晶体管610.1-610.5和多个偏置网络620.1-620.4，其配置与图1和图4的电路100和电路400相似。电路600可以配置为驱动与负载640连接的差分输出的差分对放大器。电路600可以配置为差分对放大器，其中每个差分支路可以配置为级联放大器。
晶体管610.1-610.4可以在其相应的漏极节点上连接到差分输出节点，并且晶体管610.5可以是偏置晶体管。根据实施方案，仅在其漏极或源极节点上与输出节点直接连接的晶体管610.1-610.4才需要与相应的偏置网络620.1-620.4连接。因此，晶体管610.5无需具有其自身的偏置网络，并且可以在其衬底、势阱和/或反向栅极上与DC偏压(例如，GND)直接连接。晶体管610.1-610.4可以共享单个偏置网络，或者具有单独的偏置网络，相同的或单独的偏置节点实现单独的或连接的虚拟浮动偏压。偏置网络620.1-620.4可以实现在与晶体管610.1-610.4相同的电路单元或芯片上或者实现在单独的电路单元或芯片上。
晶体管610.1和610.2可以是类似于图1和图2所示的晶体管110的PMOS晶体管，并且晶体管610.3和610.4可以是与图4和图5中的晶体管410相似的NMOS晶体管。
图7示出了根据实施方案的电路700。
电路700可以包括多个晶体管710.1-710.10和多个偏置网络720.1-720.8，其按与图1和图4的电路100和电路400相似的方式配置。电路700可配置为驱动与负载740连接的差分输出的两级差分对放大器。电路700可配置为两级差分对放大器，其中每个差分支路可配置为级联放大器。
晶体管710.1-710.8可以在其相应漏极节点上与差分输出节点连接，并且晶体管710.9和710.10可以是偏置晶体管。根据实施方案，仅在其漏极或源极节点上与输出节点直接连接的晶体管710.1-710.8需要与相应的偏置网络720.1-720.8连接。因此，晶体管710.9和710.10可无需具有其自身的偏置网络，并且可以在其衬底、势阱和/或反向栅极上与DC偏压(例如，GND)直接连接。晶体管710.1-710.8可以共享单个偏置网络，或者具有单独的偏置网络，相同的或单独的偏置节点实现单独的或连接的虚拟浮动偏压。偏置网络720.1-720.8可以实现在与晶体管710.1-710.8相同的电路单元或芯片上或者实现在单独的电路单元或芯片上。
晶体管710.1-710.2和710.5-710.6可以是与图1和图2的晶体管110相似的PMOS晶体管，并且晶体管710.3-710.4和710.7-710.8可以是与图4和图5中的晶体管410相似的NMOS晶体管。
应理解的是，公开不限于上述实施方案，并且可以解决其中存在冲突指定的任意多个方案和实施方案。
虽然已经参考多个示例性实施方案描述了本公开，应当理解的是已经使用的用语是说明和示例的用语，而不是限制的用语。可以在如当前记述和修改的所附权利要求书的范围内进行改变，而在其各方面不偏离本公开的范围和精神。虽然已经参照特定手段、材料和实施方案描述了本公开，本公开不意在局限于所公开的细节；相反，本公开扩展至在所附权利要求书的范围内的所有功能上等同的结构、方法和用途。
虽然本申请描述了可以实现为计算机可读介质中的代码段的具体的实施方案，应当理解诸如专用集成电路、可编程逻辑阵列和其它硬件器件的专用硬件实现能够构造成实现本文所描述的实施方案中的一个或多个。可以包含本文阐述的各实施方案的应用可广泛地包含各种电子和计算机系统。因此，本申请可以涵盖软件、固件和硬件实现或其组合。
本说明书描述了可以参照特定标准和协议而在特定实施方案中实现的部件和功能，本公开不限于这些标准和协议。这些标准周期性地由具有基本相同功能的更快或更高效的等同标准来替代。因此，具有相同或相似功能的替换标准和协议视为其等同。
本文所描述的实施方案的图示说明意在提供各个实施方案的大概理解。图示说明不意在从当使用本文所描述的结构或方法的装置和系统的所有元件和特征的完整描述。在阅览本公开时，许多其它实施方案对于本领域技术人员而言是显然的。其它实施方案可被使用以及从本公开获得，使得可以实现结构的和逻辑上的替代和变更，而不偏离本公开的范围。另外，图示说明仅是代表性的并且不是按尺度绘制的。在图示说明内的一些比例可以扩大，而其它比例可以最小化。因此，公开内容和附图视为示例性的，而不是限制性的。
本公开的一个或多个实施方案可在本文中单个地和/或统一地由术语“公开”指代，仅为了方便的目的而不意在将本申请的范围主动地限制到任何特定公开或发明构思。而且，虽然在本文中已经图示和描述了具体实施方案，应当理解的是，对于图示的具体实施方案可以替代设计成实现相同或相似目的的任何后续布置。该公开内容意在涵盖各个实施方案的任何以及所有的后续改动或变化。在阅读说明书时，上述实施方案与未具体描述的其它实施方案的组合对于本领域技术人员而言将是显而易见的。
而且，在前面的发明详述中，为了使公开流畅的目的，各特征可以成组或者在单个实施方案中描述。本公开不应解释为反映权利要求的实施方案需要比在各权利要求中明确记述的特征更多的特征的意图。相反，如下面的权利要求书所反映的，发明主旨可涉及比任何公开的实施方案的所有特征少。因此，下面的权利要求书合并到发明详述中，每个权利要求书独立地限定单独主张的权利要求主题。
上面公开的主题应视为示例性的，而不是限制性的，并且随附权利要求书意在涵盖所有这样的修改、增强以及落在本公开的真正精神和范围内的其它实施方案。因此，在法律允许的最大程度上，本公开的范围应由下面的权利要求及其等同内容的可容许的最广义解释来确定，而不应受上述发明详述制约或限制。

Claims (20)

1.一种电路，包括：
与输出直接连接的一个以上的晶体管；以及
偏置网络，其连接到至少一个所述晶体管的衬底、势阱和反向栅极中的至少一个，
其中所述偏置网络在复位相位期间将所述衬底、所述势阱和所述反向栅极中的至少一个偏置到DC电压，以及
所述偏置网络在工作相位期间将所述衬底、所述势阱和所述反向栅极中的至少一个偏置到虚拟浮动偏压，使得所述虚拟浮动偏压基于所述电路的AC输入信号而进行电压电平移位。
2.如权利要求1所述的电路，其中所述晶体管的数量为两个或更多个，并且所述晶体管彼此串联连接以形成放大器。
3.如权利要求1所述的电路，其中所述偏置网络包括开关和电阻器中的一个。
4.如权利要求1所述的电路，其中所述偏置网络包括电阻器，所述电阻器在第一端子处连接到所述至少一个所述晶体管并且在第二端子处连接到DC电压。
5.如权利要求1所述的电路，其中所述偏置网络包括开关，所述开关在第一端子处与所述至少一个所述晶体管连接，在第二端子处与DC电压连接，在第三端子处与浮动节点连接，其中所述开关通过在所述第二端子和所述第三端子之间切换来调节偏压。
6.如权利要求5所述的电路，其中所述开关通过在所述电路的所述复位相位期间切换到所述第二端子且在所述电路的所述工作相位期间切换到所述第三端子来调节偏压。
7.如权利要求5所述的电路，其中控制器基于所述至少一个所述晶体管的所述衬底、所述势阱和所述反向栅极中的所述至少一个的电压的监控来控制所述开关以调节偏压。
8.一种电路，包括：
与输出直接连接的一个以上的晶体管；以及
偏置网络，其与至少一个所述晶体管的衬底、势阱和反向栅极中的至少一个连接，
其中所述偏置网络在复位相位期间将所述衬底、所述势阱和所述反向栅极中的所述至少一个偏置到DC电压，以及
所述偏置网络在工作相位期间将所述衬底、所述势阱和所述反向栅极中的至少一个偏置到虚拟浮动偏压，使得所述虚拟浮动偏压减小所述输出的寄生电容。
9.如权利要求8所述的电路，其中所述晶体管的数量为两个或更多个，并且所述晶体管彼此串联连接以形成放大器。
10.如权利要求8所述的电路，其中所述偏置网络包括开关和电阻器中的一个。
11.如权利要求8所述的电路，其中所述偏置网络包括电阻器，所述电阻器在第一端子处连接到所述至少一个所述晶体管并且在第二端子处连接到DC电压。
12.如权利要求8所述的电路，其中所述偏置网络包括开关，所述开关在第一端子处连接到所述至少一个所述晶体管，在第二端子处连接到DC电压，且在第三端子处连接到浮动节点，其中所述开关通过在所述第二端子和所述第三端子之间切换来调节偏压。
13.如权利要求12所述的电路，其中所述开关通过在所述电路的所述复位相位期间切换到所述第二端子且在所述电路的所述工作相位期间切换到所述第三端子来调节偏压。
14.如权利要求12所述的电路，其中控制器基于所述至少一个所述晶体管的所述衬底、所述势阱和所述反向栅极中的所述至少一个的电压的监控来控制所述开关以调节偏压。
15.一种电路，包括：
与输出直接连接的一个以上的晶体管；以及
偏置网络，其连接到至少一个所述晶体管的衬底、势阱和反向栅极中的至少一个，
其中所述偏置网络在复位相位期间将所述衬底、所述势阱和所述反向栅极中的所述至少一个偏置到DC电压，以及
所述偏置网络在工作相位期间将所述衬底、所述势阱和所述反向栅极中的至少一个偏置到虚拟浮动偏压，使得所述虚拟浮动偏压提高所述电路的AC输入信号的非主导频率响应极点的频率。
16.如权利要求15所述的电路，其中所述晶体管的数量为两个或更多个，并且所述晶体管彼此串联地连接以形成放大器。
17.如权利要求15所述的电路，其中所述偏置网络包括开关和电阻器中的一个。
18.如权利要求15所述的电路，其中所述偏置网络包括电阻器，所述电阻器在第一端子处与所述至少一个所述晶体管连接且在第二端子处与DC电压连接。
19.如权利要求15所述的电路，其中所述偏置网络包括开关，所述开关在第一端子处与所述至少一个所述晶体管连接，在第二端子处与DC电压连接，且在第三端子处与浮动节点连接，其中所述开关通过在所述第二端子与所述第三端子之间切换来调节偏压。
20.如权利要求19所述的电路，其中所述开关通过在所述电路的所述复位相位期间切换到所述第二端子且在所述电路的所述工作相位期间切换到所述第三端子来调节偏压。
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