CN111488722B - 一种全定制低漏电数字电路标准单元设计方法 - Google Patents

Abstract

一种全定制低漏电数字电路标准单元设计方法，在电路设计中：采用短沟道宽度和大沟道长度的晶体管，以增大数字电路标准单元电路导通电阻，抑制漏端感应源端势垒降低效应；并采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电。在版图设计中，单元版图定高，N阱和衬底采用可变动态高度，并取消填充单元，在每个单元版图中增加衬底和N阱接触，以避免尺寸增大和布局布线带来的闩锁效应，充分利用面积空间，本发明还提供了底层金属布线缺口除错方法，本发明基于深亚微米/纳米尺度CMOS集成电路制造工艺，所设计的数字电路标准单元具有较好的静态漏电性能，能实现原有工艺库提供的各单元电路基本功能，可用于综合全定制数字大规模集成电路。

Description

一种全定制低漏电数字电路标准单元设计方法

技术领域

本发明属于集成电路技术领域，本发明涉及CMOS集成电路工艺中的全定制数字电路标准单元设计，特别涉及一种全定制低漏电数字电路标准单元设计方法。

背景技术

一般来说，数字大规模集成电路由一个标准单元库的各种数字逻辑标准单元(以下简称单元)拼合连接组成，实现需求的各类逻辑功能。这类单元通常由集成电路的制造厂商根据其提供的制造工艺给出。随着集成电路制造工艺的日益进步，目前相对成熟和具备相对准确漏电模型的深亚微米或纳米尺度工艺已经广泛采用。在不少深亚微米CMOS工艺中，常规晶体管动态漏电约为静态漏电大小300-500倍，典型漏电时间～ns量级。然而，在一些低频应用中，数字电路速度很慢，这意味着静态漏电将成为制约数字电路功耗进一步优化的核心挑战。对于不少深亚微米或纳米尺度工艺的生产厂家提供的数字标准单元库中最小尺寸反相器来说，在不到1V的电源电压下，其漏电便可高达数百pA至数个nA。这意味着数字电路中几千个等效反相器的静态漏电便可达微安量级，这对于大规模超低功耗数字集成电路的设计是是极其不利的。虽然大尺寸的制造工艺中晶体管具有更好的静态漏电性能，但同时带来的问题是版图面积增大；同时，对于片上系统设计来说，在同一系统中混用不同工艺更容易引起电平兼容、缓冲增加和面积过大等问题。

发明内容

针对前述问题，本发明的目的在于提供一种全定制低漏电数字电路标准单元设计方法，基于深亚微米/纳米尺度CMOS集成电路制造工艺，所设计的数字电路标准单元具有较好的静态漏电性能，能够实现原有工艺库提供的各单元电路的基本功能，并可在全定制数字大规模集成电路的流程中替代原有使用的单元，以实现电路性能的进一步优化，有助于实现低电压低速标准单元，可用于综合全定制数字大规模集成电路，最终实现定制芯片版图，尤其是在满足长时间、持续、低功耗监护需求的低压和低频设计中，可以以极低的静态漏电、更高的面积利用率实现基本的信号处理、检测、缓存和数据接口等功能。

为了实现上述目的，本发明采用的技术方案是：

一种全定制低漏电数字电路标准单元设计方法，在电路设计、版图设计以及缺口除错方面分别进行了改进。

其中，在电路设计中：

采用短沟道宽度和大沟道长度的晶体管，以增大数字电路标准单元电路的导通电阻，抑制漏端感应源端势垒降低效应；

并采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电。

所述大沟道长度，一般是指沟道长度为所使用的集成电路制造工艺尺度的10倍以上，所述短沟道宽度，一般指制造工艺允许的最小沟道宽度的1.2-1.5倍，所述大电阻，一般指使用关断态的晶体管的源漏级之间的电阻，阻值一般在10¹²欧姆以上。

进一步地，可将单个晶体管拆分成多个晶体管串联，以增大有效长度和关断电阻，其中在晶体管的堆叠中，晶体管尺寸随距输出节点的距离增大而逐级减小，此时，对晶体管串联通路的各晶体管的体端进行独立偏置，在体端和电源之间，以及体端和地之间，加入所述大电阻，以增大时间常数，同时抑制栅电容作为前一级的负载充放电带来的漏电流。

在版图设计中，单元版图定高，N阱和衬底采用可变动态高度，并取消填充单元，在每个单元版图中增加衬底和N阱接触，以避免尺寸增大和布局布线带来的闩锁效应，充分利用面积空间。

其中，体端连接到电源的P型晶体管布局到版图的下半部分，体端连接到地的N型晶体管布局到版图的上半部分，对于体端没有连接到电源或地的晶体管，则一律布局在单元的内部，不接触单元版图的边界，使得接触边界的N阱或衬底必连接到电源或地。

进一步地，每个晶体管的有源扩散区边界到单元版图的边界的最小距离和不小于设计规则要求的有源扩散区到N阱最小距离，每个N阱在单元版图内部的边界到单元版图的边界的距离不小于设计规则要求的N阱间的最小距离。

进一步地，在单元版图中，左侧标准单元的N阱右边界为AB，相邻的右侧标准单元的N阱左边界点为CD，若AB到CD的距离小于设计规则的要求，则只在AB和CD之间补充N阱使得两个N阱区域相连。具体地，可取A和D两点纵坐标的较小值Y1，取B和C两点纵坐标的较大值Y2，以二者之差绝对值为高，以A点横坐标和D点横坐标差值为宽绘制N阱矩形。

通过如下方法进行底层金属布线缺口除错：

在宽度为XZ的底层金属线上，底层金属与第二层金属的接触孔ABCDEFGHJKLM的中心点位于O点，底层金属方块AMGF的宽度为最小金属接触孔宽度，若O点到XZ的距离小于最小线宽和接触孔宽度一半的和，则AYX构成设计规则违例，设计工具将报出AY和YX两个错误；

以AY为宽度作矩形NPRQ，使得QA和AN均不小于底层金属的最小线宽；以YX为高度作矩形STUV，使得VY和FY均不小于底层金属的最小线宽；

寻找两个矩形的交点AWXY，并将AWXY内的区域定义为底层金属。

与现有技术相比，本发明的有益效果是：

1.本发明利用逐级减小晶体管宽长比、衬底单独连接大电阻偏压和减小宽长比等技术，使得电路标准单元漏电大幅减小。

2.在取消填充单元、实现动态N阱高度版图设计技术的同时还通过单元内衬底接触抑制闩锁效应，大幅缩小了数字电路标准单元版图的面积，提高了面积利用率。

3.针对所述数字电路标准单元库版图，本发明还提出了专门的N阱和底层金属的设计规则除错方法，实现自动修复。

附图说明

图1是本发明晶体管体端加入大电阻抑制漏电流原理示意图。

图2是本发明动态N阱高度带来的标准单元版图设计要求。

图3是N阱除错脚本的原理示意图。

图4是修复金属层连线缺口的除错方法原理示意图。

具体实施方式

下面结合附图和实施例详细说明本发明的实施方式。

本发明一种全定制低漏电数字电路标准单元设计方法，可用来实现包括与(非)门、或(非)门、异或(非)门、反相器、缓冲器、选择器、全加器、锁存器、触发器(包括无复位触发器、同步复位触发器、异步复位触发器、异步置位触发器等)在内的单元，实现数字电路基本的逻辑功能，并用于全定制数字集成电路的设计流程。主要涉及的技术点有以下几个方面：

(1)数字电路标准单元的电路设计

在新建标准单元的电路设计中，本发明采用了以下电路设计方法：

使用短沟道宽度和大沟道长度的晶体管，并将单个晶体管拆分成多个晶体管串联，增大有效长度和关断电阻，以抑制漏端感应源端势垒降低效应，进而进一步降低漏电。由于晶体管串联，会在串联晶体管的中间节点引入对电源或地的寄生电容，在输出逻辑状态翻转时，不可避免会带来该节点的充放电，因而在晶体管的堆叠中，还采用了晶体管尺寸随距输出节点的距离增大而逐级减小的方法。

由于短沟道宽度和大沟道长度的晶体管会造成晶体管栅极总面积增大，本发明对串联晶体管通路的晶体管的体端进行独立偏置，在体端和电源以及体端和地之间加入大电阻，以增大时间常数，同时抑制栅电容作为前一级的负载充放电带来的漏电流，如图1所示。

即，在本发明电路设计中，通过采用短沟道宽度和大沟道长度的晶体管，增大了单元电路的导通电阻，抑制了漏端感应源端势垒降低效应；采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电。从而可以极大程度降低标准单元的漏电。

本发明中，大沟道长度，一般是指沟道长度为所使用的集成电路制造工艺尺度的10倍以上，所述短沟道宽度，一般指制造工艺允许的最小沟道宽度左右(一般可为最小沟道宽度的1.2-1.5倍)，所述大电阻，一般指使用关断态的晶体管的源漏级之间的电阻，阻值一般在10¹²欧姆以上。

(2)数字电路标准单元的版图设计

在经典深亚微米或纳米尺度工艺的数字标准单元库中，所有的单元电路版图外框均为长方形，单元版图的高度为一定高，以中线为界，上半部分布置N阱，N阱内部为P型晶体管区，下半部分为P型衬底的N型晶体管区，而在距顶部和底部各一定距离的区域内布置了电源和地轨线，此外还有填充单元(Filler)，用来填充N阱的间隙，以避免设计规则错误。逻辑单元版图本身没有衬底和N阱接触，仅有填充单元有，需要在布局布线时添加填充单元。为了降低单元版图占用的面积和单元内寄生效应，减少对后续设计参数提取的准确性的影响，本发明所提出的版图设计方法如下：

第一，采用动态N阱高度，打破晶体管布局的界限，由于设计中采用了沟道长度较大、宽度较小的晶体管，并且还采用了衬底连接大电阻的设计方式，进而版图面积有可能偏大。采用动态N阱高度布局的方法可将单元的高度大幅度压缩。在该方法中，体端连接到电源的P型晶体管可以布局到版图的下半部分，同时体端连接到地的N型晶体管也可以布局到版图的上半部分。对于体端没有连接到电源或地的晶体管，则一律布局在单元的内部，不接触单元版图的边界，这样接触边界的N阱或衬底必连接到电源或地。由于N阱边界对晶体管有源扩散区边界距离敏感，需要保证每个晶体管的有源扩散区边界到单元版图的边界的最小距离和不小于设计规则要求的有源扩散区到N阱最小距离L1，同时每个N阱在单元版图内部的边界到单元版图的边界的距离不小于设计规则要求的N阱间的最小距离L2，因为在后续的布局布线时，另一个标准单元的边界可能和该标准单元边界重合，同时还有可能恰好是N阱的边界。如下图2所示。

第二，取消填充单元。由于N阱高度不固定，将不能像传统单元库中那样设计填充单元。取消填充单元后，需要在每个单元内增加衬底和N阱接触，以避免尺寸增大和布局布线带来的闩锁效应。由于没有填充单元，且受布局布线密度限制，两个单元的版图有可能并不邻接，将导致N阱距离小于设计规则的错误。因而本发明提出了一种除错方法，可将该设计规则错误消除。如图3所示，A、B点为左侧标准单元的N阱右边界，C、D点为右侧标准单元的N阱左边界，若AB到CD的距离小于设计规则的要求，由于触边界的N阱或衬底必连接到电源或地，故只需要在AB和CD之间补充N阱使得两个N阱区域相连。具体方法是，输出设计规则违例的错误，取A和D两点纵坐标的较小值Y1，取B和C两点纵坐标的较大值Y2，以二者之差绝对值为高，以A点横坐标和D点横坐标差值为宽绘制N阱矩形。

即，在本发明的版图设计中，通过单元版图定高，但N阱和衬底采用可变动态高度，并在每个单元的版图中增加衬底和N阱接触电路的方式，充分利用面积空间。

(3)数字电路标准单元的底层金属布线缺口除错

单元版图设计完成后将用于芯片的布局布线。为了修复布局布线结束后在底层金属上带来的直角缺口造成的设计规则违例，本发明还设计实现了自动修复金属层布线缺口的除错方法。如图4所示，深灰色部分表示底层金属，浅灰色部分表示第二层金属，宽度为XZ的底层金属线上，底层金属与第二层金属的接触孔ABCDEFGHJKLM的中心点位于O点，底层金属方块AMGF的宽度为最小金属接触孔宽度。若O点到XZ的距离小于最小线宽和接触孔宽度一半的和，则AYX构成设计规则违例，设计工具将报出AY和YX两个错误(如黑色粗虚线所示)。本发明以AY为宽度作矩形NPRQ，使得QA和AN均不小于底层金属的最小线宽；同时以YX为高度，用类似的方法作矩形STUV，使得VY和FY均不小于底层金属的最小线宽；然后寻找两个矩形的交点AWXY，如图4中细虚线框虚线框所示，并将AWXY内的区域定义为底层金属。

即，本发明提供的除错方法，可自动修复由于取消填充单元和布局布线密度限制带来的两个单元N阱间距过近带来的设计规则错误，以及布局布线造成的底层金属缺口的设计规则错误。

在不同的深亚微米(纳米)CMOS工艺中，有不同种类的晶体管可供设计标准单元使用。下面将以高阈值高工作电压的晶体管在低压情况下设计低漏电标准单元为例，对本发明设计方法的实现方式进行具体说明。

一般深亚微米(纳米)CMOS制造工艺库中，若在其晶体管的有源区增加一层高压扩散区，可显著抑制载流子的迁移和增加有效栅极厚度，并提高晶体管的阈值和工作电压。所构成的新晶体管典型漏电极小，一般在该工艺库中用作数字电路的输入和输出缓冲器(IO)。在数字CMOS逻辑门单元中，晶体管的静态漏电将随着电路工作电压的降低而降低，在近/亚阈值电压附近，呈现出指数下降的相关关系。降低工作电压(往往高于晶体管阈值很多)将显著改善静态漏电性能。但是，工作电压下降的后果是速度变慢，导致动态漏电时间增加，平均动态漏电将会急剧上升。二者之间存在一个最佳折中点，一般低于阈值，并随着晶体管阈值的增高而更靠近阈值。确定电路的工作点后，使用大长度、小宽度的该种晶体管，可搭建包括缓冲器、与非门、或非门、反相器、同或门、异或门、与门、或门、多路选择器、全加器、锁存器、无复位触发器、同步复位触发器、异步复位触发器、异步置位触发器、门控时钟单元等基本逻辑电路单元，在搭建电路时，需要保证串联支路的晶体管衬底通过大电阻连接电源或地，同时要求其宽长比随着距输出节点的距离逐级递减。对于每种单元，都需要设计不同驱动倍率的版本(即宽长比按比例增加)。

此外，在绘制数字电路标准单元的版图时，不仅要保证动态N阱高度和在每个单元内部引入电源/衬底接触，还需定义每个标准单元尺寸格点距离、版图视图的格点距离和金属层边框的格点距离。并要求所有的单元宽度、所有形状的边框坐标和所有金属层边框的坐标分别为标准单元尺寸格点距离、版图视图格点距离和金属层边框格点距离的整倍数。以便后续设计软件进行计算和参数提取。版图内各形状到边界的距离，均需要不小于设计规则(由集成电路工艺制造厂商给出，下同)要求的多晶硅、扩散层、金属两两之间距离最小值的一半。

所有单元的原理图和版图设计完成后，可进行设计规则检查(DRC)和版图一致性检查(LVS)，以确认没有错误。此后将所有单元的版图导出，形成用于全定制数字集成电路版图设计的.gds文件。该文件可以用于提取标准单元的尺寸、金属层分布、管脚位置和各掩膜层工艺信息，以便后续工具布局布线。前述的本发明提出的除错方法，可以写作脚本，以EDA软件命令运行自动修复：一种具体操作方式是：最终全定制数字大规模集成电路布局布线操作结束导出版图后，先执行DRC检查并保存错误，加载脚本文件，脚本文件将自动修正N阱和底层金属布局布线中的设计规则错误。

在数字标准单元电路版图设计结束后，可通过版图反提(PEX)操作产生不带寄生参数的晶体管网表，反映晶体管之间的连接关系，用于后续大规模集成电路版图的LVS检查；此外还可提取出带有版图寄生电阻/电容等参数的电路网表，用于后续萃取时序库信息和后仿真验证逻辑功能是否正确。所述的时序库中通过输入信号的翻转时间和输出驱动的电容，定义查找表反映电路输出信号的翻转时间和延时，以供后续全定制数字大规模电路综合和时序分析使用。

本发明所述的数字电路标准单元设计流程，可以采用多种深亚微米CMOS制造工艺提供的不同种类的晶体管进行设计。

本发明所述的数字电路标准单元的工作电压、工作温度面向不同的应用需求，可以进行适当的调整。例如，为了更进一步降低漏电，可以将工作电压降低到晶体管的阈值附近(或以下)。

Claims (8)

1.一种全定制低漏电数字电路标准单元设计方法，其特征在于，在电路设计中：

采用短沟道宽度和大沟道长度的晶体管，以增大数字电路标准单元电路的导通电阻，抑制漏端感应源端势垒降低效应；

并采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电；

在版图设计中，单元版图定高，N阱和衬底采用可变动态高度，并取消填充单元，在每个单元版图中增加衬底和N阱接触，以避免尺寸增大和布局布线带来的闩锁效应，充分利用面积空间；

在单元版图中，左侧标准单元的N阱右边界为AB，相邻的右侧标准单元的N阱左边界点为CD，若AB到CD的距离小于设计规则的要求，则只在AB和CD之间补充N阱使得两个N阱区域相连。

2.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，所述大沟道长度是指沟道长度为所使用的集成电路制造工艺尺度的10倍以上，所述短沟道宽度指制造工艺允许的最小沟道宽度的1.2-1.5倍，所述大电阻指使用关断态的晶体管的源漏级之间的电阻，阻值在10¹²欧姆以上。

3.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，将单个晶体管拆分成多个晶体管串联，以增大有效长度和关断电阻，其中在晶体管的堆叠中，晶体管尺寸随距输出节点的距离增大而逐级减小。

4.根据权利要求3所述全定制低漏电数字电路标准单元设计方法，其特征在于，对晶体管串联通路的各晶体管的体端进行独立偏置，在体端和电源之间，以及体端和地之间，加入所述大电阻，以增大时间常数，同时抑制栅电容作为前一级的负载充放电带来的漏电流。

5.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，体端连接到电源的P型晶体管布局到版图的下半部分，体端连接到地的N型晶体管布局到版图的上半部分，对于体端没有连接到电源或地的晶体管，则一律布局在单元的内部，不接触单元版图的边界，使得接触边界的N阱或衬底必连接到电源或地。

6.根据权利要求5所述全定制低漏电数字电路标准单元设计方法，其特征在于，每个晶体管的有源扩散区边界到单元版图的边界的最小距离和不小于设计规则要求的有源扩散区到N阱最小距离，每个N阱在单元版图内部的边界到单元版图的边界的距离不小于设计规则要求的N阱间的最小距离。

7.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，取A和D两点纵坐标的较小值Y1，取B和C两点纵坐标的较大值Y2，以二者之差绝对值为高，以A点横坐标和D点横坐标差值为宽绘制N阱矩形。

8.根据权利要求1所述全定制低漏电数字电路标准单元设计方法，其特征在于，通过如下方法进行底层金属布线缺口除错：

在宽度为XZ的底层金属线上，底层金属与第二层金属的接触孔ABCDEFGHJKLM的中心点位于O点，底层金属方块AMGF的宽度为最小金属接触孔宽度，若O点到XZ的距离小于最小线宽和接触孔宽度一半的和，则AYX构成设计规则违例，设计工具将报出AY和YX两个错误；

以AY为宽度作矩形NPRQ，使得QA和AN均不小于底层金属的最小线宽；以YX为高度作矩形STUV，使得VY和FY均不小于底层金属的最小线宽；

寻找两个矩形的交点AWXY，并将AWXY内的区域定义为底层金属。

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