JPH08335709A - 半導体装置及びその製造方法あるいはその半導体装置を使用した電子機器 - Google Patents
半導体装置及びその製造方法あるいはその半導体装置を使用した電子機器Info
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- JPH08335709A JPH08335709A JP21561595A JP21561595A JPH08335709A JP H08335709 A JPH08335709 A JP H08335709A JP 21561595 A JP21561595 A JP 21561595A JP 21561595 A JP21561595 A JP 21561595A JP H08335709 A JPH08335709 A JP H08335709A
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Abstract
(57)【要約】
【課題】 シリコン基板上のショットキーバリアダイオ
ードをブリッジ型に４つ組み合わせた半導体装置の各シ
ョットキーバリアダイオードの電圧−電流特性における
順方向の立ち上がり電圧が大きく、低電圧低消費電力に
ならず、生産コスが高い。 【解決手段】 各ショットキーバリアダイオードをメサ
状に形成し、各ショットキーバリアダイオードのショッ
トキー接合部に高抵抗ポリシリコンや１０Å以下の酸化
膜や複数の中間遷移準位を形成し、ショットキーバリア
ダイオードに代わってＭＯＳトランジスタを形成した構
成とする。半導体装置とアンテナと電源回路とセンサま
たはインジゲータまたはメモリからなる装置を構成する
ードをブリッジ型に４つ組み合わせた半導体装置の各シ
ョットキーバリアダイオードの電圧−電流特性における
順方向の立ち上がり電圧が大きく、低電圧低消費電力に
ならず、生産コスが高い。 【解決手段】 各ショットキーバリアダイオードをメサ
状に形成し、各ショットキーバリアダイオードのショッ
トキー接合部に高抵抗ポリシリコンや１０Å以下の酸化
膜や複数の中間遷移準位を形成し、ショットキーバリア
ダイオードに代わってＭＯＳトランジスタを形成した構
成とする。半導体装置とアンテナと電源回路とセンサま
たはインジゲータまたはメモリからなる装置を構成する
Description
【０００１】
【産業上の利用分野】この発明は、高周波で使用する半
導体装置、特にショットキーバリアダイオードおよび、
４個組のブリッジ型ダイオードとその製造方法または低
電圧で高速動作が要求される半導体装置に関する。
導体装置、特にショットキーバリアダイオードおよび、
４個組のブリッジ型ダイオードとその製造方法または低
電圧で高速動作が要求される半導体装置に関する。
【０００２】また、この発明は移動する物に記憶媒体で
あるメモリを含んだタグをつけておき、必要なときに電
波あるいは電磁誘導あるいは光通信によって移動する物
に記憶した情報を非接触で随時読み出すことが可能で移
動体において通信可能な電子機器に関する。
あるメモリを含んだタグをつけておき、必要なときに電
波あるいは電磁誘導あるいは光通信によって移動する物
に記憶した情報を非接触で随時読み出すことが可能で移
動体において通信可能な電子機器に関する。
【０００３】
【従来の技術】従来、ＶＨＦ、ＵＨＦの高周波帯さらに
ＳＨＦの超高周波帯においては、ミキサー、変調器、位
相検出器などに、ショットキーバリアダイオードが広い
範囲で利用されている。ショットキーバリアダイオード
とは、金属と半導体を接触させるときに真空準位からフ
ェルミ準位の差（仕事関数）が接触させる金属と半導体
で異なると、フェルミ準位を同レベルにするための電荷
の再分配がおこなわれる結果、空間電荷層（障壁層）が
形成されて整流性の特性をもつようになる。この特性を
利用したものがショットキーバリアダイオードである。
ショットキーバリアダイオードは高周波帯において応答
速度の点でＰＮ接合ダイオードよりも優れているので、
高速スイッチング回路に適しており、また、立ち上がり
電圧もＰＮ接合ダイオードに比べて比較的小さな値とな
るので、ＰＮ接合ダイオードほどの入力電圧を必要とし
ない。
ＳＨＦの超高周波帯においては、ミキサー、変調器、位
相検出器などに、ショットキーバリアダイオードが広い
範囲で利用されている。ショットキーバリアダイオード
とは、金属と半導体を接触させるときに真空準位からフ
ェルミ準位の差（仕事関数）が接触させる金属と半導体
で異なると、フェルミ準位を同レベルにするための電荷
の再分配がおこなわれる結果、空間電荷層（障壁層）が
形成されて整流性の特性をもつようになる。この特性を
利用したものがショットキーバリアダイオードである。
ショットキーバリアダイオードは高周波帯において応答
速度の点でＰＮ接合ダイオードよりも優れているので、
高速スイッチング回路に適しており、また、立ち上がり
電圧もＰＮ接合ダイオードに比べて比較的小さな値とな
るので、ＰＮ接合ダイオードほどの入力電圧を必要とし
ない。
【０００４】図２２に従来のショットキーバリアダイオ
ードの模式断面図を示す。低不純物濃度な高抵抗のシリ
コン基板（２０１）にショットキー金属（２０３）と高
不純物領域（２０２）を介してオーミック金属（２０
４）が形成されている。通常、シリコン基板にはｎ型シ
リコンが使われており、シリコンエピタキシャル層に不
純物を注入して高不純物領域（２０２）を作製する。不
純物は０．８×１０17〜２×１０18cm-3の範囲で高濃度
にドーピングされている。
ードの模式断面図を示す。低不純物濃度な高抵抗のシリ
コン基板（２０１）にショットキー金属（２０３）と高
不純物領域（２０２）を介してオーミック金属（２０
４）が形成されている。通常、シリコン基板にはｎ型シ
リコンが使われており、シリコンエピタキシャル層に不
純物を注入して高不純物領域（２０２）を作製する。不
純物は０．８×１０17〜２×１０18cm-3の範囲で高濃度
にドーピングされている。
【０００５】しかしこの型のショットキーバリアダイオ
ードはウェハ上面と下面に電極が存在しているので集積
回路として使用し難い。またシリコン基板の抵抗値が高
いので消費電力が大きくなる。そこで図２３は従来の同
一面上にアノード・カソードの電極をもつショットキー
ダイオードが複数構成された半導体装置を示す模式断面
図である。比抵抗1000Ωcm程度のｐ型のシリコン基板
（２０５）にｎ型シリコンエピタキシャル層（２０６）
を形成させる。ここで各ダイオードを電気的に分離する
ためにｎ型シリコンエピタキシャル層（２０６）上の部
分を残して他の部分を多孔質化反応を利用して多孔質化
させた後、酸化性雰囲気中でこの多孔質化部分を多孔質
酸化膜に変換し、ｐ+絶縁膜層（２０７）として機能さ
せる。このｐ+絶縁分離層（２０７）によりｎ型シリコ
ンエピタキシャル層（２０６）を個々の動作領域に分離
させている。そしてこの動作領域の表面にショットキー
金属（２０３）とオーミック金属（２０４）を形成させ
ている。またこの動作領域内のオーミック金属接触部に
低抵抗部の高不純物領域（２０２）を形成してある。
ードはウェハ上面と下面に電極が存在しているので集積
回路として使用し難い。またシリコン基板の抵抗値が高
いので消費電力が大きくなる。そこで図２３は従来の同
一面上にアノード・カソードの電極をもつショットキー
ダイオードが複数構成された半導体装置を示す模式断面
図である。比抵抗1000Ωcm程度のｐ型のシリコン基板
（２０５）にｎ型シリコンエピタキシャル層（２０６）
を形成させる。ここで各ダイオードを電気的に分離する
ためにｎ型シリコンエピタキシャル層（２０６）上の部
分を残して他の部分を多孔質化反応を利用して多孔質化
させた後、酸化性雰囲気中でこの多孔質化部分を多孔質
酸化膜に変換し、ｐ+絶縁膜層（２０７）として機能さ
せる。このｐ+絶縁分離層（２０７）によりｎ型シリコ
ンエピタキシャル層（２０６）を個々の動作領域に分離
させている。そしてこの動作領域の表面にショットキー
金属（２０３）とオーミック金属（２０４）を形成させ
ている。またこの動作領域内のオーミック金属接触部に
低抵抗部の高不純物領域（２０２）を形成してある。
【０００６】また図２６は従来のショットキーバリアダ
イオードを４個組み合わせた半導体装置の平面図であ
る。従来の各ショットキーバリアダイオード間は寄生に
もつＮＰＮによって余計な電流がながれてしまうので最
低でも２００μｍはなさないといけなくなり、各接続端
子につないだパッドを１００μｍ2とるとすると、ショ
ットキーバリアダイオードを４個組み合わせた半導体装
置では１チップ約６００μｍ平方の面積が必要となる。
イオードを４個組み合わせた半導体装置の平面図であ
る。従来の各ショットキーバリアダイオード間は寄生に
もつＮＰＮによって余計な電流がながれてしまうので最
低でも２００μｍはなさないといけなくなり、各接続端
子につないだパッドを１００μｍ2とるとすると、ショ
ットキーバリアダイオードを４個組み合わせた半導体装
置では１チップ約６００μｍ平方の面積が必要となる。
【０００７】ここでショットキーバリアダイオードを４
個組み合わせた半導体装置をスイッチング装置としてし
ようする場合、各ショットキーバリアダイオードの電圧
−電流特性における順方向の立ち上がり電圧（以下ＶF
という）の小さい方が入力する電圧を抑えることができ
るため、消費電力を小さくすることができる。そのため
に上記のようなショットキーバリアダイオードではＶF
はできるだけ小さい方が望ましい。
個組み合わせた半導体装置をスイッチング装置としてし
ようする場合、各ショットキーバリアダイオードの電圧
−電流特性における順方向の立ち上がり電圧（以下ＶF
という）の小さい方が入力する電圧を抑えることができ
るため、消費電力を小さくすることができる。そのため
に上記のようなショットキーバリアダイオードではＶF
はできるだけ小さい方が望ましい。
【０００８】従来はこのショットキーバリアダイオード
のＶF をさげるためにショットキー金属を選びだして、
ＶFの小さなショットキーバリアダイオードを作製して
いた。よって従来のショットキーバリアダイオードを４
個組み合わせた半導体装置は上記ようにＶFの小さなシ
ョットキー金属を選択し、ショットキー金属側をアノー
ド、オーミック金属側をカソードとする単位のショット
キーバリアダイオードを形成し、ｐ+絶縁分離層によっ
て個々のショットキーバリアダイオード絶縁させて、図
２４または図２５に模式結線図として示すようにショッ
トキーバリアダイオードをワイヤーボンディングや金属
配線などを用いてブリッジ型に４個組み合わせた１チッ
プ約６００μｍ平方の半導体装置であった。
のＶF をさげるためにショットキー金属を選びだして、
ＶFの小さなショットキーバリアダイオードを作製して
いた。よって従来のショットキーバリアダイオードを４
個組み合わせた半導体装置は上記ようにＶFの小さなシ
ョットキー金属を選択し、ショットキー金属側をアノー
ド、オーミック金属側をカソードとする単位のショット
キーバリアダイオードを形成し、ｐ+絶縁分離層によっ
て個々のショットキーバリアダイオード絶縁させて、図
２４または図２５に模式結線図として示すようにショッ
トキーバリアダイオードをワイヤーボンディングや金属
配線などを用いてブリッジ型に４個組み合わせた１チッ
プ約６００μｍ平方の半導体装置であった。
【０００９】図２４と図２５のように結線されると、こ
のように組まれた回路は整流器として動作し、図４１と
図４２のように結線されると、変調器として動作する。
なお、図２４と図２５または図４１と図４２は全くの等
価回路図である。また従来は、図２５に示されるように
ダイオードブリッジ回路の配線をクロスに組むと、どこ
か必ず１ヶ所は配線が交差するので、配線と配線を絶縁
させるために、配線−絶縁膜−配線というような３層構
造をとらねばならなかった。
のように組まれた回路は整流器として動作し、図４１と
図４２のように結線されると、変調器として動作する。
なお、図２４と図２５または図４１と図４２は全くの等
価回路図である。また従来は、図２５に示されるように
ダイオードブリッジ回路の配線をクロスに組むと、どこ
か必ず１ヶ所は配線が交差するので、配線と配線を絶縁
させるために、配線−絶縁膜−配線というような３層構
造をとらねばならなかった。
【００１０】また従来の過電流検出回路は図６２に示す
ように、負荷６２０７に直列に接続された電流検出抵抗
６２０５の電圧を検出するＭＯＳトランジスタ６２０３
の出力電圧に応じて制御回路６２０８でスイッチ６２０
６を制御し電流を遮断したり、制限する回路において、
ＭＯＳトランジスタ６２０３の基板はソースに接続され
ていた。
ように、負荷６２０７に直列に接続された電流検出抵抗
６２０５の電圧を検出するＭＯＳトランジスタ６２０３
の出力電圧に応じて制御回路６２０８でスイッチ６２０
６を制御し電流を遮断したり、制限する回路において、
ＭＯＳトランジスタ６２０３の基板はソースに接続され
ていた。
【００１１】低電圧及び高速動作として適した半導体装
置として図７０に示すようなＭＯＳトランジスタが知ら
れている。図７０はＭＯＳトランジスタの構造断面図で
あり、例えばＮ型ＭＯＳトランジスタの場合には、Ｐ型
シリコン基板７２０１の表面にソース領域としてＮ+型
拡散領域７２０２及びドレイン領域としてＮ+型拡散領
域７２０３が設けられ、さらに、それら拡散領域の間の
基板表面の上にはゲート絶縁膜７２０４を介してゲート
電極７２０５が設けられた構造になっている。
置として図７０に示すようなＭＯＳトランジスタが知ら
れている。図７０はＭＯＳトランジスタの構造断面図で
あり、例えばＮ型ＭＯＳトランジスタの場合には、Ｐ型
シリコン基板７２０１の表面にソース領域としてＮ+型
拡散領域７２０２及びドレイン領域としてＮ+型拡散領
域７２０３が設けられ、さらに、それら拡散領域の間の
基板表面の上にはゲート絶縁膜７２０４を介してゲート
電極７２０５が設けられた構造になっている。
【００１２】ＭＯＳトランジスタの動作は、基板７２０
１及びソース領域７２０２を基準にしてドレイン領域７
２０３にキャリヤ加速用の正のドレイン電圧を印加し、
さらに、ゲート電極７２０５に正のゲート電圧を印加す
ることにより、ソース領域７２０２とドレイン領域７２
０３との間のインピーダンスを制御することにより行っ
ている。ゲート電圧を印加することにより電界効果によ
り、飽和レベルまでは近似的に（１）式のようにチャネ
ル領域（ソース領域７２０２とドレイン領域７２０３と
の間の基板表面部分）の表面電位φｓが制御される。
１及びソース領域７２０２を基準にしてドレイン領域７
２０３にキャリヤ加速用の正のドレイン電圧を印加し、
さらに、ゲート電極７２０５に正のゲート電圧を印加す
ることにより、ソース領域７２０２とドレイン領域７２
０３との間のインピーダンスを制御することにより行っ
ている。ゲート電圧を印加することにより電界効果によ
り、飽和レベルまでは近似的に（１）式のようにチャネ
ル領域（ソース領域７２０２とドレイン領域７２０３と
の間の基板表面部分）の表面電位φｓが制御される。
【００１３】
【数１】 ＣOXはゲート絶縁膜容量、ＣSはチャネル領域に形成さ
れる空乏層容量、ＶGはゲート電圧である。電界効果に
よりφSが増加するとソース領域７２０２とチャネル領
域との電位障壁が低下することによりソース・ドレイン
領域間にチャネル電流ＩDが流れる。ＩDはゲート電圧に
対して（２）式ように指数関数的に増加する。
れる空乏層容量、ＶGはゲート電圧である。電界効果に
よりφSが増加するとソース領域７２０２とチャネル領
域との電位障壁が低下することによりソース・ドレイン
領域間にチャネル電流ＩDが流れる。ＩDはゲート電圧に
対して（２）式ように指数関数的に増加する。
【００１４】
【数２】 ただし、Ｔは絶対温度、Ｋはボルツマン定数、ｑは単位
電荷である。ゲート電圧が閾値電圧ＶTHと呼ばれる値ま
でほぼ（２）式に従ってＩDは増加する。閾値電圧以上
にゲート電圧が高くなると表面電位はほぼ飽和レベルに
なり充分低インピーダンス状態になる。充分低インピー
ダンス状態になるためのゲート電圧である閾値電圧は
（３）式で求められる。
電荷である。ゲート電圧が閾値電圧ＶTHと呼ばれる値ま
でほぼ（２）式に従ってＩDは増加する。閾値電圧以上
にゲート電圧が高くなると表面電位はほぼ飽和レベルに
なり充分低インピーダンス状態になる。充分低インピー
ダンス状態になるためのゲート電圧である閾値電圧は
（３）式で求められる。
【００１５】
【数３】 ただし、φMSは基板とゲート電極間の仕事関数差、Ｑ0
はゲート絶縁膜内の実効的固定電界、φfは基準のエネ
ルギーフェルミレベル、ＱBは基板表面の空乏電荷であ
る。
はゲート絶縁膜内の実効的固定電界、φfは基準のエネ
ルギーフェルミレベル、ＱBは基板表面の空乏電荷であ
る。
【００１６】
【発明が解決しようとする課題】しかし、従来の上記の
ようなショットキーバリアダイオードではＶFを小さく
するためにショットキー金属を選択することがおこなわ
れていたが、例えばＴｉ，Ｃｒ，Ａｕ，Ｗなどは蒸着時
に真空度を超真空にする必要があるなど製造上の制限が
ありいままででは十分に低いＶFを得ることはできなか
った。また硫化ガリウムの場合には表面準位密度がシリ
コンに比べて一層高く順方向立ち上がり電圧を低くする
ことが困難である。このようにショットキー金属の選択
によってＶ Fを十分に低くすることは一般にはできなか
った。
ようなショットキーバリアダイオードではＶFを小さく
するためにショットキー金属を選択することがおこなわ
れていたが、例えばＴｉ，Ｃｒ，Ａｕ，Ｗなどは蒸着時
に真空度を超真空にする必要があるなど製造上の制限が
ありいままででは十分に低いＶFを得ることはできなか
った。また硫化ガリウムの場合には表面準位密度がシリ
コンに比べて一層高く順方向立ち上がり電圧を低くする
ことが困難である。このようにショットキー金属の選択
によってＶ Fを十分に低くすることは一般にはできなか
った。
【００１７】また４個組のショットキーバリアダイオー
ド半導体装置においては各素子間の完全な絶縁分離が困
難であり、各素子間の絶縁分離のために１チップあたり
の面積を小さくすることが困難であった。また、ショッ
トキーバリアダイオード半導体装置のダイオードブリッ
ジ回路の配線をクロスに組むことで、製造工程が増え、
コストがその分高くついてしまっていた。
ド半導体装置においては各素子間の完全な絶縁分離が困
難であり、各素子間の絶縁分離のために１チップあたり
の面積を小さくすることが困難であった。また、ショッ
トキーバリアダイオード半導体装置のダイオードブリッ
ジ回路の配線をクロスに組むことで、製造工程が増え、
コストがその分高くついてしまっていた。
【００１８】そこで、この発明の目的は、従来のこのよ
うな課題を解決するためのショットキーバリアダイオー
ド半導体装置の構造、及び製造方法を得ることである。
また従来の過電流検出回路において、低電圧で動作させ
る場合、ＭＯＳトランジスタのしきい電圧の絶対値を下
げなくてはならないが、しきい値電圧の絶対値を下げる
とＭＯＳトランジスタのオフリーク電流が増加し、結果
として回路の消費電流の増加を招いてしまう。逆にＭＯ
Ｓトランジスタのオフリーク電流を抑えるために、しき
い値電圧の絶対値を上げるとＭＯＳトランジスタの感度
が下がるという課題を有していた。
うな課題を解決するためのショットキーバリアダイオー
ド半導体装置の構造、及び製造方法を得ることである。
また従来の過電流検出回路において、低電圧で動作させ
る場合、ＭＯＳトランジスタのしきい電圧の絶対値を下
げなくてはならないが、しきい値電圧の絶対値を下げる
とＭＯＳトランジスタのオフリーク電流が増加し、結果
として回路の消費電流の増加を招いてしまう。逆にＭＯ
Ｓトランジスタのオフリーク電流を抑えるために、しき
い値電圧の絶対値を上げるとＭＯＳトランジスタの感度
が下がるという課題を有していた。
【００１９】本発明は上記課題を解消して低電圧で動作
し、感度のよい過電流検出回路を提供することを目的と
する。また従来のＭＯＳトランジスタの場合、高インピ
ーダンス状態と低インピーダンス状態を例えば６桁以上
に設定しようとすると閾値電圧を０．５Ｖより高くせざ
るをえなくなる。その結果、電源電圧が１Ｖ以下での高
速動作が困難であった。また、電流通路が基板表面の非
常に薄いチャネル領域に限定されていたために単位面積
当たりの大電流化もバイポーラトランジスタに比べて悪
かった。
し、感度のよい過電流検出回路を提供することを目的と
する。また従来のＭＯＳトランジスタの場合、高インピ
ーダンス状態と低インピーダンス状態を例えば６桁以上
に設定しようとすると閾値電圧を０．５Ｖより高くせざ
るをえなくなる。その結果、電源電圧が１Ｖ以下での高
速動作が困難であった。また、電流通路が基板表面の非
常に薄いチャネル領域に限定されていたために単位面積
当たりの大電流化もバイポーラトランジスタに比べて悪
かった。
【００２０】本発明は、このような課題を解決するため
になされたもので低電圧高速動作及び高駆動能力を有す
る半導体装置を提供することを目的としている。
になされたもので低電圧高速動作及び高駆動能力を有す
る半導体装置を提供することを目的としている。
【００２１】
【課題を解決するための手段】上記課題を解決するため
に、この発明では以下の手段をとった。第１の手段とし
て、支持基板上に設けられた半導体基板を電気的に分離
された複数の半導体基板で構成した。
に、この発明では以下の手段をとった。第１の手段とし
て、支持基板上に設けられた半導体基板を電気的に分離
された複数の半導体基板で構成した。
【００２２】第２の手段として、支持基板上に絶縁膜を
有し、その絶縁膜上に半導体層を形成した半導体基板
（以下ＳＯＩという、Silicon on Insulatorの略）を使
用した。第３の手段として、高抵抗ポリシリコンを介し
てシリコン基板がショットキー接合を形成した。
有し、その絶縁膜上に半導体層を形成した半導体基板
（以下ＳＯＩという、Silicon on Insulatorの略）を使
用した。第３の手段として、高抵抗ポリシリコンを介し
てシリコン基板がショットキー接合を形成した。
【００２３】第４の手段として、複数レベルの中間遷移
の複数の準位を形成したシリコン基板にショットキー接
合を形成した。第５の手段として、シリコン基板とした
高抵抗ポリシリコンにショットキー接合を形成した。
の複数の準位を形成したシリコン基板にショットキー接
合を形成した。第５の手段として、シリコン基板とした
高抵抗ポリシリコンにショットキー接合を形成した。
【００２４】第６の手段として、シリコン基板と高抵抗
ポリシリコンとの間に極めて薄いＳｉＯ2層を形成し
た。第７の手段として、高抵抗ポリシリコンの表面を研
磨して平滑化してショットキー接合をした。
ポリシリコンとの間に極めて薄いＳｉＯ2層を形成し
た。第７の手段として、高抵抗ポリシリコンの表面を研
磨して平滑化してショットキー接合をした。
【００２５】第８の手段として、ダイオードにかわって
ＭＯＳトランジスタを用いてブリッジを形成した。第９
の手段として、ダイオードブリッジ回路の配線の一部を
電極パッドの外を通すような構造とした。
ＭＯＳトランジスタを用いてブリッジを形成した。第９
の手段として、ダイオードブリッジ回路の配線の一部を
電極パッドの外を通すような構造とした。
【００２６】第１０の手段として、ダイオードにかわっ
てゲートとサブストレートとを接続したＭＯＳトランジ
スタを用いてブリッジを形成した。第１１の手段とし
て、アンテナとＶFの低いダイオードまたはＶTの低いＭ
ＯＳトランジスタで構成された整流回路と低電圧で動作
する電源回路とメモリとそのメモリの読み出し書き込み
を制御する制御回路とで構成されたデータキャリアにし
た。
てゲートとサブストレートとを接続したＭＯＳトランジ
スタを用いてブリッジを形成した。第１１の手段とし
て、アンテナとＶFの低いダイオードまたはＶTの低いＭ
ＯＳトランジスタで構成された整流回路と低電圧で動作
する電源回路とメモリとそのメモリの読み出し書き込み
を制御する制御回路とで構成されたデータキャリアにし
た。
【００２７】第１２の手段として、アンテナとＶFの低
いダイオードまたはＶTの低いＭＯＳトランジスタで構
成された整流回路と低電圧で動作する電源回路と加速度
の検出が可能な加速度センサとで構成されたデータキャ
リアにした。第１３の手段として、アンテナとＶFの低
いダイオードまたはＶTの低いＭＯＳトランジスタで構
成された整流回路と低電圧で動作する電源回路と温度の
検出が可能な温度センサとで構成されたデータキャリア
にした。
いダイオードまたはＶTの低いＭＯＳトランジスタで構
成された整流回路と低電圧で動作する電源回路と加速度
の検出が可能な加速度センサとで構成されたデータキャ
リアにした。第１３の手段として、アンテナとＶFの低
いダイオードまたはＶTの低いＭＯＳトランジスタで構
成された整流回路と低電圧で動作する電源回路と温度の
検出が可能な温度センサとで構成されたデータキャリア
にした。
【００２８】第１４の手段として、加速度の検出が可能
な面に対して水平な１辺の長さが１ｍｍまたはそれ以下
であるような加速度センサを使用した。第１５の手段と
して、イオン注入していないポリシリコンを介してシリ
コン基板がショットキー接合を形成した。
な面に対して水平な１辺の長さが１ｍｍまたはそれ以下
であるような加速度センサを使用した。第１５の手段と
して、イオン注入していないポリシリコンを介してシリ
コン基板がショットキー接合を形成した。
【００２９】第１６の手段として、ソースを高電圧供給
端子に、ドレインを、他端を低電圧供給端子に接続され
た第１の抵抗に、ゲートを、他端を高電圧供給端子に接
続された第２の抵抗にそれぞれ接続されたＭＯＳトラン
ジスタと、ＭＯＳトランジスタと第１の抵抗の接続点に
入力を接続された制御回路と、ＭＯＳトランジスタのゲ
ートと第２の抵抗の接続点と、他端を前記低電圧供給端
子に接続された負荷の間に接続さえ、制御回路の出力を
入力に接続されたスイッチからなる過電流検出回路にお
いて、ＭＯＳトランジスタの基板とゲートを接続した。
端子に、ドレインを、他端を低電圧供給端子に接続され
た第１の抵抗に、ゲートを、他端を高電圧供給端子に接
続された第２の抵抗にそれぞれ接続されたＭＯＳトラン
ジスタと、ＭＯＳトランジスタと第１の抵抗の接続点に
入力を接続された制御回路と、ＭＯＳトランジスタのゲ
ートと第２の抵抗の接続点と、他端を前記低電圧供給端
子に接続された負荷の間に接続さえ、制御回路の出力を
入力に接続されたスイッチからなる過電流検出回路にお
いて、ＭＯＳトランジスタの基板とゲートを接続した。
【００３０】第１７の手段として以下のような構成をし
た。第一または第二導電型の半導体領域から成る第１の
半導体領域と、第１の半導体領域と接続して両側に互い
に間隔を置いて設けられた第一導電型の第二及び第三の
半導体領域と、第１の半導体領域の上にゲート絶縁膜を
介して設けられたゲート電極から成る半導体装置の動作
方法において、第二の半導体領域の電圧を基準にして第
三の半導体領域にキャリア加速のためのキャリア加速電
圧を印加するとともに、ゲート電極に第１の半導体領域
の表面電位を制御するための第１のキャリア制御電圧を
印加、さらに、第一の半導体領域に第一の半導体領域全
体の電位を制御するための第２のキャリア制御電圧を第
１のキャリア制御電圧と同じ極性で同期して印加するこ
とにより、第二の半導体領域と第三の半導体領域との間
のインピーダンスを制御する半導体装置の動作方法とし
た。
た。第一または第二導電型の半導体領域から成る第１の
半導体領域と、第１の半導体領域と接続して両側に互い
に間隔を置いて設けられた第一導電型の第二及び第三の
半導体領域と、第１の半導体領域の上にゲート絶縁膜を
介して設けられたゲート電極から成る半導体装置の動作
方法において、第二の半導体領域の電圧を基準にして第
三の半導体領域にキャリア加速のためのキャリア加速電
圧を印加するとともに、ゲート電極に第１の半導体領域
の表面電位を制御するための第１のキャリア制御電圧を
印加、さらに、第一の半導体領域に第一の半導体領域全
体の電位を制御するための第２のキャリア制御電圧を第
１のキャリア制御電圧と同じ極性で同期して印加するこ
とにより、第二の半導体領域と第三の半導体領域との間
のインピーダンスを制御する半導体装置の動作方法とし
た。
【００３１】第一または第二導電型の半導体領域から成
るチャネル形成領域と、チャネル形成領域と接続して両
側に互いに間隔を置いて設けられた第一導電型のソース
・ドレイン領域と、チャネル形成領域の上にゲート絶縁
膜を介して設けられたゲート電極とから成る半導体装置
の動作方法において、ソース領域の電圧を基準にして前
記ドレイン領域にキャリア加速用の電圧を印加するとと
もに、ゲート電極及びチャネル形成領域へ各々同一極性
を有する第１のゲート電極と第２のゲート電圧を同期し
て変化することにより、チャネル形成領域のインピーダ
ンスを制御する半導体装置の動作方法とした。
るチャネル形成領域と、チャネル形成領域と接続して両
側に互いに間隔を置いて設けられた第一導電型のソース
・ドレイン領域と、チャネル形成領域の上にゲート絶縁
膜を介して設けられたゲート電極とから成る半導体装置
の動作方法において、ソース領域の電圧を基準にして前
記ドレイン領域にキャリア加速用の電圧を印加するとと
もに、ゲート電極及びチャネル形成領域へ各々同一極性
を有する第１のゲート電極と第２のゲート電圧を同期し
て変化することにより、チャネル形成領域のインピーダ
ンスを制御する半導体装置の動作方法とした。
【００３２】ＭＯＳトランジスタのソース・ドレイン、
ゲートの各領域の電圧、およびソース電圧に対する半導
体基板のバイアス電圧を独立に制御可能なＭＯＳ型半導
体装置において、ＭＯＳトランジスタの動作時にはソー
ス、ドレイン間のチャネルインピーダンスが小さくなる
ようし、ＭＯＳトランジスタの非動作時にはチャネルイ
ンピーダンスが大きくなるように、ゲートに印加される
電圧の変化に同期してバイアス電圧を同一極性で、か
つ、同相に変化させるバイアス電圧制御手段を備えた。
ゲートの各領域の電圧、およびソース電圧に対する半導
体基板のバイアス電圧を独立に制御可能なＭＯＳ型半導
体装置において、ＭＯＳトランジスタの動作時にはソー
ス、ドレイン間のチャネルインピーダンスが小さくなる
ようし、ＭＯＳトランジスタの非動作時にはチャネルイ
ンピーダンスが大きくなるように、ゲートに印加される
電圧の変化に同期してバイアス電圧を同一極性で、か
つ、同相に変化させるバイアス電圧制御手段を備えた。
【００３３】さらに、バイアス電圧制御手段がゲート電
圧に対する分圧回路である半導体装置とした。
圧に対する分圧回路である半導体装置とした。
【００３４】
【作用】上記の手段により以下の作用が得られる。第１
と第２の手段により高抵抗シリコン基板が薄くても物理
的強度は強く、優れたエアーアイソレーションが容易に
得られる。
と第２の手段により高抵抗シリコン基板が薄くても物理
的強度は強く、優れたエアーアイソレーションが容易に
得られる。
【００３５】第３から第７の手段によりショットキー金
属を変えなくてもＶFを下げることが可能となる。また
第４の手段により製造コストを削減できる。第８の手段
によりショットキーバリアダイオード半導体装置の機能
をもち、Ｖ Fの小さなリングミキサーなどの高周波で使
用する半導体装置が得られる。
属を変えなくてもＶFを下げることが可能となる。また
第４の手段により製造コストを削減できる。第８の手段
によりショットキーバリアダイオード半導体装置の機能
をもち、Ｖ Fの小さなリングミキサーなどの高周波で使
用する半導体装置が得られる。
【００３６】第９の手段によりダイオードブリッジ回路
の配線をクロスに組んでも配線の一部を電極パッドの外
に通すことによって、配線−絶縁膜−配線の３層構造に
する必要がないので製造工程が減り、低コストでクロス
に組んだダイオードブリッジ回路をもつ半導体装置が得
られる。
の配線をクロスに組んでも配線の一部を電極パッドの外
に通すことによって、配線−絶縁膜−配線の３層構造に
する必要がないので製造工程が減り、低コストでクロス
に組んだダイオードブリッジ回路をもつ半導体装置が得
られる。
【００３７】第１０の手段によりより小さなＶF をも
ち、かつよりサイズの小さいダイオードブリッジ回路を
もつ半導体装置が得られる。第１１の手段より整流回路
での電圧損失を少なくし、質問器での負荷を軽くし、質
問器と応答器との通信距離を長くすることが可能なデー
タキャリアが得られる。
ち、かつよりサイズの小さいダイオードブリッジ回路を
もつ半導体装置が得られる。第１１の手段より整流回路
での電圧損失を少なくし、質問器での負荷を軽くし、質
問器と応答器との通信距離を長くすることが可能なデー
タキャリアが得られる。
【００３８】第１２と第１３の手段より非接触で移動す
る物の温度や加速度といった刻々と変化する環境や状況
をえることが可能となる。第１４の手段より円筒状の物
体の側面にかかる加速度または力または振動の大きさの
検出の感度を向上させることが可能となる。
る物の温度や加速度といった刻々と変化する環境や状況
をえることが可能となる。第１４の手段より円筒状の物
体の側面にかかる加速度または力または振動の大きさの
検出の感度を向上させることが可能となる。
【００３９】第１５の手段によりショットキー金属を変
えなくてもＶFをさげることが可能となる。第１６の手
段によりＭＯＳトランジスタのチャネル形成領域の表面
ポテンシャルはゲート電圧と基板印加電圧の両方によっ
て制御しているため、効率よく変化させることが可能と
なり、オフリーク電流を低く抑えつつ高感度に過電流検
出が行える。
えなくてもＶFをさげることが可能となる。第１６の手
段によりＭＯＳトランジスタのチャネル形成領域の表面
ポテンシャルはゲート電圧と基板印加電圧の両方によっ
て制御しているため、効率よく変化させることが可能と
なり、オフリーク電流を低く抑えつつ高感度に過電流検
出が行える。
【００４０】第１７の手段によりチャネル形成領域の表
面ポテンシャルがゲート電圧及びチャネル形成領域への
印加電位の両方によって制御しているので効率が高くな
る。さらに、表面ポテンシャルが低ゲート電圧で大きく
変化することができるために高インピーダンンスから低
いゲート電圧で低インピーダンスに制御できる。即ち、
低電圧動作が可能になる。さらに、同一ゲート電圧にお
いては大きな表面ポテンシャル変化をもたらすことがで
きるために大電流を流すことができる。さらに、チャネ
ル形成領域をより大きな順にバイアスに印加することに
よりバイポーラ動作を含めた高電流化が可能になる。
面ポテンシャルがゲート電圧及びチャネル形成領域への
印加電位の両方によって制御しているので効率が高くな
る。さらに、表面ポテンシャルが低ゲート電圧で大きく
変化することができるために高インピーダンンスから低
いゲート電圧で低インピーダンスに制御できる。即ち、
低電圧動作が可能になる。さらに、同一ゲート電圧にお
いては大きな表面ポテンシャル変化をもたらすことがで
きるために大電流を流すことができる。さらに、チャネ
ル形成領域をより大きな順にバイアスに印加することに
よりバイポーラ動作を含めた高電流化が可能になる。
【００４１】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。 （実施例１）図１において本発明の第１の実施例である
４個組ショットキーバリアダイオードをもつ半導体装置
を示す模式断面図で示す。
明する。 （実施例１）図１において本発明の第１の実施例である
４個組ショットキーバリアダイオードをもつ半導体装置
を示す模式断面図で示す。
【００４２】石英あるいは、絶縁膜を形成したシリコン
などからなる支持基板１上に同一支持基板上に電気的に
分離された複数の半導体基板の高抵抗のシリコン基板と
して、例えばｎ型シリコン基板２を設け、このｎ型シリ
コン基板２にショットキー金属３と高不純物領域として
ｎ+型不純物領域５を介してオーミック金属４を形成し
た。
などからなる支持基板１上に同一支持基板上に電気的に
分離された複数の半導体基板の高抵抗のシリコン基板と
して、例えばｎ型シリコン基板２を設け、このｎ型シリ
コン基板２にショットキー金属３と高不純物領域として
ｎ+型不純物領域５を介してオーミック金属４を形成し
た。
【００４３】ショットキー接合を形成した面の反対側の
面にはｎ+型不純物領域６を形成する。このｎ+型不純物
領域６を形成することにより直列抵抗を減少させること
ができる。支持基板１に同一支持基板上に電気的に分離
された複数の半導体基板のｎ型シリコン基板２を形成さ
せるには図１に模式断面図として示すように石英あるい
は、絶縁膜を形成したシリコンなどからなる支持基板１
にｎ+型不純物領域６を形成したｎ型シリコン基板２を
静電圧着あるいは熱圧着により接合してからｎ型シリコ
ン基板２を研磨して適当な厚みにしてから化学エッチン
グにより同一支持基板上に電気的に分離された複数の半
導体基板にした。
面にはｎ+型不純物領域６を形成する。このｎ+型不純物
領域６を形成することにより直列抵抗を減少させること
ができる。支持基板１に同一支持基板上に電気的に分離
された複数の半導体基板のｎ型シリコン基板２を形成さ
せるには図１に模式断面図として示すように石英あるい
は、絶縁膜を形成したシリコンなどからなる支持基板１
にｎ+型不純物領域６を形成したｎ型シリコン基板２を
静電圧着あるいは熱圧着により接合してからｎ型シリコ
ン基板２を研磨して適当な厚みにしてから化学エッチン
グにより同一支持基板上に電気的に分離された複数の半
導体基板にした。
【００４４】図１４は本発明の第１の実施例である４個
組ショットキーバリアダイオードをもつ半導体装置を示
す製造工程の模式断面図である。ｎ型シリコン基板２
（図１４（ａ））の裏面にｎ+型高不純物領域６を形成
して（図１４（ｂ））、ｎ型シリコン基板２の表面にｎ
+型不純物領域５を部分的に形成する（図１４
（ｃ））。ここで石英あるいは、絶縁膜を形成したシリ
コンなどからなる支持基板１をｎ型シリコン基板２の裏
面に静電圧着あるいは熱圧着により接合して（図１４
（ｄ））、全体の基板をつくる。ここでエッチングに耐
えうる絶縁膜７をマスクとして表面に形成し（図１４
（ｅ））、異方性の化学エッチングでメサの形状を形成
する（図１４（ｆ））。そして保護または絶縁分離のた
めの絶縁膜７でメサの周りを覆い（図１４（ｇ））、電
気のリークを防止する。そのあとにｎ+型不純物領域５
の上とｎ型シリコン基板２の上の絶縁膜のコンタクトエ
ッチングを行い（図１４（ｆ））、それぞれｎ＋型不純
物領域５の上にオーミック金属４とｎ型シリコン基板２
の上にショットキー金属３を電極として形成する（図１
４（ｉ））。
組ショットキーバリアダイオードをもつ半導体装置を示
す製造工程の模式断面図である。ｎ型シリコン基板２
（図１４（ａ））の裏面にｎ+型高不純物領域６を形成
して（図１４（ｂ））、ｎ型シリコン基板２の表面にｎ
+型不純物領域５を部分的に形成する（図１４
（ｃ））。ここで石英あるいは、絶縁膜を形成したシリ
コンなどからなる支持基板１をｎ型シリコン基板２の裏
面に静電圧着あるいは熱圧着により接合して（図１４
（ｄ））、全体の基板をつくる。ここでエッチングに耐
えうる絶縁膜７をマスクとして表面に形成し（図１４
（ｅ））、異方性の化学エッチングでメサの形状を形成
する（図１４（ｆ））。そして保護または絶縁分離のた
めの絶縁膜７でメサの周りを覆い（図１４（ｇ））、電
気のリークを防止する。そのあとにｎ+型不純物領域５
の上とｎ型シリコン基板２の上の絶縁膜のコンタクトエ
ッチングを行い（図１４（ｆ））、それぞれｎ＋型不純
物領域５の上にオーミック金属４とｎ型シリコン基板２
の上にショットキー金属３を電極として形成する（図１
４（ｉ））。
【００４５】（実施例２）図２に、本発明の第２の実施
例である４個組ショットキーバリアダイオードをもつ半
導体装置を示す模式断面図を示す。ＳＯＩ基板１０に高
不純物領域としてｎ+型高不純物領域５を形成し、化学
エッチングしてエッチストップがかかるＳｉＯ2膜９ま
でエッチングして同一支持基板上に電気的に分離された
複数の半導体基板の高抵抗のｎ型シリコン基板２を設け
る。その上に絶縁膜７やショットキー金属３とオーミッ
ク金属４を形成して各ショットキーバリアダイオードを
完成させる。
例である４個組ショットキーバリアダイオードをもつ半
導体装置を示す模式断面図を示す。ＳＯＩ基板１０に高
不純物領域としてｎ+型高不純物領域５を形成し、化学
エッチングしてエッチストップがかかるＳｉＯ2膜９ま
でエッチングして同一支持基板上に電気的に分離された
複数の半導体基板の高抵抗のｎ型シリコン基板２を設け
る。その上に絶縁膜７やショットキー金属３とオーミッ
ク金属４を形成して各ショットキーバリアダイオードを
完成させる。
【００４６】図１７は本発明の第２の実施例である４個
組ショットキーバリアダイオードをもつ半導体装置に用
いられるＳＯＩ基板を示す模式断面図である。図１７の
ＳＯＩは絶縁膜７の上部に張り合わせるｎ型シリコン基
板の下面側にｎ+型不純物領域６を形成しておき、その
ｎ+型不純物領域側の面と酸化膜側の面を張り合わせて
図のようなｎ型シリコン基板２，ｎ+型不純物領域６，
絶縁膜７，ｎ型シリコン基板２の４層構造を形成したＳ
ＯＩである。このようなＳＯＩ基板を用いることによっ
て、図２に示すようなメサ型のショットキーバリアダイ
オードを形成する際に、メサの底面部にｎ+不純物領域
６を形成でき、直列抵抗を軽減させることができる。
組ショットキーバリアダイオードをもつ半導体装置に用
いられるＳＯＩ基板を示す模式断面図である。図１７の
ＳＯＩは絶縁膜７の上部に張り合わせるｎ型シリコン基
板の下面側にｎ+型不純物領域６を形成しておき、その
ｎ+型不純物領域側の面と酸化膜側の面を張り合わせて
図のようなｎ型シリコン基板２，ｎ+型不純物領域６，
絶縁膜７，ｎ型シリコン基板２の４層構造を形成したＳ
ＯＩである。このようなＳＯＩ基板を用いることによっ
て、図２に示すようなメサ型のショットキーバリアダイ
オードを形成する際に、メサの底面部にｎ+不純物領域
６を形成でき、直列抵抗を軽減させることができる。
【００４７】図１５は本発明の第２の実施例である４個
組ショットキーバリアダイオードをもつ半導体装置を示
す製造工程の模式断面図である。図１７で示すようなＳ
ＯＩ基板８の上面に図１５（ａ）ｎ+型不純物領域５を
設け（図１５（ｂ））、その上面に絶縁膜７を形成する
（図１５（ｃ））。その後に異方性の化学エッチングを
用いてエッチストップのかかる絶縁膜までエッチングを
して、メサの形状を形成する（図１５（ｄ））。そして
保護または絶縁分離のための絶縁膜７でメサの周りを覆
い（図１５（ｅ））、電気のリークを防止する。そのあ
とにｎ+型不純物領域５の上とｎ型シリコン基板２の上
の絶縁膜のコンタクトエッチングを行い（図１５
（ｆ））、それぞれｎ+型不純物領域５の上にオーミッ
ク金属４とｎ型シリコン基板２の上にショットキー金属
３を電極として形成する（図１５（ｇ））。
組ショットキーバリアダイオードをもつ半導体装置を示
す製造工程の模式断面図である。図１７で示すようなＳ
ＯＩ基板８の上面に図１５（ａ）ｎ+型不純物領域５を
設け（図１５（ｂ））、その上面に絶縁膜７を形成する
（図１５（ｃ））。その後に異方性の化学エッチングを
用いてエッチストップのかかる絶縁膜までエッチングを
して、メサの形状を形成する（図１５（ｄ））。そして
保護または絶縁分離のための絶縁膜７でメサの周りを覆
い（図１５（ｅ））、電気のリークを防止する。そのあ
とにｎ+型不純物領域５の上とｎ型シリコン基板２の上
の絶縁膜のコンタクトエッチングを行い（図１５
（ｆ））、それぞれｎ+型不純物領域５の上にオーミッ
ク金属４とｎ型シリコン基板２の上にショットキー金属
３を電極として形成する（図１５（ｇ））。
【００４８】このようにして従来のように半導体基板内
に多孔質反応を利用した多孔質膜のｐ+絶縁膜によるア
イソレーション（電気的分離）に比べて優れたエアーア
イソレーションの４個組ショットキーバリアダイオード
が容易に得られる。図１６は本発明のショットキーバリ
アダイオードを４個組み合わせた半導体装置を示す平面
図である。図１または図２に示すように各ショットキー
バリアダイオード間はエアーアイソレーションにより優
れた絶縁分離をなしているので従来のように２００μｍ
も離す必要もなく、５０μｍで十分な絶縁分離が可能と
なる。こうしてつくられたショットキーバリアダイオー
ドを４個組み合わせた半導体装置では１チップ約３００
μｍ平方の面積で十分に絶縁分離された半導体装置の製
造が可能となり、低コストな半導体装置となった。
に多孔質反応を利用した多孔質膜のｐ+絶縁膜によるア
イソレーション（電気的分離）に比べて優れたエアーア
イソレーションの４個組ショットキーバリアダイオード
が容易に得られる。図１６は本発明のショットキーバリ
アダイオードを４個組み合わせた半導体装置を示す平面
図である。図１または図２に示すように各ショットキー
バリアダイオード間はエアーアイソレーションにより優
れた絶縁分離をなしているので従来のように２００μｍ
も離す必要もなく、５０μｍで十分な絶縁分離が可能と
なる。こうしてつくられたショットキーバリアダイオー
ドを４個組み合わせた半導体装置では１チップ約３００
μｍ平方の面積で十分に絶縁分離された半導体装置の製
造が可能となり、低コストな半導体装置となった。
【００４９】（実施例３）図３は、本発明の第３の実施
例であるショットキーバリアダイオードを示す模式断面
図である。ｎ型シリコン基板１に例えばＰを１×１０14
atoms ／cm2以下の濃度でイオン注入した高抵抗ポリシ
リコン１０を形成し、その上にショットキー金属３を形
成している。
例であるショットキーバリアダイオードを示す模式断面
図である。ｎ型シリコン基板１に例えばＰを１×１０14
atoms ／cm2以下の濃度でイオン注入した高抵抗ポリシ
リコン１０を形成し、その上にショットキー金属３を形
成している。
【００５０】図５５に本発明の第３の実施例であるショ
ットキーバリアダイオードを示す模式断面図を示す。ｎ
型シリコン基板１にイオン注入していないポリシリコン
を介してショットキー金属である電極を形成した。図５
６に本発明の第３の実施例であるショットキーバリアダ
イオードを示す模式断面図を示す。ｎ型の高抵抗ポリシ
リコン１０上にイオン注入していないポリシリコンを介
してショットキー金属である電極を形成した。
ットキーバリアダイオードを示す模式断面図を示す。ｎ
型シリコン基板１にイオン注入していないポリシリコン
を介してショットキー金属である電極を形成した。図５
６に本発明の第３の実施例であるショットキーバリアダ
イオードを示す模式断面図を示す。ｎ型の高抵抗ポリシ
リコン１０上にイオン注入していないポリシリコンを介
してショットキー金属である電極を形成した。
【００５１】（実施例４）図４に、本発明の第４の実施
例であるショットキーバリアダイオードを示す模式断面
図である。ｎ型シリコン基板１にショットキー金属３を
形成するコンタクトエッチングに際して、ＣＨＦ3のよ
うなふっ素原子を含んだガス中でのプラズマエッチング
である反応性イオンエッチング（ＲＩＥ）によりダメー
ジをあたえることで複数レベルの中間遷移の複数の準位
をもつ領域をショットキー金属３とｎ型シリコン基板１
とのコンタクト部に形成した。
例であるショットキーバリアダイオードを示す模式断面
図である。ｎ型シリコン基板１にショットキー金属３を
形成するコンタクトエッチングに際して、ＣＨＦ3のよ
うなふっ素原子を含んだガス中でのプラズマエッチング
である反応性イオンエッチング（ＲＩＥ）によりダメー
ジをあたえることで複数レベルの中間遷移の複数の準位
をもつ領域をショットキー金属３とｎ型シリコン基板１
とのコンタクト部に形成した。
【００５２】上記のようにすることでもＶFを下げるこ
とが可能となった。 （実施例５）図５に、本発明の第５の実施例であるショ
ットキーバリアダイオードを示す模式断面図である。例
えばＰを１×１０14atoms ／cm2以下の濃度でイオン注
入した高抵抗ポリシリコン１０に直接ショットキー金属
３を形成し、オーミック金属４はｎ+高不純物領域５を
介して形成した。このことによる効果は単結晶のシリコ
ン基板にかわってポリシリコンを用いることによって製
造コストを削減できる点である。またこのようにしてＶ
Fの小さいショットキーバリアダイオードを得ることが
できた。
とが可能となった。 （実施例５）図５に、本発明の第５の実施例であるショ
ットキーバリアダイオードを示す模式断面図である。例
えばＰを１×１０14atoms ／cm2以下の濃度でイオン注
入した高抵抗ポリシリコン１０に直接ショットキー金属
３を形成し、オーミック金属４はｎ+高不純物領域５を
介して形成した。このことによる効果は単結晶のシリコ
ン基板にかわってポリシリコンを用いることによって製
造コストを削減できる点である。またこのようにしてＶ
Fの小さいショットキーバリアダイオードを得ることが
できた。
【００５３】（実施例６）図６に、本発明の第６の実施
例である１０Å以下のＳｉＯ2膜をもつダイオードを示
す模式断面図である。ｎ型シリコン基板２に熱酸化膜を
形成したあと、例えば塩酸と過酸化水素水の混合液で８
０℃の処理を行うことなどにより１０Å以下のＳｉＯ2
層９を形成し更にその上に高抵抗ポリシリコン１０及び
電極１１を形成した。
例である１０Å以下のＳｉＯ2膜をもつダイオードを示
す模式断面図である。ｎ型シリコン基板２に熱酸化膜を
形成したあと、例えば塩酸と過酸化水素水の混合液で８
０℃の処理を行うことなどにより１０Å以下のＳｉＯ2
層９を形成し更にその上に高抵抗ポリシリコン１０及び
電極１１を形成した。
【００５４】この場合電極１１に正の電位がかかった場
合ＳｉＯ2膜９の下に負の電荷による蓄積層が形成され
ＶFが低くなるのと同じになり、電極１１に負の電位が
かかった場合ＳｉＯ2膜９の下に正の電荷により反転層
が形成されて、空乏層が形成され、特にこの空乏層は高
周波で伸び易く従ってＶFの小さいダイオードが得られ
た。
合ＳｉＯ2膜９の下に負の電荷による蓄積層が形成され
ＶFが低くなるのと同じになり、電極１１に負の電位が
かかった場合ＳｉＯ2膜９の下に正の電荷により反転層
が形成されて、空乏層が形成され、特にこの空乏層は高
周波で伸び易く従ってＶFの小さいダイオードが得られ
た。
【００５５】ポリシリコンは減圧下でのＣＶＤ（化学的
気相成長法）によって形成されるが、この表面は凹凸が
ある。そこで表面を研磨し平滑化することで更にＶFを
下げ、リーク電流も減少させることができる。なお以上
では高抵抗シリコン基板としてｎ型シリコン基板を例に
してのべたがｐ型シリコン基板でも本発明は同様の効果
が得られる。
気相成長法）によって形成されるが、この表面は凹凸が
ある。そこで表面を研磨し平滑化することで更にＶFを
下げ、リーク電流も減少させることができる。なお以上
では高抵抗シリコン基板としてｎ型シリコン基板を例に
してのべたがｐ型シリコン基板でも本発明は同様の効果
が得られる。
【００５６】また本発明の第２の実施例からから第６実
施例によるダイオードはいずれも４個組ショットキーバ
リアダイオード半導体装置としても利用できる。 （実施例７）図９は本発明の第７の実施例であるＮＭＯ
Ｓトランジスタを４個組み合わせた半導体装置を示す模
式断面図でｎ型シリコン基板２にｐ型ウェル１５を形成
しソース領域１２とドレイン領域１３を形成し更に優れ
た半導体装置が得られた。
施例によるダイオードはいずれも４個組ショットキーバ
リアダイオード半導体装置としても利用できる。 （実施例７）図９は本発明の第７の実施例であるＮＭＯ
Ｓトランジスタを４個組み合わせた半導体装置を示す模
式断面図でｎ型シリコン基板２にｐ型ウェル１５を形成
しソース領域１２とドレイン領域１３を形成し更に優れ
た半導体装置が得られた。
【００５７】（実施例８）図１０は本発明の第８の実施
例であるＮＭＯＳトランジスタを４個組み合わせた半導
体装置を示す模式断面図である。まず支持基板１の上に
ｎ型シリコン基板２をエピタキシャル成長させて、その
エピタキシャル成長させたｎ型シリコン基板２の上面に
ソース領域１２とドレイン領域１３を形成した。そして
ｎ型シリコン基板２の上に絶縁膜を介してゲート電極を
形成した。
例であるＮＭＯＳトランジスタを４個組み合わせた半導
体装置を示す模式断面図である。まず支持基板１の上に
ｎ型シリコン基板２をエピタキシャル成長させて、その
エピタキシャル成長させたｎ型シリコン基板２の上面に
ソース領域１２とドレイン領域１３を形成した。そして
ｎ型シリコン基板２の上に絶縁膜を介してゲート電極を
形成した。
【００５８】（実施例９）また図１１は本発明の第９の
実施例であるＮＭＯＳトランジスタを４個組み合わせた
半導体装置を示す模式断面図である。支持基板１に高抵
抗ポリシリコン１０を形成しそれぞれソース領域１２と
ドレイン領域１３を形成した。図１０と図１１のいずれ
も優れたＮＭＯＳトランジスタを４個組み合わせた半導
体装置がえられた。ポリシリコンは減圧下でのＣＶＤ
（化学的気相成長法）によって形成されるが、この表面
は凹凸がある。そこで表面を研磨し平滑化することで更
に優れた結果が得られた。
実施例であるＮＭＯＳトランジスタを４個組み合わせた
半導体装置を示す模式断面図である。支持基板１に高抵
抗ポリシリコン１０を形成しそれぞれソース領域１２と
ドレイン領域１３を形成した。図１０と図１１のいずれ
も優れたＮＭＯＳトランジスタを４個組み合わせた半導
体装置がえられた。ポリシリコンは減圧下でのＣＶＤ
（化学的気相成長法）によって形成されるが、この表面
は凹凸がある。そこで表面を研磨し平滑化することで更
に優れた結果が得られた。
【００５９】図１０または図１１で示した第８または第
９に実施例であるＮＭＯＳトランジスタを４個組み合わ
せた半導体装置は各ＮＭＯＳトランジスタが同一支持基
板上に電気的に分離された複数の半導体基板をしている
ので、エアーダンピングにより優れた絶縁分離が可能と
なる。
９に実施例であるＮＭＯＳトランジスタを４個組み合わ
せた半導体装置は各ＮＭＯＳトランジスタが同一支持基
板上に電気的に分離された複数の半導体基板をしている
ので、エアーダンピングにより優れた絶縁分離が可能と
なる。
【００６０】（実施例１０）図１２は本発明の第１０の
実施例であるＮＭＯＳトランジスタを４個組み合わせた
半導体装置でのしきい値がディプレションのＮＭＯＳト
ランジスタを示す特性図である。ここではＭＯＳトラン
ジスタではソース・ドレイン間に流れる電流（ＩD）が
１ｎＡのときのゲート・ソース間の電位差（ＶGS）をし
きい値電圧（ＶT）とするが、しきい値がディプレショ
ンのＮＭＯＳトランジスタではしきい値電圧が負となる
のでＶGSがＯＶのときにはＩD電流は流れる。ＶGS＝０
ＶのときのＩDの値が小さければＶGSが０Ｖ付近でのＯ
Ｎ，ＯＦＦのスイッチングが可能となった。またＩDの
値が小さいときのＶTの値はＶGSの０Ｖ近郊に集約され
た。そこで、ＩD＝０Ｖで検出できるだけの電流をなが
したときのしきい値電圧ＶTをもったしきい値がディプ
レションのＮＭＯＳトランジスタをもちいればＶGSの０
ＶをさかいにしたＯＮ，ＯＦＦの制御が可能となり、理
想的な半導体装置となった。
実施例であるＮＭＯＳトランジスタを４個組み合わせた
半導体装置でのしきい値がディプレションのＮＭＯＳト
ランジスタを示す特性図である。ここではＭＯＳトラン
ジスタではソース・ドレイン間に流れる電流（ＩD）が
１ｎＡのときのゲート・ソース間の電位差（ＶGS）をし
きい値電圧（ＶT）とするが、しきい値がディプレショ
ンのＮＭＯＳトランジスタではしきい値電圧が負となる
のでＶGSがＯＶのときにはＩD電流は流れる。ＶGS＝０
ＶのときのＩDの値が小さければＶGSが０Ｖ付近でのＯ
Ｎ，ＯＦＦのスイッチングが可能となった。またＩDの
値が小さいときのＶTの値はＶGSの０Ｖ近郊に集約され
た。そこで、ＩD＝０Ｖで検出できるだけの電流をなが
したときのしきい値電圧ＶTをもったしきい値がディプ
レションのＮＭＯＳトランジスタをもちいればＶGSの０
ＶをさかいにしたＯＮ，ＯＦＦの制御が可能となり、理
想的な半導体装置となった。
【００６１】（実施例１１）図１３は本発明の第１１の
実施例であるＮＭＯＳトランジスタを４個組み合わせた
半導体装置でのしきい値がエンハンスメントのＮＭＯＳ
トランジスタを示す特性図である。しきい値がエンハン
スメントのＮＭＯＳトランジスタではしきい値電圧が正
となるのでＶGSがＯＶのときにはＩD電流は流れない。
そこで検出できるだけの電流が流れたときのＶGSの値が
小さい方がスイッチング素子として優位なものとなっ
た。しきい値がエンハンスメントのＮＭＯＳトランジス
タの場合はＶTの小さなものがスイッチング素子として
理想的な半導体装置となった。
実施例であるＮＭＯＳトランジスタを４個組み合わせた
半導体装置でのしきい値がエンハンスメントのＮＭＯＳ
トランジスタを示す特性図である。しきい値がエンハン
スメントのＮＭＯＳトランジスタではしきい値電圧が正
となるのでＶGSがＯＶのときにはＩD電流は流れない。
そこで検出できるだけの電流が流れたときのＶGSの値が
小さい方がスイッチング素子として優位なものとなっ
た。しきい値がエンハンスメントのＮＭＯＳトランジス
タの場合はＶTの小さなものがスイッチング素子として
理想的な半導体装置となった。
【００６２】図７と図８または図４３と図４４は本発明
の第７から第１１の実施例で示したＭＯＳトランジスタ
を４個組み合わせた半導体装置の模式結線図で、このよ
うにしてＶFの小さく、リーク電流の少ない４個組ショ
ットキーバリアダイオード半導体装置に相当する半導体
装置が得られる。
の第７から第１１の実施例で示したＭＯＳトランジスタ
を４個組み合わせた半導体装置の模式結線図で、このよ
うにしてＶFの小さく、リーク電流の少ない４個組ショ
ットキーバリアダイオード半導体装置に相当する半導体
装置が得られる。
【００６３】なお、図７と図８は全くの等価回路であ
り、このような結線とすると、このように組まれた回路
は整流器として動作する。また図４３と図４４も全くの
等価回路であり、このような結線とすると、変調器とし
て動作する。 （実施例１２）また図１８は本発明の第１２の実施例で
あるショットキーバリアダイオードを４個交差させて組
み合わせた半導体装置を示す平面図である。図８や図２
５に示すように、対角にある電極パッドを結線するよう
な配線パターンを設計すると、２本の対角線が交わらな
いようにするための対策が必要となるが、絶縁膜を介し
て配線を上下２層に分けて形成させると製造過程が増
え、製造コストが上がってしまう。そこで図１８に示す
ように対角線の１本を電極パッド１８０１の外を通すよ
うな結線にすることによって２層構造にする必要がなく
なり、製造コストの点では有利になる。しかし、配線の
内の対角線の１本を電極パッド１８０１の外に通すと、
その１本だけ配線部が他の３本に比べて長くなり、個々
の特性にばらつきが生じてしまう。特に本発明の半導体
装置は高周波で使われるのでばらつきを抑える必要があ
る。そこで短い３本の配線を電極パッドの外に通す長い
配線の長さに合わせるために、適当に折り返しをつけな
がら、４本の配線の長さが等しくなるように設計すると
個々の特性のばらつきを抑制させることができるように
なる。従って、図１８に示すような配線パターンにする
ことによって、図２５または図８に示すような対角にあ
る電極パッドを結線した半導体装置の低コスト化が可能
となった。
り、このような結線とすると、このように組まれた回路
は整流器として動作する。また図４３と図４４も全くの
等価回路であり、このような結線とすると、変調器とし
て動作する。 （実施例１２）また図１８は本発明の第１２の実施例で
あるショットキーバリアダイオードを４個交差させて組
み合わせた半導体装置を示す平面図である。図８や図２
５に示すように、対角にある電極パッドを結線するよう
な配線パターンを設計すると、２本の対角線が交わらな
いようにするための対策が必要となるが、絶縁膜を介し
て配線を上下２層に分けて形成させると製造過程が増
え、製造コストが上がってしまう。そこで図１８に示す
ように対角線の１本を電極パッド１８０１の外を通すよ
うな結線にすることによって２層構造にする必要がなく
なり、製造コストの点では有利になる。しかし、配線の
内の対角線の１本を電極パッド１８０１の外に通すと、
その１本だけ配線部が他の３本に比べて長くなり、個々
の特性にばらつきが生じてしまう。特に本発明の半導体
装置は高周波で使われるのでばらつきを抑える必要があ
る。そこで短い３本の配線を電極パッドの外に通す長い
配線の長さに合わせるために、適当に折り返しをつけな
がら、４本の配線の長さが等しくなるように設計すると
個々の特性のばらつきを抑制させることができるように
なる。従って、図１８に示すような配線パターンにする
ことによって、図２５または図８に示すような対角にあ
る電極パッドを結線した半導体装置の低コスト化が可能
となった。
【００６４】また本発明の半導体装置は図１９、図２
０、図２１に示すような実施例にも適用される。 （実施例１３）図１９は本発明の第１３の実施例である
２重平衡型周波数混合変調器（Frequency Double-Balan
ced Mixer ：略して以下ＤＢＭと呼ぶ）の回路図であ
る。図１９の破線部分に本発明の半導体装置が適用され
る。ＤＢＭでは特性の不揃いなダイオードを使用すると
キャリア漏れが多くなり満足な性能が得られないので、
特性の揃った４個のダイオードを使うことがポイントと
なる。また図１９から分かるようにＤＢＭではコイルが
使用され、図１９に示すように配線をクロスさせた半導
体装置を使用することによって入力側と出力側での接続
が容易となった。
０、図２１に示すような実施例にも適用される。 （実施例１３）図１９は本発明の第１３の実施例である
２重平衡型周波数混合変調器（Frequency Double-Balan
ced Mixer ：略して以下ＤＢＭと呼ぶ）の回路図であ
る。図１９の破線部分に本発明の半導体装置が適用され
る。ＤＢＭでは特性の不揃いなダイオードを使用すると
キャリア漏れが多くなり満足な性能が得られないので、
特性の揃った４個のダイオードを使うことがポイントと
なる。また図１９から分かるようにＤＢＭではコイルが
使用され、図１９に示すように配線をクロスさせた半導
体装置を使用することによって入力側と出力側での接続
が容易となった。
【００６５】（実施例１４）図２０は本発明の第１４の
実施例である電源として働くデータキャリア回路図であ
る。この回路は送られ信号をアンテナで受信し、そのデ
ータはキャパシタで一時蓄えられる。そしてこのキャパ
シタに蓄えられたエネルギーを電源として逆に信号を発
信する。本発明の半導体装置はこの回路の整流部で使用
され、この本発明の半導体装置の各素子をしきい値電圧
ＶFの小さいＭＯＳトランジスタやショットキーバリア
ダイオードを用いることで高速でかつ低電圧駆動な回路
が可能となった。
実施例である電源として働くデータキャリア回路図であ
る。この回路は送られ信号をアンテナで受信し、そのデ
ータはキャパシタで一時蓄えられる。そしてこのキャパ
シタに蓄えられたエネルギーを電源として逆に信号を発
信する。本発明の半導体装置はこの回路の整流部で使用
され、この本発明の半導体装置の各素子をしきい値電圧
ＶFの小さいＭＯＳトランジスタやショットキーバリア
ダイオードを用いることで高速でかつ低電圧駆動な回路
が可能となった。
【００６６】（実施例１５）図２１は本発明の第１５の
実施例である信号処理回路を含む受信回路である。この
回路ではアンテナ２１０１で受け取った信号は整流され
て、ＣＭＯＳでつくられた信号処理回路へと電送され
る。この破線で示した整流部２１０２に本発明の半導体
装置が使われ、高速で低電圧駆動の回路が可能となる。
また外付けのインダクタは図２１に示すような配線をク
ロスさせたダイオードブリッジ半導体装置により、安易
に接続が可能となる。また高周波動作可能なマイクロイ
ンダクタを用いれば、インダクタ、ショトキーバリアダ
イオード半導体装置、ＣＭＯＳの信号処理回路を１つの
チップにのせることが可能となり、ＩＣ基板上に直接作
製できる。同様に図１９の回路や図２０の回路でもイン
ダクタ部をマイクロインダクタを用いれば、ＩＣ基板上
にオンチップタイプの回路が作製できた。
実施例である信号処理回路を含む受信回路である。この
回路ではアンテナ２１０１で受け取った信号は整流され
て、ＣＭＯＳでつくられた信号処理回路へと電送され
る。この破線で示した整流部２１０２に本発明の半導体
装置が使われ、高速で低電圧駆動の回路が可能となる。
また外付けのインダクタは図２１に示すような配線をク
ロスさせたダイオードブリッジ半導体装置により、安易
に接続が可能となる。また高周波動作可能なマイクロイ
ンダクタを用いれば、インダクタ、ショトキーバリアダ
イオード半導体装置、ＣＭＯＳの信号処理回路を１つの
チップにのせることが可能となり、ＩＣ基板上に直接作
製できる。同様に図１９の回路や図２０の回路でもイン
ダクタ部をマイクロインダクタを用いれば、ＩＣ基板上
にオンチップタイプの回路が作製できた。
【００６７】（実施例１６）図３８は第１６の実施例で
あるＭＯＳトランジスタのゲートとサブストレートとの
電位を等電位であるように配線した半導体装置の模式断
面図である。この半導体装置の構造を説明すると、ｐ型
Ｓｉ基板３８０１にｎ-ｗｅｌｌ拡散層またはサブスト
レート３８０２を形成し、その拡散層の内にソース３８
０６とドレイン３８０７とｎ+拡散層３８０８を形成し
た。そのｐ型Ｓｉ基板３８０１の上面には酸化膜３８０
３を形成し、それぞれソース３８０６とドレイン３８０
７とｎ +拡散層３８０８を介したサブストレート３８０
２の電位が電極３８０４によりとった。また、ソース３
８０６とドレイン３８０７の間はチャネル領域３８０９
が形成され、その上方に存在する酸化膜３８０３を介し
て形成されたゲート３８０５の電位により、極性が反転
される。本発明の半導体装置ではこのゲート３８０５と
サブストレート３８０２の電位が等電位であるように配
線した。
あるＭＯＳトランジスタのゲートとサブストレートとの
電位を等電位であるように配線した半導体装置の模式断
面図である。この半導体装置の構造を説明すると、ｐ型
Ｓｉ基板３８０１にｎ-ｗｅｌｌ拡散層またはサブスト
レート３８０２を形成し、その拡散層の内にソース３８
０６とドレイン３８０７とｎ+拡散層３８０８を形成し
た。そのｐ型Ｓｉ基板３８０１の上面には酸化膜３８０
３を形成し、それぞれソース３８０６とドレイン３８０
７とｎ +拡散層３８０８を介したサブストレート３８０
２の電位が電極３８０４によりとった。また、ソース３
８０６とドレイン３８０７の間はチャネル領域３８０９
が形成され、その上方に存在する酸化膜３８０３を介し
て形成されたゲート３８０５の電位により、極性が反転
される。本発明の半導体装置ではこのゲート３８０５と
サブストレート３８０２の電位が等電位であるように配
線した。
【００６８】従来のＭＯＳトランジスタではゲート３８
０５の電位とサブストレート３８０２の電位を別々にと
って、通常サブストレート３８０２の電位を一定にとっ
てゲート３８０５の電位を変化させてソース３８０６・
ドレイン３８０７間に流れる電流を制御していた。しか
し図３８に示す本発明のゲート３８０５とサブストレー
ト３８０２の電位を等電位に配線する方法によってＭＯ
Ｓトランジスタにおけるソース３８０６・ドレイン３８
０７間立ち上がり電圧であるしきい値電圧ＶTを前述し
た従来の配線におけるＭＯＳトランジスタのしきい値電
圧ＶTよりも低いしきい値電圧ＶTでＭＯＳトランジスタ
をオンにしてソース３８０６・ドレイン３８０７間に電
流を流すことが可能となる。前述した従来の配線におけ
るＭＯＳトランジスタではのゲート３８０５の電位の方
向に対してサブストレート３８０２の電位が相対的に逆
の方向にかかっている逆基板効果によってしきい値電圧
ＶTが大きくなる方向に働く。しかし、図３８に示すよ
うな本発明のゲート３８０５とサブストレート３８０２
を等電位であるように配線した方法を用いると、ゲート
３８０５の電位の方向に対してサブストレート３８０２
の電位が相対的に同じ方向にかかっている順方向基板効
果によってＭＯＳトランジスタのしきい値電圧ＶTは小
さくなる方向に働くことになる。つまり、本発明のゲー
ト３８０５とサブストレート３８０２の電位が等電位で
あるように配線した方法により、ゲート３８０５とサブ
ストレート３８０２の電位方向が相対的に別々の方向で
あるように配線された従来の方法によるしきい値電圧Ｖ
Tよりもさらに小さいしきい値電圧ＶTができる。
０５の電位とサブストレート３８０２の電位を別々にと
って、通常サブストレート３８０２の電位を一定にとっ
てゲート３８０５の電位を変化させてソース３８０６・
ドレイン３８０７間に流れる電流を制御していた。しか
し図３８に示す本発明のゲート３８０５とサブストレー
ト３８０２の電位を等電位に配線する方法によってＭＯ
Ｓトランジスタにおけるソース３８０６・ドレイン３８
０７間立ち上がり電圧であるしきい値電圧ＶTを前述し
た従来の配線におけるＭＯＳトランジスタのしきい値電
圧ＶTよりも低いしきい値電圧ＶTでＭＯＳトランジスタ
をオンにしてソース３８０６・ドレイン３８０７間に電
流を流すことが可能となる。前述した従来の配線におけ
るＭＯＳトランジスタではのゲート３８０５の電位の方
向に対してサブストレート３８０２の電位が相対的に逆
の方向にかかっている逆基板効果によってしきい値電圧
ＶTが大きくなる方向に働く。しかし、図３８に示すよ
うな本発明のゲート３８０５とサブストレート３８０２
を等電位であるように配線した方法を用いると、ゲート
３８０５の電位の方向に対してサブストレート３８０２
の電位が相対的に同じ方向にかかっている順方向基板効
果によってＭＯＳトランジスタのしきい値電圧ＶTは小
さくなる方向に働くことになる。つまり、本発明のゲー
ト３８０５とサブストレート３８０２の電位が等電位で
あるように配線した方法により、ゲート３８０５とサブ
ストレート３８０２の電位方向が相対的に別々の方向で
あるように配線された従来の方法によるしきい値電圧Ｖ
Tよりもさらに小さいしきい値電圧ＶTができる。
【００６９】このようにゲート３８０５とサブストレー
ト３８０２の電位を等電位であるように電気的に配線す
ることによりＭＯＳトランジスタのしきい値電圧をさら
に小さくすることによって、このＭＯＳトランジスタに
より構成されたダイオードブリッジ回路では損出電圧が
小さくなり、さらに低電圧で動作可能となる。
ト３８０２の電位を等電位であるように電気的に配線す
ることによりＭＯＳトランジスタのしきい値電圧をさら
に小さくすることによって、このＭＯＳトランジスタに
より構成されたダイオードブリッジ回路では損出電圧が
小さくなり、さらに低電圧で動作可能となる。
【００７０】図４５は本発明の第１６の実施例であるゲ
ートの電位とサブストレートの電位が等電位であるよう
に接続したＭＯＳトランジスタの模式断面図である。図
４５は図３８と同様の配線をしており、ＳＯＩ基板４５
０１上に形成されたＭＯＳトランジスタのゲート４５０
５とｎ+拡散領域４５０８を経由してとられているサブ
ストレート４５０２との電位が等電位であるように接続
した。このＳＯＩ基板４５０１上に形成されている複数
の半導体基板であるＭＯＳトランジスタは化学エッチン
グしてエッチストップのかかるＳｉＯ2膜４５１１まで
エッチングして同一支持基板上に電気的に分離された。
図４５では支持基板であるＳＯＩ基板４５０１上に形成
された複数の半導体基板はアイランド状に分離されて形
成されている。そのため優れたエアーアイソレーション
をもったＭＯＳトランジスタが形成された。
ートの電位とサブストレートの電位が等電位であるよう
に接続したＭＯＳトランジスタの模式断面図である。図
４５は図３８と同様の配線をしており、ＳＯＩ基板４５
０１上に形成されたＭＯＳトランジスタのゲート４５０
５とｎ+拡散領域４５０８を経由してとられているサブ
ストレート４５０２との電位が等電位であるように接続
した。このＳＯＩ基板４５０１上に形成されている複数
の半導体基板であるＭＯＳトランジスタは化学エッチン
グしてエッチストップのかかるＳｉＯ2膜４５１１まで
エッチングして同一支持基板上に電気的に分離された。
図４５では支持基板であるＳＯＩ基板４５０１上に形成
された複数の半導体基板はアイランド状に分離されて形
成されている。そのため優れたエアーアイソレーション
をもったＭＯＳトランジスタが形成された。
【００７１】図４６は図４５のようにして作られたアイ
ランド状のＭＯＳトランジスタの平面図の一例である。
図４６の点線内に示すように４角形にシリコンのアイラ
ンド４６０１を形成し、ソース４６０５とドレイン４６
０４の間にゲート４６０３を形成した。サブストレート
４６０２はＳｉアイランド４６０１全面に形成するが、
その電極はゲート４６０３の電位とともに変化するため
図４６のようにその上面にとった。
ランド状のＭＯＳトランジスタの平面図の一例である。
図４６の点線内に示すように４角形にシリコンのアイラ
ンド４６０１を形成し、ソース４６０５とドレイン４６
０４の間にゲート４６０３を形成した。サブストレート
４６０２はＳｉアイランド４６０１全面に形成するが、
その電極はゲート４６０３の電位とともに変化するため
図４６のようにその上面にとった。
【００７２】（実施例１７）図４７と図４８は本発明の
第１７の実施例である。それぞれ図３８と図４５におい
てゲート・サブストレートの電位とドレインの電位を等
電位であるように接続した配線のＭＯＳトランジスタの
模式断面図である。図４７と図４８のように接続された
ＭＯＳトランジスタはダイオードと同様に整流性の特性
を示すようになる。この配線と同等の回路図を図４９ま
たは図５０に示す。図４９はｎチャネルのＭＯＳトラン
ジスタの配線図であり、ドレインからソースの方向に整
流性を持つ。また、図５０はｐチャネルのＭＯＳトラン
ジスタの配線図であり、ｎチャネルのＭＯＳトランジス
タとは逆にソースからドレインの方向に整流性を持つ。
このようにゲートとサブストレートとを同電位に接続し
たことでゲートの電位の方向とサブストレートの電位の
方向が同じ方向に働く順方向基板効果によってＭＯＳト
ランジスタのしきい値電圧ＶTは小さくなる方向に働
く。このような図４９または図５０のように配線された
ＭＯＳトランジスタを図４３、図４４または図７、図８
のように接続することにより、より低電圧で動作するダ
イオードブリッジまたはミキサが作製可能となる。そこ
で図５７は図４９にしめしたゲート・サブストレートの
電位をドレインの電位を等電位であるように接続した配
線のｎチャネルＭＯＳトランジスタを図７のように接続
したダイオードブリッジである。
第１７の実施例である。それぞれ図３８と図４５におい
てゲート・サブストレートの電位とドレインの電位を等
電位であるように接続した配線のＭＯＳトランジスタの
模式断面図である。図４７と図４８のように接続された
ＭＯＳトランジスタはダイオードと同様に整流性の特性
を示すようになる。この配線と同等の回路図を図４９ま
たは図５０に示す。図４９はｎチャネルのＭＯＳトラン
ジスタの配線図であり、ドレインからソースの方向に整
流性を持つ。また、図５０はｐチャネルのＭＯＳトラン
ジスタの配線図であり、ｎチャネルのＭＯＳトランジス
タとは逆にソースからドレインの方向に整流性を持つ。
このようにゲートとサブストレートとを同電位に接続し
たことでゲートの電位の方向とサブストレートの電位の
方向が同じ方向に働く順方向基板効果によってＭＯＳト
ランジスタのしきい値電圧ＶTは小さくなる方向に働
く。このような図４９または図５０のように配線された
ＭＯＳトランジスタを図４３、図４４または図７、図８
のように接続することにより、より低電圧で動作するダ
イオードブリッジまたはミキサが作製可能となる。そこ
で図５７は図４９にしめしたゲート・サブストレートの
電位をドレインの電位を等電位であるように接続した配
線のｎチャネルＭＯＳトランジスタを図７のように接続
したダイオードブリッジである。
【００７３】図５３はＭＯＳトランジスタをＳＯＩ（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に作
製する本発明における第２の実施例の半導体装置の製造
方法を示す製造工程順の断面図である。ＳＯＩ基板上の
単結晶Ｓｉ層（５３０１）上図５３（ａ）に形成された
ＳｉＮ層（５３０５）はホトレジスト（５３０４）にて
領域パターニングされる（図５３（ｂ））。次に、ホト
レジスト（５３０４）にて領域パラーニングされた単結
晶Ｓｉ層（５３０５）は部分的下地ＳｉＯ2絶縁層（５
３０２）に到着しない範囲でエッチング除去される（図
５３Ｃ）。次に、酸化工程を経ることでロコス酸化膜
（５３０７）が形成されて個々分離されたＳｉ層（５３
０８）が形成される（図５３（ｄ））。分離されたＳｉ
層（５３０８）に拡散領域（５３１０）が形成されて、
コンタクトエッチングされて配線や保護膜がつけられる
（図５３（ｅ））。このようにしてＳＯＩ基板より誘電
体分離されたアイランド状のＭＯＳトランジスタ半導体
装置が形成される。
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に作
製する本発明における第２の実施例の半導体装置の製造
方法を示す製造工程順の断面図である。ＳＯＩ基板上の
単結晶Ｓｉ層（５３０１）上図５３（ａ）に形成された
ＳｉＮ層（５３０５）はホトレジスト（５３０４）にて
領域パターニングされる（図５３（ｂ））。次に、ホト
レジスト（５３０４）にて領域パラーニングされた単結
晶Ｓｉ層（５３０５）は部分的下地ＳｉＯ2絶縁層（５
３０２）に到着しない範囲でエッチング除去される（図
５３Ｃ）。次に、酸化工程を経ることでロコス酸化膜
（５３０７）が形成されて個々分離されたＳｉ層（５３
０８）が形成される（図５３（ｄ））。分離されたＳｉ
層（５３０８）に拡散領域（５３１０）が形成されて、
コンタクトエッチングされて配線や保護膜がつけられる
（図５３（ｅ））。このようにしてＳＯＩ基板より誘電
体分離されたアイランド状のＭＯＳトランジスタ半導体
装置が形成される。
【００７４】図５４に図５３に示された本発明における
第２の実施例の半導体装置の製造方法に使用されるＳＯ
Ｉ基板の断面図を示す。ＳＯＩ基板は単結晶Ｓｉ５４０
１とＳｉ基板５４０４との間にＳｉＯ2絶縁膜が形成さ
れており、そのため単結晶Ｓｉ５４０１上に形成された
パターニングに沿ってエッチングを行ってもＳｉＯ2絶
縁膜５４０３によって必ずエッチングが止まるような構
造をしている。本発明の半導体装置に使用されるＳＯＩ
基板では単結晶Ｓｉ５４０１のＳｉＯ2絶縁膜側に拡散
層５４０２を形成した。例えばＳＯＩ基板によりｐチャ
ネルのＭＯＳトランジスタを形成するときはそのサブス
トレートはｎ型の基板となるため、この拡散層５４０２
にＰまたはＡSを１〜５×１０15／cm2の濃度でイオン注
入する。その結果形成されたＰＭＯＳのサブストレート
の底面には低抵抗領域のｎ基板が形成されるためＭＯＳ
トランジスタをＯＮしたときの抵抗値を抑えることが可
能となった。
第２の実施例の半導体装置の製造方法に使用されるＳＯ
Ｉ基板の断面図を示す。ＳＯＩ基板は単結晶Ｓｉ５４０
１とＳｉ基板５４０４との間にＳｉＯ2絶縁膜が形成さ
れており、そのため単結晶Ｓｉ５４０１上に形成された
パターニングに沿ってエッチングを行ってもＳｉＯ2絶
縁膜５４０３によって必ずエッチングが止まるような構
造をしている。本発明の半導体装置に使用されるＳＯＩ
基板では単結晶Ｓｉ５４０１のＳｉＯ2絶縁膜側に拡散
層５４０２を形成した。例えばＳＯＩ基板によりｐチャ
ネルのＭＯＳトランジスタを形成するときはそのサブス
トレートはｎ型の基板となるため、この拡散層５４０２
にＰまたはＡSを１〜５×１０15／cm2の濃度でイオン注
入する。その結果形成されたＰＭＯＳのサブストレート
の底面には低抵抗領域のｎ基板が形成されるためＭＯＳ
トランジスタをＯＮしたときの抵抗値を抑えることが可
能となった。
【００７５】図３８に示したようなＭＯＳトランジスタ
のゲートとサブストレートとの電位を等電位であるよう
に接続した半導体装置の使用例として低電圧で動作する
半導体の過電流検出回路がある。図６１は本発明の過電
流検出回路の回路図である。ＰＭＯＳトランジスタ６１
０３と抵抗６１０４を直列に接続し、ＰＭＯＳトランジ
スタ６１０３のソースを高電圧供給端子６１０１に接続
し、ＰＭＯＳトランジスタ６１０３のソースを高電圧供
給端子６１０１に接続し、抵抗６１０４の他端を低電圧
供給端子６１０２に接続する。また抵抗６１０５、スイ
ッチ６１０６及び負荷６１０７を直列に接続し、抵抗６
１０５の他端は高圧供給端子６１０１に接続され、負荷
６１０７の他端は低電圧供給端子６１０２に接続されて
おり、抵抗６１０５とスイッチ６１０６の接続点６１０
９はＰＭＯＳトランジスタのゲートと基板に接続されて
いる。さらにＰＭＯＳトランジスタ６１０３と抵抗６１
０４の接続点６１１０は制御回路６１０８の入力とな
り、制御回路６１０８の出力はスイッチ６１０６の入力
となっている。
のゲートとサブストレートとの電位を等電位であるよう
に接続した半導体装置の使用例として低電圧で動作する
半導体の過電流検出回路がある。図６１は本発明の過電
流検出回路の回路図である。ＰＭＯＳトランジスタ６１
０３と抵抗６１０４を直列に接続し、ＰＭＯＳトランジ
スタ６１０３のソースを高電圧供給端子６１０１に接続
し、ＰＭＯＳトランジスタ６１０３のソースを高電圧供
給端子６１０１に接続し、抵抗６１０４の他端を低電圧
供給端子６１０２に接続する。また抵抗６１０５、スイ
ッチ６１０６及び負荷６１０７を直列に接続し、抵抗６
１０５の他端は高圧供給端子６１０１に接続され、負荷
６１０７の他端は低電圧供給端子６１０２に接続されて
おり、抵抗６１０５とスイッチ６１０６の接続点６１０
９はＰＭＯＳトランジスタのゲートと基板に接続されて
いる。さらにＰＭＯＳトランジスタ６１０３と抵抗６１
０４の接続点６１１０は制御回路６１０８の入力とな
り、制御回路６１０８の出力はスイッチ６１０６の入力
となっている。
【００７６】つぎに、上記構成における動作を説明す
る。抵抗６１０５の抵抗値は約５０ｍΩであるが、この
抵抗に通常約１Ａ程度の電流が流れる。従って高電圧供
給端子６１０１から接続点６１０９の間での電圧降下は
約０．０５Ｖ程度であり、また接続点６１０９はＰＭＯ
Ｓトランジスタのゲートに接続されているのでＰＭＯＳ
トランジスタのゲート電圧は約０．０５Ｖとなる。これ
は通常０．２Ｖから０．７Ｖ程度に設定されるしきい値
電圧に比べ十分低いため、この状態ではＰＭＯＳトラン
ジスタ６１０３は高インピーダンスとなっており、接続
点６１１０の電位は低電圧供給端子６１０２の電位に十
分近くなっている。この状態から何らかの原因により抵
抗６１０５を流れる電流値が１Ａより大きく、例えば３
Ａから４Ａになると接続点６１０９の高電圧供給端子６
１０１の電位からの電圧降下は約０．１５Ｖから０．２
Ｖとなる。この時、ＰＭＯＳトランジスタのゲート電圧
はしきい値電圧に近づき、ＰＭＯＳトランジスタのイン
ピーダンスは低下する。そこで制御回路６１０８の入力
でもある接続点６１１０の電位が上昇し、制御回路６１
０８の出力がスイッチ６１０６を切るように作動し、結
果として過電流が流れるのを防ぐ。
る。抵抗６１０５の抵抗値は約５０ｍΩであるが、この
抵抗に通常約１Ａ程度の電流が流れる。従って高電圧供
給端子６１０１から接続点６１０９の間での電圧降下は
約０．０５Ｖ程度であり、また接続点６１０９はＰＭＯ
Ｓトランジスタのゲートに接続されているのでＰＭＯＳ
トランジスタのゲート電圧は約０．０５Ｖとなる。これ
は通常０．２Ｖから０．７Ｖ程度に設定されるしきい値
電圧に比べ十分低いため、この状態ではＰＭＯＳトラン
ジスタ６１０３は高インピーダンスとなっており、接続
点６１１０の電位は低電圧供給端子６１０２の電位に十
分近くなっている。この状態から何らかの原因により抵
抗６１０５を流れる電流値が１Ａより大きく、例えば３
Ａから４Ａになると接続点６１０９の高電圧供給端子６
１０１の電位からの電圧降下は約０．１５Ｖから０．２
Ｖとなる。この時、ＰＭＯＳトランジスタのゲート電圧
はしきい値電圧に近づき、ＰＭＯＳトランジスタのイン
ピーダンスは低下する。そこで制御回路６１０８の入力
でもある接続点６１１０の電位が上昇し、制御回路６１
０８の出力がスイッチ６１０６を切るように作動し、結
果として過電流が流れるのを防ぐ。
【００７７】このような動作は、従来のＭＯＳトランジ
スタの基板をソースに接続した場合にはチャネルの表面
ポテンシャルは基板電位とゲート電位の間になっている
のに対し、本発明の様にゲートと基板を接続するとチャ
ネルの表面ポテンシャルはゲート電圧ならびに基板電位
と等価となるため、効率よくチャネル形成ができる。つ
ぎに、本発明の効果を図６０により説明する。図６０は
本発明によるＭＯＳトランジスタと従来のＭＯＳトラン
ジスタを比較した動作特性図である。本発明による動作
特性６００１と従来の動作特性６００２を比較すると、
ゲート電圧３０ｍＶ以下（オフリーク範囲）ではあまり
差はないが、実際の動作点であるゲート電圧が０．１５
〜０．２５Ｖにおいては、ドレイン電流値が約１桁向上
している。この向上により本発明の過電流検出回路にお
いて、接続点６１０９の電圧降下が小さい時から制御回
路６１０８が作動開始することが可能となり、従って低
電圧動作並びに高感度化が達成できる。
スタの基板をソースに接続した場合にはチャネルの表面
ポテンシャルは基板電位とゲート電位の間になっている
のに対し、本発明の様にゲートと基板を接続するとチャ
ネルの表面ポテンシャルはゲート電圧ならびに基板電位
と等価となるため、効率よくチャネル形成ができる。つ
ぎに、本発明の効果を図６０により説明する。図６０は
本発明によるＭＯＳトランジスタと従来のＭＯＳトラン
ジスタを比較した動作特性図である。本発明による動作
特性６００１と従来の動作特性６００２を比較すると、
ゲート電圧３０ｍＶ以下（オフリーク範囲）ではあまり
差はないが、実際の動作点であるゲート電圧が０．１５
〜０．２５Ｖにおいては、ドレイン電流値が約１桁向上
している。この向上により本発明の過電流検出回路にお
いて、接続点６１０９の電圧降下が小さい時から制御回
路６１０８が作動開始することが可能となり、従って低
電圧動作並びに高感度化が達成できる。
【００７８】まずここでデータキャリアについて説明す
る。このデータキャリア技術とは、移動する物に情報を
記憶したカードまたはタグを付けておき、電波あるいは
電磁結合あるいは光通信によって情報を非接触で読み出
す技術である。そのために命令を出す質問器と、物と一
体化した命令を受取り情報を送り出す応答器とがある。
質問器と応答器とでは空間的に離れた場所に存在してお
り、その間の伝送手段はおもに電波が使われる。そこ
で、電波あるいは光を伝送手段として、非接触で情報の
読み書きが可能な持ち運び携帯ができるこういった情報
媒体をデータキャリアと呼んでいる。そのためにデータ
キャリアは離れたところから人や物の個別認識や属性情
報の読み書きが可能なので、人や物の移動個体の識別が
できるという計り知れないメリットをもちあわせてい
る。この質問器と応答器との間の伝送媒体として、一般
に電磁誘導方式、光方式、マイクロ波方式の３つに分か
れる。
る。このデータキャリア技術とは、移動する物に情報を
記憶したカードまたはタグを付けておき、電波あるいは
電磁結合あるいは光通信によって情報を非接触で読み出
す技術である。そのために命令を出す質問器と、物と一
体化した命令を受取り情報を送り出す応答器とがある。
質問器と応答器とでは空間的に離れた場所に存在してお
り、その間の伝送手段はおもに電波が使われる。そこ
で、電波あるいは光を伝送手段として、非接触で情報の
読み書きが可能な持ち運び携帯ができるこういった情報
媒体をデータキャリアと呼んでいる。そのためにデータ
キャリアは離れたところから人や物の個別認識や属性情
報の読み書きが可能なので、人や物の移動個体の識別が
できるという計り知れないメリットをもちあわせてい
る。この質問器と応答器との間の伝送媒体として、一般
に電磁誘導方式、光方式、マイクロ波方式の３つに分か
れる。
【００７９】電磁誘導方式の場合は送受信回路にコイル
が用いられ、電流路と交差する磁束が変化すると起電力
が誘電される現象で、質問器側のコイルに流す電流を変
化させると応答器側のコイルは変化した電流に応じて誘
導されると同時に電気を引き出すことができる。この電
磁誘導を使って電力の供給をおこなったり、データの送
受信を行う。この方式では近接に対向されたコイルによ
って数ミリから数十ミリ隔てて通信されるが、周波数は
数１００ｋＨz から数ＭＨz となっている。
が用いられ、電流路と交差する磁束が変化すると起電力
が誘電される現象で、質問器側のコイルに流す電流を変
化させると応答器側のコイルは変化した電流に応じて誘
導されると同時に電気を引き出すことができる。この電
磁誘導を使って電力の供給をおこなったり、データの送
受信を行う。この方式では近接に対向されたコイルによ
って数ミリから数十ミリ隔てて通信されるが、周波数は
数１００ｋＨz から数ＭＨz となっている。
【００８０】この電磁誘導方式でのデータの信号伝送方
式について説明する。情報の送受信は質問器からシリア
ル送信信号を送信回路で所定の周波数に変調し、送信コ
イルに送り込む。変調の方法は周波数発信器の信号を情
報に応じてＯＮ／ＯＦＦするＡＳＫ方式や２つの異なっ
た周波信号の情報を論理０の１つの周波数と、論理１の
異なって周波数に与え対応させて切り換えるＦＳＫ方式
がある。質問器の情報は変調されて送信コイルから送り
出され、受信コイルで受信した誘導信号は受信回路の復
調器でもとのデジタル信号に復調される。復調されたシ
リアル信号はシリアル／パラレル変換部でパラレル信号
に変換されてメモリの制御部ではメモリの中の書き込み
読み出しを制御すると同時にメモリに情報を記憶する。
式について説明する。情報の送受信は質問器からシリア
ル送信信号を送信回路で所定の周波数に変調し、送信コ
イルに送り込む。変調の方法は周波数発信器の信号を情
報に応じてＯＮ／ＯＦＦするＡＳＫ方式や２つの異なっ
た周波信号の情報を論理０の１つの周波数と、論理１の
異なって周波数に与え対応させて切り換えるＦＳＫ方式
がある。質問器の情報は変調されて送信コイルから送り
出され、受信コイルで受信した誘導信号は受信回路の復
調器でもとのデジタル信号に復調される。復調されたシ
リアル信号はシリアル／パラレル変換部でパラレル信号
に変換されてメモリの制御部ではメモリの中の書き込み
読み出しを制御すると同時にメモリに情報を記憶する。
【００８１】光方式は、質問器・応答器ともに発光素子
・受光素子が備えるつけられており、発光素子はおもに
ＬＥＤ、受光素子はフォトダイオードが使用されるた
め、光は近赤外線となる。質問器側では入力されたパル
ス波形に対して駆動回路で発光素子を駆動させ、光を発
する。その発せられた光は応答器側の受光素子で検出さ
れ、増幅器で大きな信号となり、検波回路、波形整形回
路などを通してもとの波形は復元される。応答器側から
信号を返すときも同じく、応答器側の発光素子から発せ
られた光を質問器側の受光素子で受け取って、増幅器を
かいして信号を復元させる。光方式は電磁ノイズに強い
反面、水や油などの汚れや外乱光の影響を受けやすく光
が遮断されると通信が不能となり、また無電池化がほぼ
不可能という短所がある。
・受光素子が備えるつけられており、発光素子はおもに
ＬＥＤ、受光素子はフォトダイオードが使用されるた
め、光は近赤外線となる。質問器側では入力されたパル
ス波形に対して駆動回路で発光素子を駆動させ、光を発
する。その発せられた光は応答器側の受光素子で検出さ
れ、増幅器で大きな信号となり、検波回路、波形整形回
路などを通してもとの波形は復元される。応答器側から
信号を返すときも同じく、応答器側の発光素子から発せ
られた光を質問器側の受光素子で受け取って、増幅器を
かいして信号を復元させる。光方式は電磁ノイズに強い
反面、水や油などの汚れや外乱光の影響を受けやすく光
が遮断されると通信が不能となり、また無電池化がほぼ
不可能という短所がある。
【００８２】マイクロ波方式は構内無線設備のうち移動
体識別用として割り当てられた２．４５ＧＨzの準マイ
クロ波による放射電磁界（いわゆる電波）を情報伝送媒
体としている。この方式は質問器側のアンテナと応答器
側のアンテナ間の通信距離が２から３ｍで、かつシャー
プな指向性が得られるため比較的遠距離での通信や位置
関係がラフな場合の通信に適している。質問器と応答器
は取り付けられたそれぞれ１つのアンテナを送信と受信
で偏波面を変えて使用される。また２．４５ＧＨz 帯の
周波数は移動体識別用として特に設定された通信帯であ
り、法的保護されており安定した通信が期待できる。し
かし、導体の反射を受けやすく、人体で遮断されるとい
う短所がある。
体識別用として割り当てられた２．４５ＧＨzの準マイ
クロ波による放射電磁界（いわゆる電波）を情報伝送媒
体としている。この方式は質問器側のアンテナと応答器
側のアンテナ間の通信距離が２から３ｍで、かつシャー
プな指向性が得られるため比較的遠距離での通信や位置
関係がラフな場合の通信に適している。質問器と応答器
は取り付けられたそれぞれ１つのアンテナを送信と受信
で偏波面を変えて使用される。また２．４５ＧＨz 帯の
周波数は移動体識別用として特に設定された通信帯であ
り、法的保護されており安定した通信が期待できる。し
かし、導体の反射を受けやすく、人体で遮断されるとい
う短所がある。
【００８３】図３９は本発明の第１４の実施例であるデ
ータキャリアのブロック図である。このシステムはデー
タキャリアまたはＲＦ−ＩＤと言われるシステムで命令
信号を発する質問器とその受け取った命令信号に応えて
データを送り返す応答器から構成されている。本発明の
半導体装置はこの回路の整流部で使用され、この本発明
の半導体装置の各素子をしきい値電圧ＶFの小さいＭＯ
Ｓトランジスタやショットキーバリアダイオードを用い
ることで高速でかつ低電圧駆動な回路が可能となり、整
流回路部での電流のロスも少なくなる。また、このデー
タキャリアに使用される電源回路において低電圧での動
作が可能となると、低電圧駆動が可能な整流回路と合わ
せてデータキャリア自体が低電圧で動作が可能となる。
その結果、以前のデータキャリアより長距離での通信が
可能となり、また質問器での消費電力を抑えることが可
能となり、電力の伝送効率が向上する。
ータキャリアのブロック図である。このシステムはデー
タキャリアまたはＲＦ−ＩＤと言われるシステムで命令
信号を発する質問器とその受け取った命令信号に応えて
データを送り返す応答器から構成されている。本発明の
半導体装置はこの回路の整流部で使用され、この本発明
の半導体装置の各素子をしきい値電圧ＶFの小さいＭＯ
Ｓトランジスタやショットキーバリアダイオードを用い
ることで高速でかつ低電圧駆動な回路が可能となり、整
流回路部での電流のロスも少なくなる。また、このデー
タキャリアに使用される電源回路において低電圧での動
作が可能となると、低電圧駆動が可能な整流回路と合わ
せてデータキャリア自体が低電圧で動作が可能となる。
その結果、以前のデータキャリアより長距離での通信が
可能となり、また質問器での消費電力を抑えることが可
能となり、電力の伝送効率が向上する。
【００８４】また、図３９の部分Ａにおいて１チップ化
した半導体装置を示してある。図の部分Ａのように低電
圧で動作する整流回路または変調器と低電圧で動作する
電源回路とメモリに出す信号を制御する制御回路とを１
チップに形成することにより、コストが削減されチップ
面積も格段に縮小するため、携帯機器あるいはデータキ
ャリアのタグといったところに応用される。
した半導体装置を示してある。図の部分Ａのように低電
圧で動作する整流回路または変調器と低電圧で動作する
電源回路とメモリに出す信号を制御する制御回路とを１
チップに形成することにより、コストが削減されチップ
面積も格段に縮小するため、携帯機器あるいはデータキ
ャリアのタグといったところに応用される。
【００８５】図６３はデータキャリアのタグ部のシステ
ム構成についのブロック図である。図３９の部分Ａに示
す整流回路と制御回路と電源回路は図６３の破線で示し
た部分Ａに相当する。図６３に示すデータキャリアタグ
は電源生成から信号の変復調を行い、通信ロジックとＥ
ＥＰＲＯＭを内蔵している。アンテナ部としてコイルＬ
が用いられ、電磁誘導方式により無電池で通信が可能と
なっている。内部の回路構成は全波整流回路、定電圧回
路、ＡＳＫデータ復調回路、キャリアパルス抽出回路、
通信ロジック、ＥＥＰＲＯＭを含めたメモリブロック、
最低動作電圧検出回路、データ送信機能である残留振動
吸収回路を内蔵している。
ム構成についのブロック図である。図３９の部分Ａに示
す整流回路と制御回路と電源回路は図６３の破線で示し
た部分Ａに相当する。図６３に示すデータキャリアタグ
は電源生成から信号の変復調を行い、通信ロジックとＥ
ＥＰＲＯＭを内蔵している。アンテナ部としてコイルＬ
が用いられ、電磁誘導方式により無電池で通信が可能と
なっている。内部の回路構成は全波整流回路、定電圧回
路、ＡＳＫデータ復調回路、キャリアパルス抽出回路、
通信ロジック、ＥＥＰＲＯＭを含めたメモリブロック、
最低動作電圧検出回路、データ送信機能である残留振動
吸収回路を内蔵している。
【００８６】このデータキャリアタグの送受信の方法を
説明する。アンテナ部であるコイルＬにより発生した電
流、またはコンデンサＣ１により蓄えられた電荷により
生成された電流を全波整流回路であるダイオードブリッ
ジと平滑コンデンサＣ２により全波整流を行い、定電圧
回路により一定のＤＣ電源を生成する。このＤＣ電源に
より通信ロジックまたはＥＥＰＲＯＭを作動させる。
説明する。アンテナ部であるコイルＬにより発生した電
流、またはコンデンサＣ１により蓄えられた電荷により
生成された電流を全波整流回路であるダイオードブリッ
ジと平滑コンデンサＣ２により全波整流を行い、定電圧
回路により一定のＤＣ電源を生成する。このＤＣ電源に
より通信ロジックまたはＥＥＰＲＯＭを作動させる。
【００８７】次に図６４と図６５を用いてデータの送受
信方式について説明する。図６４はデータ受信時の各部
の波形である。図６４（ａ）のようにリードライトヘッ
ドよりＡＳＫ方式にて、パルス幅変調（Duty 70%:H ,Du
ty 30%:L）をかけた信号を送出すると、図６４（ｂ）の
ような共振信号をダイオード検波によるＡＳＫデータ復
調回路を通して図６４（ｃ）のようなパルス幅変調のデ
ータクロックを復調する。また図６４（ｄ）のキャリア
パルスは、半波抽出によるキャリアパルス抽出回路より
出力される。このデータクロックとキャリアパルスがＣ
ＭＯＳＩＣへ入力され、通信ロジックにてＮＲＺ符号へ
復調され、コマンド処理、メモリアクセスが行われる。
通信ロジックの動作は、データクロックを基本クロック
として行われる。図６５はデータ送信時の各部の波形で
ある。図６５（ａ）のようにリードライトヘッドよりＤ
ｕｔｙ５０％の発信を行う。データキャリア側では、図
６５（ｅ）のようにコイルの両端に共振波形が誘起され
る。この共振波形はデータ受信時と同様にＡＳＫデータ
復調回路にて、図６５（ｂ）のデータクロック（Duty 5
0%）として出力される。このクロックを基本クロックと
して通信ロジックは動作しており、メモリアクセス後の
データ、あるいは処理結果等を、通信ロジック内で図６
５（ｃ）の送信データとして生成し、図６５（ｄ）のシ
ャントパルス（残響振動吸収パルス）へ符号化を行い、
残響吸収用のＭＯＳ−ＦＥＴにて残響振動の有り／無し
を、送信データによって制御する。リードライトヘッド
側では、この残響の有り／無しを検知することで、送信
データをデータキャリア側より受信する。
信方式について説明する。図６４はデータ受信時の各部
の波形である。図６４（ａ）のようにリードライトヘッ
ドよりＡＳＫ方式にて、パルス幅変調（Duty 70%:H ,Du
ty 30%:L）をかけた信号を送出すると、図６４（ｂ）の
ような共振信号をダイオード検波によるＡＳＫデータ復
調回路を通して図６４（ｃ）のようなパルス幅変調のデ
ータクロックを復調する。また図６４（ｄ）のキャリア
パルスは、半波抽出によるキャリアパルス抽出回路より
出力される。このデータクロックとキャリアパルスがＣ
ＭＯＳＩＣへ入力され、通信ロジックにてＮＲＺ符号へ
復調され、コマンド処理、メモリアクセスが行われる。
通信ロジックの動作は、データクロックを基本クロック
として行われる。図６５はデータ送信時の各部の波形で
ある。図６５（ａ）のようにリードライトヘッドよりＤ
ｕｔｙ５０％の発信を行う。データキャリア側では、図
６５（ｅ）のようにコイルの両端に共振波形が誘起され
る。この共振波形はデータ受信時と同様にＡＳＫデータ
復調回路にて、図６５（ｂ）のデータクロック（Duty 5
0%）として出力される。このクロックを基本クロックと
して通信ロジックは動作しており、メモリアクセス後の
データ、あるいは処理結果等を、通信ロジック内で図６
５（ｃ）の送信データとして生成し、図６５（ｄ）のシ
ャントパルス（残響振動吸収パルス）へ符号化を行い、
残響吸収用のＭＯＳ−ＦＥＴにて残響振動の有り／無し
を、送信データによって制御する。リードライトヘッド
側では、この残響の有り／無しを検知することで、送信
データをデータキャリア側より受信する。
【００８８】この図６３中の全波整流回路６３０１にお
いて、ＶFの小さいショットキーバリアダイオードやゲ
ートとサブストレートを接続するといったＶTの小さい
ＭＯＳトランジスタに代表される本発明の立ち上がり電
圧の低い整流特性をもった半導体装置を使用することに
よって、全波整流回路６３０１での消費電流が従来のも
のよりも小さくできるので、データキャリアタグ自体の
消費電力を抑えることが可能となり、その結果従来のも
のに比べて通信距離が長くなり、同じ通信距離であるな
らばコントローラ部を含んだ質問器の消費電力を小さく
することが可能となる。
いて、ＶFの小さいショットキーバリアダイオードやゲ
ートとサブストレートを接続するといったＶTの小さい
ＭＯＳトランジスタに代表される本発明の立ち上がり電
圧の低い整流特性をもった半導体装置を使用することに
よって、全波整流回路６３０１での消費電流が従来のも
のよりも小さくできるので、データキャリアタグ自体の
消費電力を抑えることが可能となり、その結果従来のも
のに比べて通信距離が長くなり、同じ通信距離であるな
らばコントローラ部を含んだ質問器の消費電力を小さく
することが可能となる。
【００８９】図４０は本発明の第１４の実施例である超
小型のデータキャリアのイメージ図である。図４０のカ
プセル４００１の中に図３９のブロック図で示したアン
テナ４００２や電源回路４００３やＥＥＰＲＯＭといっ
たメモリ４００４や整流回路や制御回路が搭載されてい
る。この細長いチップの円筒の半径は約０．５ｍｍぐら
いとなり、アンテナ４００１には超小型の巻線バーのア
ンテナが使用されれば、円筒の半径が０．５ｍｍ以下の
細長いチップのなかに実装が可能となる。
小型のデータキャリアのイメージ図である。図４０のカ
プセル４００１の中に図３９のブロック図で示したアン
テナ４００２や電源回路４００３やＥＥＰＲＯＭといっ
たメモリ４００４や整流回路や制御回路が搭載されてい
る。この細長いチップの円筒の半径は約０．５ｍｍぐら
いとなり、アンテナ４００１には超小型の巻線バーのア
ンテナが使用されれば、円筒の半径が０．５ｍｍ以下の
細長いチップのなかに実装が可能となる。
【００９０】このようにして作られた超小型の無電池化
したデータキャリアは動物の飼育管理はもちろんのこと
人の埋め込みＩＤとしても十分活用される可能性があ
る。つまり、人間のＩＤとして現在でいうパスポートや
運転免許証やその人のもっている資格あるいは経歴とい
ったデータをこの超小型のデータキャリアに盛り込んで
そのデータキャリアを人間の体内に埋め込んで使用する
ということが可能となる。
したデータキャリアは動物の飼育管理はもちろんのこと
人の埋め込みＩＤとしても十分活用される可能性があ
る。つまり、人間のＩＤとして現在でいうパスポートや
運転免許証やその人のもっている資格あるいは経歴とい
ったデータをこの超小型のデータキャリアに盛り込んで
そのデータキャリアを人間の体内に埋め込んで使用する
ということが可能となる。
【００９１】またこの超小型のデータキャリアは人間の
体内あるいは血管内で動作するといった医療機器の分野
で活躍が期待されているマイクロマシンの電源としても
活用される可能性があり、この超小型のデータキャリア
を競技する人間の体内に埋め込むことにより、より正確
な競技での計測・計時が可能となる。
体内あるいは血管内で動作するといった医療機器の分野
で活躍が期待されているマイクロマシンの電源としても
活用される可能性があり、この超小型のデータキャリア
を競技する人間の体内に埋め込むことにより、より正確
な競技での計測・計時が可能となる。
【００９２】上記のようなデータキャリアでは移動する
物にとりつけられたメモリの情報を読み出すこと書き込
むことが可能であったが、応答器周辺の刻々と変化する
移動する物のおかれている環境あるいは状況についてを
引き出すことはできなかった。そこでセンサやインジケ
ータといったリアルタイムなデータを非接触で読み出す
情報の伝達システムについて以下説明する。
物にとりつけられたメモリの情報を読み出すこと書き込
むことが可能であったが、応答器周辺の刻々と変化する
移動する物のおかれている環境あるいは状況についてを
引き出すことはできなかった。そこでセンサやインジケ
ータといったリアルタイムなデータを非接触で読み出す
情報の伝達システムについて以下説明する。
【００９３】（実施例１８）図２７は本発明の第１８の
実施例である加速度センサを搭載したデータキャリアの
ブロック図である。左側に書かれたコントローラとアン
テナが命令信号を発する質問器である。質問器はさらに
上位のインターフェースによって命令を受け取って、そ
の命令信号をアンテナより応答器に向かって発する。右
側に書かれたアンテナと整流回路と電源回路と加速度セ
ンサが移動体に取り付けられた応答器である。応答器の
中に描かれている整流回路に本発明の半導体装置が適用
される。この本発明の半導体装置の各素子をしきい値電
圧ＶFの小さいＭＯＳトランジスタやショットキーバリ
アダイオードを用いることで高速でかつ低電圧駆動な回
路が可能となり、整流回路におけるしきい値電圧ＶF分
の電力損失が小さくなる。応答器は質問器より発せられ
た命令信号をアンテナで受信し、本発明の半導体装置が
利用される整流回路で整流されて、電源回路に入って基
準電圧Ｖccが作られる。電源回路で作られた基準電圧Ｖ
ccは加速度センサの入力電圧となる。加速度センサの出
力は図３０に示すようにアナログ信号となる場合には、
Ａ／Ｄ変換されてデジタル信号出力に変換される。セン
サの出力回路のところにコンパレータが含まれている場
合はその出力がそのままデジタル信号となる。またアン
テナで受け取った信号はいったんキャパシタに蓄えられ
る。質問器より完全に信号が送り終わると、今度はいっ
たんキャパシタに蓄えられたエネルギーを電源として、
応答器から質問器へ加速度センサの出力信号を送り返
す。そしてその信号を受け取った質問器はそのデータを
上位のインターフェースへ伝達する。このような構成と
することで非接触で応答器に電池を搭載することなく移
動体にかかっている加速度または力の大きさを検出する
ことが可能となる。
実施例である加速度センサを搭載したデータキャリアの
ブロック図である。左側に書かれたコントローラとアン
テナが命令信号を発する質問器である。質問器はさらに
上位のインターフェースによって命令を受け取って、そ
の命令信号をアンテナより応答器に向かって発する。右
側に書かれたアンテナと整流回路と電源回路と加速度セ
ンサが移動体に取り付けられた応答器である。応答器の
中に描かれている整流回路に本発明の半導体装置が適用
される。この本発明の半導体装置の各素子をしきい値電
圧ＶFの小さいＭＯＳトランジスタやショットキーバリ
アダイオードを用いることで高速でかつ低電圧駆動な回
路が可能となり、整流回路におけるしきい値電圧ＶF分
の電力損失が小さくなる。応答器は質問器より発せられ
た命令信号をアンテナで受信し、本発明の半導体装置が
利用される整流回路で整流されて、電源回路に入って基
準電圧Ｖccが作られる。電源回路で作られた基準電圧Ｖ
ccは加速度センサの入力電圧となる。加速度センサの出
力は図３０に示すようにアナログ信号となる場合には、
Ａ／Ｄ変換されてデジタル信号出力に変換される。セン
サの出力回路のところにコンパレータが含まれている場
合はその出力がそのままデジタル信号となる。またアン
テナで受け取った信号はいったんキャパシタに蓄えられ
る。質問器より完全に信号が送り終わると、今度はいっ
たんキャパシタに蓄えられたエネルギーを電源として、
応答器から質問器へ加速度センサの出力信号を送り返
す。そしてその信号を受け取った質問器はそのデータを
上位のインターフェースへ伝達する。このような構成と
することで非接触で応答器に電池を搭載することなく移
動体にかかっている加速度または力の大きさを検出する
ことが可能となる。
【００９４】図２８は本発明の第１８の実施例である加
速度センサを搭載したデータキャリアの加速度センサ部
の斜視図である。この加速度センサは拡散抵抗２８０２
を形成したＳｉ基板２８０６と、カンチレバーの重りと
なる重り部２８０１と、支持基板２８０５により構成さ
れている。Ｓｉ基板２８０６は加速度を受けると重り部
２８０１がカンチレバー状となっているため、加速度を
受けた方向にしなる。そのためにカンチレバーの梁部に
埋め込まれた拡散抵抗２８０２が加速度に比例した応力
をうけ、拡散抵抗２８０２の抵抗値が加わった応力に対
して変化する。この電気的な変化はパッド２８０３、ワ
イヤーボンディング２８０４を通して、支持基板２８０
５に伝わっていく。Ｓｉ基板２８０６は梁部をさかいに
してセンサ部と支持部とに分けられるが、加速度センサ
の支持部は支持基板２８０５に付着され完全に固定され
る。
速度センサを搭載したデータキャリアの加速度センサ部
の斜視図である。この加速度センサは拡散抵抗２８０２
を形成したＳｉ基板２８０６と、カンチレバーの重りと
なる重り部２８０１と、支持基板２８０５により構成さ
れている。Ｓｉ基板２８０６は加速度を受けると重り部
２８０１がカンチレバー状となっているため、加速度を
受けた方向にしなる。そのためにカンチレバーの梁部に
埋め込まれた拡散抵抗２８０２が加速度に比例した応力
をうけ、拡散抵抗２８０２の抵抗値が加わった応力に対
して変化する。この電気的な変化はパッド２８０３、ワ
イヤーボンディング２８０４を通して、支持基板２８０
５に伝わっていく。Ｓｉ基板２８０６は梁部をさかいに
してセンサ部と支持部とに分けられるが、加速度センサ
の支持部は支持基板２８０５に付着され完全に固定され
る。
【００９５】図３４は本発明の第１８の実施例である加
速度センサを搭載したデータキャリアの加速度センサ部
の斜視図である。図３４の加速度センサは拡散抵抗３４
０４を形成したＳｉ基板３４０１と支持基板上部３４０
２と支持基板下部３４０３とにより構成されている。こ
の加速度センサにおいて、Ｓｉ基板３４０１は拡散抵抗
３４０４を形成したパターニング面を横にして置かれ、
その横向きのＳｉ基板３４０１は支持基板上部３４０２
と支持基板下部３４０３とではさんで固定させている。
そのために、支持基板上部３４０２または支持基板下部
３４０３とＳｉ基板３４０１との接着面に対して、垂直
方向の加速度が加わるとＳｉ基板３４０１が加速度が加
わった方向にひずみ、拡散抵抗３４０４には加速度に比
例した応力がかかる。その結果、拡散抵抗３４０４の抵
抗値が加わった応力に対して変化して、出力電圧が加速
度に比例して変化する。なお、Ｓｉ基板３４０１はＳｉ
ウェハを長さＬ、幅Ｗに切断したチップを横向きに置い
たものであるので、図中のｔはＳｉウェハの厚みそのも
のとなるが、研磨などを行ってｔをＳｉウェハの厚みよ
りも小さくすることも可能である。Ｗを小さくすればセ
ンサの感度を向上させることができるが、ダイシングの
加工精度の限界があるので、Ｗは１００μｍ程度が限界
である。
速度センサを搭載したデータキャリアの加速度センサ部
の斜視図である。図３４の加速度センサは拡散抵抗３４
０４を形成したＳｉ基板３４０１と支持基板上部３４０
２と支持基板下部３４０３とにより構成されている。こ
の加速度センサにおいて、Ｓｉ基板３４０１は拡散抵抗
３４０４を形成したパターニング面を横にして置かれ、
その横向きのＳｉ基板３４０１は支持基板上部３４０２
と支持基板下部３４０３とではさんで固定させている。
そのために、支持基板上部３４０２または支持基板下部
３４０３とＳｉ基板３４０１との接着面に対して、垂直
方向の加速度が加わるとＳｉ基板３４０１が加速度が加
わった方向にひずみ、拡散抵抗３４０４には加速度に比
例した応力がかかる。その結果、拡散抵抗３４０４の抵
抗値が加わった応力に対して変化して、出力電圧が加速
度に比例して変化する。なお、Ｓｉ基板３４０１はＳｉ
ウェハを長さＬ、幅Ｗに切断したチップを横向きに置い
たものであるので、図中のｔはＳｉウェハの厚みそのも
のとなるが、研磨などを行ってｔをＳｉウェハの厚みよ
りも小さくすることも可能である。Ｗを小さくすればセ
ンサの感度を向上させることができるが、ダイシングの
加工精度の限界があるので、Ｗは１００μｍ程度が限界
である。
【００９６】図２９は本発明の第１８の実施例である加
速度センサを搭載したデータキャリアの加速度センサ部
の回路図である。図２８の加速度センサに描かれた拡散
抵抗２８０２は図２９に描かれたブリッジ回路２９０１
の可変抵抗である。加速度センサに加速度が加わるとブ
リッジ回路２９０１の可変抵抗の抵抗値がかわるため、
ブリッジ回路２９０１の出力電圧も加速度センサに加わ
った加速度の大きさに比例して変化する。ブリッジ回路
２９０１の出力電圧は前置増幅器２９０２によってある
程度増幅される。増幅された信号は温度補償回路２９０
３を通して、最終増幅器２９０４により所望の感度の大
きさまで増幅される。
速度センサを搭載したデータキャリアの加速度センサ部
の回路図である。図２８の加速度センサに描かれた拡散
抵抗２８０２は図２９に描かれたブリッジ回路２９０１
の可変抵抗である。加速度センサに加速度が加わるとブ
リッジ回路２９０１の可変抵抗の抵抗値がかわるため、
ブリッジ回路２９０１の出力電圧も加速度センサに加わ
った加速度の大きさに比例して変化する。ブリッジ回路
２９０１の出力電圧は前置増幅器２９０２によってある
程度増幅される。増幅された信号は温度補償回路２９０
３を通して、最終増幅器２９０４により所望の感度の大
きさまで増幅される。
【００９７】図３５は本発明の第１８の実施例である加
速度センサを搭載したデータキャリアの加速度センサ部
の回路図である。この回路図は図３４に描かれる加速度
センサのように一定方向に加速度が加わるとその加わっ
た加速度に対して引張応力と圧縮応力とをうける拡散抵
抗をもつ加速度センサに対して組まれた回路である。引
張応力をうけて抵抗値が上がる拡散抵抗は圧縮応力をう
けると抵抗値が下がり、圧縮応力をうけて抵抗値が上が
る拡散抵抗は引張応力をうけると抵抗値が下がる。図３
４に描かれた加速度センサのＳｉ基板３４０１におい
て、紙面上から紙面下に加速度が加わるとＳｉ基板３４
０１の上側に付いた拡散抵抗３４０４は引張応力をう
け、Ｓｉ基板３４０１の下側に付いた拡散抵抗３４０４
は圧縮応力をうける。また紙面下から紙面上に加速度が
加わるとそれぞれ逆の応力をうける。こうして抵抗値変
化が逆向きの拡散抵抗を組み合わせて、図３５に示した
ようにブリッジ回路３５０１は組まれる。こうして、加
速度センサに加速度が加わるとブリッジ回路３５０１の
可変抵抗の抵抗値がかわり、ブリッジ回路３５０１の出
力電圧も加速度センサに加わった加速度の大きさに比例
して変化する。ブリッジ回路３５０１の出力電圧は前置
増幅器３５０２によってある程度増幅される。増幅され
た信号は温度補償回路３５０３を通して、最終増幅器３
５０４により所望の感度の大きさまで増幅される。
速度センサを搭載したデータキャリアの加速度センサ部
の回路図である。この回路図は図３４に描かれる加速度
センサのように一定方向に加速度が加わるとその加わっ
た加速度に対して引張応力と圧縮応力とをうける拡散抵
抗をもつ加速度センサに対して組まれた回路である。引
張応力をうけて抵抗値が上がる拡散抵抗は圧縮応力をう
けると抵抗値が下がり、圧縮応力をうけて抵抗値が上が
る拡散抵抗は引張応力をうけると抵抗値が下がる。図３
４に描かれた加速度センサのＳｉ基板３４０１におい
て、紙面上から紙面下に加速度が加わるとＳｉ基板３４
０１の上側に付いた拡散抵抗３４０４は引張応力をう
け、Ｓｉ基板３４０１の下側に付いた拡散抵抗３４０４
は圧縮応力をうける。また紙面下から紙面上に加速度が
加わるとそれぞれ逆の応力をうける。こうして抵抗値変
化が逆向きの拡散抵抗を組み合わせて、図３５に示した
ようにブリッジ回路３５０１は組まれる。こうして、加
速度センサに加速度が加わるとブリッジ回路３５０１の
可変抵抗の抵抗値がかわり、ブリッジ回路３５０１の出
力電圧も加速度センサに加わった加速度の大きさに比例
して変化する。ブリッジ回路３５０１の出力電圧は前置
増幅器３５０２によってある程度増幅される。増幅され
た信号は温度補償回路３５０３を通して、最終増幅器３
５０４により所望の感度の大きさまで増幅される。
【００９８】図３０は本発明の第１８の実施例である加
速度センサを搭載したデータキャリアの加速度センサ部
の出力特性図である。この出力電圧は図２９に示した回
路を通した出力電圧である。加速度が係っていないとき
の出力電圧を０Ｖに設定してあり、＋１Ｇ係っていると
きの出力電圧を２Ｖ、−１Ｇ係っているときの出力電圧
を−２Ｖの感度にしている。このように理想的な特性図
では加速度センサにかかっている加速度に比例した出力
電圧が得られる。
速度センサを搭載したデータキャリアの加速度センサ部
の出力特性図である。この出力電圧は図２９に示した回
路を通した出力電圧である。加速度が係っていないとき
の出力電圧を０Ｖに設定してあり、＋１Ｇ係っていると
きの出力電圧を２Ｖ、−１Ｇ係っているときの出力電圧
を−２Ｖの感度にしている。このように理想的な特性図
では加速度センサにかかっている加速度に比例した出力
電圧が得られる。
【００９９】（実施例１９）図３１は本発明の第１９の
実施例である温度センサを搭載したデータキャリアのブ
ロック図である。この第１９の実施例は第１８の実施例
と同様に加速度センサに変わって温度センサを搭載した
例である。左側に書かれたコントローラとアンテナが命
令信号を発する質問器である。質問器はさらに上位のイ
ンターフェースによって命令を受け取って、その命令信
号をアンテナより応答器に向かって発する。右側に書か
れたアンテナと整流回路と電源回路と温度センサが移動
体に取り付けられた応答器である。応答器の中に描かれ
ている整流回路に本発明の半導体装置が適用される。
実施例である温度センサを搭載したデータキャリアのブ
ロック図である。この第１９の実施例は第１８の実施例
と同様に加速度センサに変わって温度センサを搭載した
例である。左側に書かれたコントローラとアンテナが命
令信号を発する質問器である。質問器はさらに上位のイ
ンターフェースによって命令を受け取って、その命令信
号をアンテナより応答器に向かって発する。右側に書か
れたアンテナと整流回路と電源回路と温度センサが移動
体に取り付けられた応答器である。応答器の中に描かれ
ている整流回路に本発明の半導体装置が適用される。
【０１００】この本発明の半導体装置の各素子をしきい
値電圧ＶFの小さいＭＯＳトランジスタやショットキー
バリアダイオードを用いることで高速でかつ低電圧駆動
な回路が可能となり、整流回路におけるしきい値電圧Ｖ
F分の電力損失が小さくなる。応答器は質問器より発せ
られた命令信号をアンテナで受信し、本発明の半導体装
置が利用される整流回路で整流されて、電源回路に入っ
て基準電圧Ｖccが作られる。電源回路で作られた基準電
圧Ｖccは温度センサの入力電圧となる。温度センサの出
力は図３３に示すようにアナログ信号となるが、Ａ／Ｄ
変換されるとデジタル信号となる。センサの出力回路の
ところにコンパレータが含まれている場合はその出力が
デジタル信号となる。またアンテナで受け取った信号は
いったんキャパシタに蓄えられる。質問器より完全に信
号が送り終わると、今度はいったんキャパシタに蓄えら
れたエネルギーを電源として、応答器から質問器へ温度
センサの出力信号を送り返す。そしてその信号を受け取
った質問器はそのデータを上位のインターフェースへ伝
達する。このような構成とすることで非接触で応答器に
電池を搭載することなく移動体自体の表面温度またはそ
の周辺温度をを検出することが可能となる。
値電圧ＶFの小さいＭＯＳトランジスタやショットキー
バリアダイオードを用いることで高速でかつ低電圧駆動
な回路が可能となり、整流回路におけるしきい値電圧Ｖ
F分の電力損失が小さくなる。応答器は質問器より発せ
られた命令信号をアンテナで受信し、本発明の半導体装
置が利用される整流回路で整流されて、電源回路に入っ
て基準電圧Ｖccが作られる。電源回路で作られた基準電
圧Ｖccは温度センサの入力電圧となる。温度センサの出
力は図３３に示すようにアナログ信号となるが、Ａ／Ｄ
変換されるとデジタル信号となる。センサの出力回路の
ところにコンパレータが含まれている場合はその出力が
デジタル信号となる。またアンテナで受け取った信号は
いったんキャパシタに蓄えられる。質問器より完全に信
号が送り終わると、今度はいったんキャパシタに蓄えら
れたエネルギーを電源として、応答器から質問器へ温度
センサの出力信号を送り返す。そしてその信号を受け取
った質問器はそのデータを上位のインターフェースへ伝
達する。このような構成とすることで非接触で応答器に
電池を搭載することなく移動体自体の表面温度またはそ
の周辺温度をを検出することが可能となる。
【０１０１】図３２は本発明の第１９の実施例である温
度センサを搭載したデータキャリアの温度センサ部の回
路図である。ノレータ３２０１のところに定電流回路が
置かれる。温度センサは図３３に示すように温度の変化
に対して直線的な出力特性をしめす。この定電流回路で
発生する定電流が温度センサを流れて、温度の変化に対
して温度センサの両端の電位差が変化する。その温度セ
ンサの電位差はバッファまたはコンパレータなどの出力
回路３２０２を通して出力電圧として出力される。また
帰還抵抗などを接続して出力回路３２０２を増幅器とし
て使用し、所望の出力電圧を得ることも可能となる。
度センサを搭載したデータキャリアの温度センサ部の回
路図である。ノレータ３２０１のところに定電流回路が
置かれる。温度センサは図３３に示すように温度の変化
に対して直線的な出力特性をしめす。この定電流回路で
発生する定電流が温度センサを流れて、温度の変化に対
して温度センサの両端の電位差が変化する。その温度セ
ンサの電位差はバッファまたはコンパレータなどの出力
回路３２０２を通して出力電圧として出力される。また
帰還抵抗などを接続して出力回路３２０２を増幅器とし
て使用し、所望の出力電圧を得ることも可能となる。
【０１０２】図３３は本発明の第１９の実施例である温
度センサを搭載したデータキャリアの温度センサ部の出
力特性図である。温度センサとしてはサーミスタや測温
抵抗体、またはバイポーラトランジスタのベース・エミ
ッタ間順方向電圧降下の温度係数を利用したＩＣ温度セ
ンサといった温度センサがあるが、図３３はＩＣを形成
する際に便利で、温度に対する直線性がよく感度の大き
いＩＣ温度センサの温度出力電圧特性を示した。
度センサを搭載したデータキャリアの温度センサ部の出
力特性図である。温度センサとしてはサーミスタや測温
抵抗体、またはバイポーラトランジスタのベース・エミ
ッタ間順方向電圧降下の温度係数を利用したＩＣ温度セ
ンサといった温度センサがあるが、図３３はＩＣを形成
する際に便利で、温度に対する直線性がよく感度の大き
いＩＣ温度センサの温度出力電圧特性を示した。
【０１０３】以上ではメモリとそのメモリの制御を行う
制御回路に代わって加速度センサや温度センサといった
センサデバイスの搭載について記述してきたが、その他
にもブザーやＬＥＤといったインジゲータを搭載して、
信号を受け取ると音がなったり、光を発したりする機能
を付加することも可能である。 （実施例２０）図３７は本発明の第２０の実施例である
円筒系の振動測定を行う際の断面図である。図３７のよ
うに円筒系の物体の側面に加速度が検出可能な面を円筒
系の軸に向かって加速度センサをとりつけると、円筒の
軸から側面方向への振動を検出することが可能となり、
一定方向の振動の大きさがリアルタイムに検出できる。
ここで加速度センサの幅が広いとその振動の検出範囲は
図３７で示した角βの範囲の大きさとなる。検出範囲が
広いと目的とする方向の振動の大きさ以外にその他の方
向の振動の大きさもひろってしまうため、目的とする方
向の振動の大きさの感度がおちてしまい誤差が大きくな
る。従来の加速度センサを用いた円筒系の振動の測定で
はその加速度センサの幅の大きさが１ｍｍ以上を要した
ために、その幅の大きさに相当する角βの範囲の振動の
検出をしていた。
制御回路に代わって加速度センサや温度センサといった
センサデバイスの搭載について記述してきたが、その他
にもブザーやＬＥＤといったインジゲータを搭載して、
信号を受け取ると音がなったり、光を発したりする機能
を付加することも可能である。 （実施例２０）図３７は本発明の第２０の実施例である
円筒系の振動測定を行う際の断面図である。図３７のよ
うに円筒系の物体の側面に加速度が検出可能な面を円筒
系の軸に向かって加速度センサをとりつけると、円筒の
軸から側面方向への振動を検出することが可能となり、
一定方向の振動の大きさがリアルタイムに検出できる。
ここで加速度センサの幅が広いとその振動の検出範囲は
図３７で示した角βの範囲の大きさとなる。検出範囲が
広いと目的とする方向の振動の大きさ以外にその他の方
向の振動の大きさもひろってしまうため、目的とする方
向の振動の大きさの感度がおちてしまい誤差が大きくな
る。従来の加速度センサを用いた円筒系の振動の測定で
はその加速度センサの幅の大きさが１ｍｍ以上を要した
ために、その幅の大きさに相当する角βの範囲の振動の
検出をしていた。
【０１０４】図３６は本発明の第２０の実施例である加
速度センサを用いて、円筒系の側面方向の振動の測定を
行う際の断面図である。図３６に示すように円筒系の側
面方向の振動の測定を行う際に、円筒系の物体の側面に
加速度が検出可能な面を円筒系の軸に向かって加速度セ
ンサを取り付けるとその測定範囲は加速度センサの幅に
相当する角αの大きさに相当する範囲の振動の大きさを
検出する。そのため振動測定の範囲を決定する加速度セ
ンサの幅を小さくすると振動測定範囲角αも小さくな
り、目的とする方向の振動の大きさの感度を向上させる
ことが可能となり、誤差を小さくできる。本発明で使用
される加速度センサの幅は１ｍｍ以下のチップで形成さ
れているため、従来のように幅の大きい加速度センサを
用いて振動系の測定を行うのに比べてその測定範囲が狭
く絞られるので、目的とする方向の振動の感度を向上さ
せることが可能となる。
速度センサを用いて、円筒系の側面方向の振動の測定を
行う際の断面図である。図３６に示すように円筒系の側
面方向の振動の測定を行う際に、円筒系の物体の側面に
加速度が検出可能な面を円筒系の軸に向かって加速度セ
ンサを取り付けるとその測定範囲は加速度センサの幅に
相当する角αの大きさに相当する範囲の振動の大きさを
検出する。そのため振動測定の範囲を決定する加速度セ
ンサの幅を小さくすると振動測定範囲角αも小さくな
り、目的とする方向の振動の大きさの感度を向上させる
ことが可能となり、誤差を小さくできる。本発明で使用
される加速度センサの幅は１ｍｍ以下のチップで形成さ
れているため、従来のように幅の大きい加速度センサを
用いて振動系の測定を行うのに比べてその測定範囲が狭
く絞られるので、目的とする方向の振動の感度を向上さ
せることが可能となる。
【０１０５】また、このようにして振動系の測定を際に
図２７で示すようなシステムの加速度センサにこうした
測定範囲の狭い加速度センサを搭載することにより、振
動系にかかっている目的とする方向の力あるいは加速度
あるいは振動を高感度で非接触により随時読みとること
が可能となる。
図２７で示すようなシステムの加速度センサにこうした
測定範囲の狭い加速度センサを搭載することにより、振
動系にかかっている目的とする方向の力あるいは加速度
あるいは振動を高感度で非接触により随時読みとること
が可能となる。
【０１０６】こうした加速度センサを用いて非接触で振
動系の測定を行うシステムはいろいろな分野で応用され
る。たとえば、日用品だと洗濯機の振動を制御するのに
もちいられたり、車の部品としてＡＢＳの制御やモータ
あるいはエンジンの制御も非接触で行えるので有効的な
測定・制御が可能となる。また、圧力センサを用いると
車のタイヤ圧の測定も非接触で測定可能となる。
動系の測定を行うシステムはいろいろな分野で応用され
る。たとえば、日用品だと洗濯機の振動を制御するのに
もちいられたり、車の部品としてＡＢＳの制御やモータ
あるいはエンジンの制御も非接触で行えるので有効的な
測定・制御が可能となる。また、圧力センサを用いると
車のタイヤ圧の測定も非接触で測定可能となる。
【０１０７】（実施例２１）図５８は本発明の第２１の
実施例であるＤＣ−ＤＣコンバータの回路図である。Ｄ
Ｃ−ＤＣコンバータは直流電圧を別の直流電圧に変換す
る回路で、降圧型、昇圧型、反転型の３種類がある。こ
のＤＣ−ＤＣコンバータに本発明の半導体装置が使用さ
れる。これらのタイプはスイッチやコイルやコンデンサ
や整流ダイオードの構成の仕様でことなり、この整流ダ
イオードの部分５８０１から５８０３に本発明の半導体
装置が使用される。
実施例であるＤＣ−ＤＣコンバータの回路図である。Ｄ
Ｃ−ＤＣコンバータは直流電圧を別の直流電圧に変換す
る回路で、降圧型、昇圧型、反転型の３種類がある。こ
のＤＣ−ＤＣコンバータに本発明の半導体装置が使用さ
れる。これらのタイプはスイッチやコイルやコンデンサ
や整流ダイオードの構成の仕様でことなり、この整流ダ
イオードの部分５８０１から５８０３に本発明の半導体
装置が使用される。
【０１０８】図５８（ａ）は降圧型のＤＣ−ＤＣコンバ
ータである。まず、スイッチをＯＮして入力側の電源か
らコイルに電流を流す。このとき流れる電流値が変化す
ると、コイルには逆起電力ＶLが発生する。ＤＣ−ＤＣ
コンバータの出力電圧はＶi−ＶLとなる。コンデンサＣ
にはＶi−ＶLの電圧がかかっている。このときには、Ｏ
Ｎ時とは逆方向の起電力がコイルに発生する。電流は接
地から整流特性をもつ本発明の半導体装置５８０１を経
由して供給され、コンデンサに蓄えられる。出力電圧は
Ｖi−ＶLよりも上がる。ただし、コンデンサに蓄えられ
た電荷が負荷抵抗Ｒを介して放電してしまう。出力電圧
がさがったら再びスイッチをＯＮして、上記の動作を繰
り返す。従って、スイッチのデューティ比を制御するこ
とによって所望の出力電圧に設定できる。
ータである。まず、スイッチをＯＮして入力側の電源か
らコイルに電流を流す。このとき流れる電流値が変化す
ると、コイルには逆起電力ＶLが発生する。ＤＣ−ＤＣ
コンバータの出力電圧はＶi−ＶLとなる。コンデンサＣ
にはＶi−ＶLの電圧がかかっている。このときには、Ｏ
Ｎ時とは逆方向の起電力がコイルに発生する。電流は接
地から整流特性をもつ本発明の半導体装置５８０１を経
由して供給され、コンデンサに蓄えられる。出力電圧は
Ｖi−ＶLよりも上がる。ただし、コンデンサに蓄えられ
た電荷が負荷抵抗Ｒを介して放電してしまう。出力電圧
がさがったら再びスイッチをＯＮして、上記の動作を繰
り返す。従って、スイッチのデューティ比を制御するこ
とによって所望の出力電圧に設定できる。
【０１０９】図５８（ｂ）は昇圧型のＤＣ−ＤＣコンバ
ータである。初期状態ではコンデンサＣにＶi−ＶDの電
圧がかかっている。ＶDは整流特性をもつ本発明の半導
体装置５８０２の順方向電圧である。この状態からスイ
ッチをＯＮすると、コイルからスイッチへと電流が流
れ、コイルの両端には入力電圧と逆方向の電圧Ｖiが発
生する。本発明の半導体装置５８０２には逆方向に電圧
がかかるため、入力側と負荷側が遮断される。次のスイ
ッチをＯＦＦすると、コイルには入力電圧と同方向の電
圧ＶLが発生する。コンデンサＣにはＶi＋ＶL−ＶDの電
圧がかかり、出力電圧はＶL−ＶDだけ昇圧される。ＶL
＞ＶDに設定する。
ータである。初期状態ではコンデンサＣにＶi−ＶDの電
圧がかかっている。ＶDは整流特性をもつ本発明の半導
体装置５８０２の順方向電圧である。この状態からスイ
ッチをＯＮすると、コイルからスイッチへと電流が流
れ、コイルの両端には入力電圧と逆方向の電圧Ｖiが発
生する。本発明の半導体装置５８０２には逆方向に電圧
がかかるため、入力側と負荷側が遮断される。次のスイ
ッチをＯＦＦすると、コイルには入力電圧と同方向の電
圧ＶLが発生する。コンデンサＣにはＶi＋ＶL−ＶDの電
圧がかかり、出力電圧はＶL−ＶDだけ昇圧される。ＶL
＞ＶDに設定する。
【０１１０】図５８（ｃ）は反転型のＤＣ−ＤＣコンバ
ータである。スイッチをＯＮすると、コイルに電流が流
れ、コイルの両端には入力電圧と逆方向の電圧ＶLが発
生する。整流特性をもつ本発明の半導体装置５８０３は
逆バイアスとなり、入力側と負荷側が遮断する。スイッ
チをＯＦＦすると、コイルには入力電圧と順方向の電圧
−ＶLが発生する。半導体装置５８０３を介して、コン
デンサには−（ＶL−Ｖ D）の電圧がかかるため、出力電
圧はマイナスとなる。
ータである。スイッチをＯＮすると、コイルに電流が流
れ、コイルの両端には入力電圧と逆方向の電圧ＶLが発
生する。整流特性をもつ本発明の半導体装置５８０３は
逆バイアスとなり、入力側と負荷側が遮断する。スイッ
チをＯＦＦすると、コイルには入力電圧と順方向の電圧
−ＶLが発生する。半導体装置５８０３を介して、コン
デンサには−（ＶL−Ｖ D）の電圧がかかるため、出力電
圧はマイナスとなる。
【０１１１】こういったＤＣ−ＤＣコンバータの整流素
子部分に本発明の半導体装置５８０１〜５８０３を使用
すると、本発明の半導体装置は従来の整流素子に比べて
順方向の立ち上がり電圧が低いため、整流素子での電力
の損失量を低減することが可能となる。つまりは、整流
素子での電力損失量の低減によりＤＣ−ＤＣコンバータ
の変換効率が上昇することになる。
子部分に本発明の半導体装置５８０１〜５８０３を使用
すると、本発明の半導体装置は従来の整流素子に比べて
順方向の立ち上がり電圧が低いため、整流素子での電力
の損失量を低減することが可能となる。つまりは、整流
素子での電力損失量の低減によりＤＣ−ＤＣコンバータ
の変換効率が上昇することになる。
【０１１２】図６６は本発明の第２１の実施例である同
期整流方式を採用した降圧型のＤＣ−ＤＣコンバータの
ブロック図である。この型のコンバータの特徴は整流ダ
イオード６６０１と並列に同期整流用のｎチャネルＭＯ
ＳＦＥＴ６６０３を挿入している点にある。このＭＯＳ
ＦＥＴ６６０３はスイッチ用のＭＯＳＦＥＴ６６０２に
同期させて動かす。この動作方法について以下説明す
る。制御ＩＣによってスイッチ用ＭＯＳＦＥＴ６６０２
をＯＮさせる。するとコイルに電流が流れ、起電力が発
生する。次に制御ＩＣはスイッチ用ＭＯＳＦＥＴ６６０
２をＯＦＦさせる。それに伴い、コイルに蓄えられたエ
ネルギーは出力側に引き出される。スイッチ用ＭＯＳＦ
ＥＴ６６０２をＯＦＦさせるのと同時に、制御ＩＣは整
流用のＭＯＳＦＥＴ６６０３をＯＮさせ、コイルに電流
を供給する。制御ＩＣは出力電圧を監視しており、出力
電圧の変化を検知して、スイッチングのデューティ比を
変える。出力電圧はスイッチング周波数のデューティ比
と入力電圧の積で決まる。図６７は本発明の第２１の実
施例である降圧型のＤＣ−ＤＣコンバータのブロック図
である。このコンバータは同期整流用のＭＯＳＦＥＴま
たは同期整流用スイッチ制御回路がないため、スイッチ
がＯＦＦしたとき、整流ダイオード６７０１だけでコイ
ルに電流を供給する。
期整流方式を採用した降圧型のＤＣ−ＤＣコンバータの
ブロック図である。この型のコンバータの特徴は整流ダ
イオード６６０１と並列に同期整流用のｎチャネルＭＯ
ＳＦＥＴ６６０３を挿入している点にある。このＭＯＳ
ＦＥＴ６６０３はスイッチ用のＭＯＳＦＥＴ６６０２に
同期させて動かす。この動作方法について以下説明す
る。制御ＩＣによってスイッチ用ＭＯＳＦＥＴ６６０２
をＯＮさせる。するとコイルに電流が流れ、起電力が発
生する。次に制御ＩＣはスイッチ用ＭＯＳＦＥＴ６６０
２をＯＦＦさせる。それに伴い、コイルに蓄えられたエ
ネルギーは出力側に引き出される。スイッチ用ＭＯＳＦ
ＥＴ６６０２をＯＦＦさせるのと同時に、制御ＩＣは整
流用のＭＯＳＦＥＴ６６０３をＯＮさせ、コイルに電流
を供給する。制御ＩＣは出力電圧を監視しており、出力
電圧の変化を検知して、スイッチングのデューティ比を
変える。出力電圧はスイッチング周波数のデューティ比
と入力電圧の積で決まる。図６７は本発明の第２１の実
施例である降圧型のＤＣ−ＤＣコンバータのブロック図
である。このコンバータは同期整流用のＭＯＳＦＥＴま
たは同期整流用スイッチ制御回路がないため、スイッチ
がＯＦＦしたとき、整流ダイオード６７０１だけでコイ
ルに電流を供給する。
【０１１３】図６７に示した同期整流方式のＤＣ−ＤＣ
コンバータは図６７に示したＤＣ−ＤＣコンバータに比
べ整流用にＭＯＳＦＥＴ６６０３を使用することにより
整流ダイオード６６０４での電力損失をさげることがで
きる。図６７に示したＤＣ−ＤＣコンバータでコイルに
つなぐ電流供給用の素子は整流ダイオード６７０１だけ
であったが、図６６に示す同期整流方式のＤＣ−ＤＣコ
ンバータはこの整流ダイオード６６０１と並列にｎチャ
ネルＭＯＳＦＥＴ６６０３を挿入してあり、ｎチャネル
ＭＯＳＦＥＴ６６０３のゲート電極にはスイッチ用ｎチ
ャネルＭＯＳＦＥＴ６６０２のゲートに入れる信号と逆
相の信号が入力する。例えば出力電流が１Ａの場合は、
順方向電圧０．５Ｖの整流ダイオードだけなら、ダイオ
ードの消費電力は５００ｍＷとなる。整流ダイオードと
並列にＯＮ抵抗５０ｍΩのｎチャネルＭＯＳＦＥＴを挿
入すれば、消費電力を５０ｍＷに低減できる。通常ｐチ
ャネルＭＯＳＦＥＴよりもｎチャネルＭＯＳＦＥＴの方
がＯＮ抵抗が小さいためｎチャネルのＭＯＳＦＥＴが使
用されている。また、同期整流方式のＤＣ−ＤＣコンバ
ータはスイッチ用と整流用のＭＯＳＦＥＴを同期させて
動かす駆動回路を備えているのに加え、ＭＯＳＦＥＴが
ともにＯＦＦする期間を設けることにより、スイッチン
グ時に２つのＭＯＳＦＥＴを介して流れる電流を防いで
いる。こうして同期整流方式のＤＣ−ＤＣコンバータで
は整流ダイオード部６６０４での電力損失を低減するこ
とが可能となる。
コンバータは図６７に示したＤＣ−ＤＣコンバータに比
べ整流用にＭＯＳＦＥＴ６６０３を使用することにより
整流ダイオード６６０４での電力損失をさげることがで
きる。図６７に示したＤＣ−ＤＣコンバータでコイルに
つなぐ電流供給用の素子は整流ダイオード６７０１だけ
であったが、図６６に示す同期整流方式のＤＣ−ＤＣコ
ンバータはこの整流ダイオード６６０１と並列にｎチャ
ネルＭＯＳＦＥＴ６６０３を挿入してあり、ｎチャネル
ＭＯＳＦＥＴ６６０３のゲート電極にはスイッチ用ｎチ
ャネルＭＯＳＦＥＴ６６０２のゲートに入れる信号と逆
相の信号が入力する。例えば出力電流が１Ａの場合は、
順方向電圧０．５Ｖの整流ダイオードだけなら、ダイオ
ードの消費電力は５００ｍＷとなる。整流ダイオードと
並列にＯＮ抵抗５０ｍΩのｎチャネルＭＯＳＦＥＴを挿
入すれば、消費電力を５０ｍＷに低減できる。通常ｐチ
ャネルＭＯＳＦＥＴよりもｎチャネルＭＯＳＦＥＴの方
がＯＮ抵抗が小さいためｎチャネルのＭＯＳＦＥＴが使
用されている。また、同期整流方式のＤＣ−ＤＣコンバ
ータはスイッチ用と整流用のＭＯＳＦＥＴを同期させて
動かす駆動回路を備えているのに加え、ＭＯＳＦＥＴが
ともにＯＦＦする期間を設けることにより、スイッチン
グ時に２つのＭＯＳＦＥＴを介して流れる電流を防いで
いる。こうして同期整流方式のＤＣ−ＤＣコンバータで
は整流ダイオード部６６０４での電力損失を低減するこ
とが可能となる。
【０１１４】ここで低電圧で動作する整流特性をもつ本
発明のショットキーダイオードやＭＯＳトランジスタと
いった半導体装置を図６６または図６７に示されている
整流素子６６０１、６６０３、６７０１のところに使用
することにより整流素子での電力損失をより小さくする
ことが可能となり、変換効率の高いＤＣ−ＤＣコンバー
タが作製できる。また、第１６の実施例であるゲートの
電位とサブストレートの電位が等電位であるように接続
したＭＯＳトランジスタを図６８のように配線すること
によっても変換効率の高いＤＣ−ＤＣコンバータが作製
できる。図６８のようにゲートとサブストレートとを接
続したＭＯＳトランジスタは図６６で示す整流特性をも
った整流ダイオード部６６０４と同様の効果をもつこと
ができる。
発明のショットキーダイオードやＭＯＳトランジスタと
いった半導体装置を図６６または図６７に示されている
整流素子６６０１、６６０３、６７０１のところに使用
することにより整流素子での電力損失をより小さくする
ことが可能となり、変換効率の高いＤＣ−ＤＣコンバー
タが作製できる。また、第１６の実施例であるゲートの
電位とサブストレートの電位が等電位であるように接続
したＭＯＳトランジスタを図６８のように配線すること
によっても変換効率の高いＤＣ−ＤＣコンバータが作製
できる。図６８のようにゲートとサブストレートとを接
続したＭＯＳトランジスタは図６６で示す整流特性をも
った整流ダイオード部６６０４と同様の効果をもつこと
ができる。
【０１１５】図５９は本発明の第２２の実施例であるバ
ッテリーバックアップ切り換え用ＩＣのブロック図であ
る。図中のダイオード素子５９０１、５９０２の箇所に
本発明の整流特性をもった半導体装置が使用される。Ｖ
SW検出回路はＶRO電圧を監視し、検出結果をスイッチ制
御回路へ送信する。スイッチ制御回路はＶSW検出回路か
らの信号を受信して、Ｍ１及びＭ２を制御する。ＶINが
ある一定の基準電圧Ｖ REFを越えるまではスイッチ制御
回路はＶSW検出回路の状態にかかわらずＭ１をＯＮ、Ｍ
２をＯＦＦにする。従って、ＶOUTから出力されるの
は、ＶROからＭ１による電圧降下分を差し引いた電圧と
なる。ＶINがいったんＶREFを越えるとスイッチ制御回
路はＶSW検出回路からの信号を受信してある電圧以上で
はＭ１をＯＮ、Ｍ２をＯＦＦにして、ある電圧以下では
Ｍ１をＯＦＦ、Ｍ２をＯＮにするようになる。そこで本
発明の半導体装置は図中のダイオード素子５９０１、５
９０２の箇所に使用される。図中のダイオードは逆流を
防ぐための整流素子であるが、それに加え本発明の半導
体装置は立ち上がり電圧は従来のものよりも小さいの
で、その特性を利用して、半発明の半導体装置を使用す
ることにより、スイッチ部の入出力電圧差を小さくでき
るため電池をぎりぎりまで使用し続けることが可能とな
る。また、ＳＯＩ基板によって作製されるＣＭＯＳまた
は誘電体分離されたショットキーダイオードで整流素子
を形成すると各素子間の絶縁分離が完全にできるので、
本発明の半導体装置を使用することにより図５９の回路
を含め本発明の半導体装置を同一基板上に作製すること
が可能となる。
ッテリーバックアップ切り換え用ＩＣのブロック図であ
る。図中のダイオード素子５９０１、５９０２の箇所に
本発明の整流特性をもった半導体装置が使用される。Ｖ
SW検出回路はＶRO電圧を監視し、検出結果をスイッチ制
御回路へ送信する。スイッチ制御回路はＶSW検出回路か
らの信号を受信して、Ｍ１及びＭ２を制御する。ＶINが
ある一定の基準電圧Ｖ REFを越えるまではスイッチ制御
回路はＶSW検出回路の状態にかかわらずＭ１をＯＮ、Ｍ
２をＯＦＦにする。従って、ＶOUTから出力されるの
は、ＶROからＭ１による電圧降下分を差し引いた電圧と
なる。ＶINがいったんＶREFを越えるとスイッチ制御回
路はＶSW検出回路からの信号を受信してある電圧以上で
はＭ１をＯＮ、Ｍ２をＯＦＦにして、ある電圧以下では
Ｍ１をＯＦＦ、Ｍ２をＯＮにするようになる。そこで本
発明の半導体装置は図中のダイオード素子５９０１、５
９０２の箇所に使用される。図中のダイオードは逆流を
防ぐための整流素子であるが、それに加え本発明の半導
体装置は立ち上がり電圧は従来のものよりも小さいの
で、その特性を利用して、半発明の半導体装置を使用す
ることにより、スイッチ部の入出力電圧差を小さくでき
るため電池をぎりぎりまで使用し続けることが可能とな
る。また、ＳＯＩ基板によって作製されるＣＭＯＳまた
は誘電体分離されたショットキーダイオードで整流素子
を形成すると各素子間の絶縁分離が完全にできるので、
本発明の半導体装置を使用することにより図５９の回路
を含め本発明の半導体装置を同一基板上に作製すること
が可能となる。
【０１１６】図６９は本発明の半導体装置の一実施例の
断面図である。チャネル形成領域となる第２ゲート領域
７１０１がＰ型単結晶シリコンで形成されており、ソー
ス領域７１０２及びドレイン領域７１０３がＮ+型のシ
リコン半導体で形成されている場合について説明する。
ソース・ドレイン領域間の第２ゲート領域７１０１の表
面にはゲート絶縁膜７１０４を介して第１ゲート電極７
１０５が設けられている。ソース・ドレイン領域間の第
２ゲート領域７１０１の表面ポテンシャルφｓは第１の
ゲート電極への印加電圧ＶG1及び第２のゲート領域７１
０１の表面ポテンシャルφｓは第１のゲート電極への印
加電圧ＶG2によって制御される。
断面図である。チャネル形成領域となる第２ゲート領域
７１０１がＰ型単結晶シリコンで形成されており、ソー
ス領域７１０２及びドレイン領域７１０３がＮ+型のシ
リコン半導体で形成されている場合について説明する。
ソース・ドレイン領域間の第２ゲート領域７１０１の表
面にはゲート絶縁膜７１０４を介して第１ゲート電極７
１０５が設けられている。ソース・ドレイン領域間の第
２ゲート領域７１０１の表面ポテンシャルφｓは第１の
ゲート電極への印加電圧ＶG1及び第２のゲート領域７１
０１の表面ポテンシャルφｓは第１のゲート電極への印
加電圧ＶG2によって制御される。
【０１１７】
【数４】 Ｃoxはゲート絶縁膜容量、Ｃsはチャネル形成領域内容
量である。従って、ソース・ドレイン領域間に流れるチ
ャネル電流ＩDは（５）式のようになる。
量である。従って、ソース・ドレイン領域間に流れるチ
ャネル電流ＩDは（５）式のようになる。
【０１１８】
【数５】 例えば、ＶG＝ＶG1＝ＶG2≧０で本発明の半導体装置を
動作するとチャネル電流は（６）式のようになる。
動作するとチャネル電流は（６）式のようになる。
【０１１９】
【数６】 図７１は、ゲート電圧ＶGに対するチャネル電流ＩDSの
変化を示した特性図である。ＶG＝ＶG1＝ＶG2にするこ
とにより実線の特性が破線の特性のようになる。チャネ
ル電流ＩDSが一桁変化するのに必要なゲート電圧変化で
あるＳ値と呼ばれる値は（７）式のようになる。
変化を示した特性図である。ＶG＝ＶG1＝ＶG2にするこ
とにより実線の特性が破線の特性のようになる。チャネ
ル電流ＩDSが一桁変化するのに必要なゲート電圧変化で
あるＳ値と呼ばれる値は（７）式のようになる。
【０１２０】
【数７】 例えば、温度Ｔが温度の場合にはＳ＝６０ｍＶ／桁と従
来のＭＯＳトランジスタ動作の理想値を実現できる。Ｓ
値を（７）式のように小さな値にできることから、６桁
の電流比で動作させる場合、本発明の半導体装置のゲー
ト電圧を０．３５Ｖ以下で動作することが可能になる。
従って、負荷と本発明の半導体装置とを直列接続した回
路においては、０．６Ｖ以下の電源電圧での動作が可能
になる。０．６Ｖより高い電源電圧においては従来より
速い動作が可能になる。
来のＭＯＳトランジスタ動作の理想値を実現できる。Ｓ
値を（７）式のように小さな値にできることから、６桁
の電流比で動作させる場合、本発明の半導体装置のゲー
ト電圧を０．３５Ｖ以下で動作することが可能になる。
従って、負荷と本発明の半導体装置とを直列接続した回
路においては、０．６Ｖ以下の電源電圧での動作が可能
になる。０．６Ｖより高い電源電圧においては従来より
速い動作が可能になる。
【０１２１】本発明の半導体装置においては、複数のト
ランジスタを同一基板上に形成する場合、第２ゲート領
域の電圧が各トランジスタ間で異なる。従って、各々の
トランジスタの第２ゲート領域が電気的に分離されてい
る必要がある。ＰＮ接合分離または誘電体分離によって
分離できる。
ランジスタを同一基板上に形成する場合、第２ゲート領
域の電圧が各トランジスタ間で異なる。従って、各々の
トランジスタの第２ゲート領域が電気的に分離されてい
る必要がある。ＰＮ接合分離または誘電体分離によって
分離できる。
【０１２２】図７２は、本発明の半導体装置を複数同一
基板上に形成され、さらに、各々のトランジスタが誘電
体分離された場合の実施例の断面図である。絶縁基板７
４００の上にトランジスタＴｒ１及びトランジスタＴｒ
２が各々ソース領域７４０２、７４０７、ドレイン領域
７４０３、７４０８、チャネル形成領域（第２ゲート領
域）７４０１、７４０６、ゲート絶縁膜７４０４、７４
０９及びゲート電極７４０５、７４１０の構成で設けら
れている。
基板上に形成され、さらに、各々のトランジスタが誘電
体分離された場合の実施例の断面図である。絶縁基板７
４００の上にトランジスタＴｒ１及びトランジスタＴｒ
２が各々ソース領域７４０２、７４０７、ドレイン領域
７４０３、７４０８、チャネル形成領域（第２ゲート領
域）７４０１、７４０６、ゲート絶縁膜７４０４、７４
０９及びゲート電極７４０５、７４１０の構成で設けら
れている。
【０１２３】基板７４００はガラスのような全体の絶縁
材料の基板でもよいし、表面に酸化膜が形成された半導
体基板でもよい。各々の領域には、Ｓ１、Ｓ２、Ｄ１、
Ｄ２、Ｇ１１、Ｇ２１、Ｇ１２及びＧ２２の電極が設け
られて、各々の領域に電圧を印加できるようにしてあ
る。
材料の基板でもよいし、表面に酸化膜が形成された半導
体基板でもよい。各々の領域には、Ｓ１、Ｓ２、Ｄ１、
Ｄ２、Ｇ１１、Ｇ２１、Ｇ１２及びＧ２２の電極が設け
られて、各々の領域に電圧を印加できるようにしてあ
る。
【０１２４】一般に、トランジスタＴｒ１のソース領域
７４０２、チャネル形成領域７４０１及びドレイン領域
７４０３は同一の膜内に形成されている。同様に、トラ
ンジスタＴｒ２のソース領域７４０７、チャネル形成領
域７４０６及びドレイン領域７４０８も同一膜内に形成
されている。
７４０２、チャネル形成領域７４０１及びドレイン領域
７４０３は同一の膜内に形成されている。同様に、トラ
ンジスタＴｒ２のソース領域７４０７、チャネル形成領
域７４０６及びドレイン領域７４０８も同一膜内に形成
されている。
【０１２５】本発明の半導体装置をＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）等の技術を用いて誘
電体分離した場合チャネル形成領域に電極を小面積で設
ける必要がある。図７３はチャネル形成領域とゲート電
極へのコンタクトを兼ねた場合の本発明の実施例の平面
図と断面図である。図７３（ａ）は平面図、図７３
（ｂ）は図７３（ａ）のＡ−Ａ’線に沿った断面図、図
７３（ｃ）は図７３（ａ）のＢ−Ｂ’線に沿った断面図
である。ゲート電極７５０５及びチャネル形成領域７５
０１のオーミック接触用に設けられたＰ+型拡散層に共
通のコンタクトホール７５０５ｂが形成され共通配線７
５０６と接続している。
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）等の技術を用いて誘
電体分離した場合チャネル形成領域に電極を小面積で設
ける必要がある。図７３はチャネル形成領域とゲート電
極へのコンタクトを兼ねた場合の本発明の実施例の平面
図と断面図である。図７３（ａ）は平面図、図７３
（ｂ）は図７３（ａ）のＡ−Ａ’線に沿った断面図、図
７３（ｃ）は図７３（ａ）のＢ−Ｂ’線に沿った断面図
である。ゲート電極７５０５及びチャネル形成領域７５
０１のオーミック接触用に設けられたＰ+型拡散層に共
通のコンタクトホール７５０５ｂが形成され共通配線７
５０６と接続している。
【０１２６】図７４は、ゲート電極７６０５がオーミッ
クコンタクト用拡散層７６０７と直接接続した構造の実
施例の断面図である。ゲート電極７６０５への配線との
コンタクトホールは別の場所に設けられている。ここ
で、ＶG＝ＶG1＝ＶG2として本発明のトランジスタを動
作した場合、ＶG＞ＶB（ＶBはソース・ドレイン領域と
チャネル形成領域とのビルトインポテンシャル）になる
とチャネル形成領域からソース・ドレイン領域へと順方
向電流が流れる。
クコンタクト用拡散層７６０７と直接接続した構造の実
施例の断面図である。ゲート電極７６０５への配線との
コンタクトホールは別の場所に設けられている。ここ
で、ＶG＝ＶG1＝ＶG2として本発明のトランジスタを動
作した場合、ＶG＞ＶB（ＶBはソース・ドレイン領域と
チャネル形成領域とのビルトインポテンシャル）になる
とチャネル形成領域からソース・ドレイン領域へと順方
向電流が流れる。
【０１２７】図７５は、その順方向電流の注入を防止す
るためにチャネル形成領域と第２のゲート電極Ｇ２との
間のリミット抵抗Ｒを設けた本発明の実施例である。順
方向電流を１μＡ以下に設定するためには、ＶG≦１Ｖ
の動作において、Ｒ≧１０6Ω程度の抵抗の形成を必要
とする。
るためにチャネル形成領域と第２のゲート電極Ｇ２との
間のリミット抵抗Ｒを設けた本発明の実施例である。順
方向電流を１μＡ以下に設定するためには、ＶG≦１Ｖ
の動作において、Ｒ≧１０6Ω程度の抵抗の形成を必要
とする。
【０１２８】図７６は、チャネル形成領域の電位を制御
するためのバイアス制御手段を抵抗とは別の方法で設け
た実施例である。図７６（ａ）は等価回路図であり、図
７６（ｂ）は第１のゲート電極への印加電圧ＶG及びチ
ャネル形成領域への印加電圧Ｖｓｕｂの信号変化を示し
た波形図である。
するためのバイアス制御手段を抵抗とは別の方法で設け
た実施例である。図７６（ａ）は等価回路図であり、図
７６（ｂ）は第１のゲート電極への印加電圧ＶG及びチ
ャネル形成領域への印加電圧Ｖｓｕｂの信号変化を示し
た波形図である。
【０１２９】バイアス制御手段として、ＶＧに対して電
圧を半分に分圧する分割回路を用いた例である。図７６
（ｂ）のようにＶｓｕｂ＝ＶG／２で印加される。例え
ば、ＶG≦１Ｖで動作する場合には、Ｖｓｕｂ≦０．５
Ｖであるためにほとんど順方向電流を流さずにトランジ
スタ動作することができる。
圧を半分に分圧する分割回路を用いた例である。図７６
（ｂ）のようにＶｓｕｂ＝ＶG／２で印加される。例え
ば、ＶG≦１Ｖで動作する場合には、Ｖｓｕｂ≦０．５
Ｖであるためにほとんど順方向電流を流さずにトランジ
スタ動作することができる。
【０１３０】このようにＭＯＳトランジスタのゲートと
サブストレートの電位を等電位にしたり、図７６のよう
に配線することでサブストレートにゲートと同じ特性を
持った電圧を同期して印加することにより、低電圧でＭ
ＯＳトランジスタをＯＮすることができ、図４９または
図５０のようにドレインに接続することにより、立ち上
がり電圧の低いダイオード特性が得られる。また図７６
のように配線すると、ＭＯＳトランジスタのチャネル領
域の電位を制御できるので、同一支持基板上にＰＮ接合
分離または誘電体分離によって分離された複数のＭＯＳ
トランジスタを形成する際に個々のＭＯＳトランジスタ
の特性を制御するのに便利である。
サブストレートの電位を等電位にしたり、図７６のよう
に配線することでサブストレートにゲートと同じ特性を
持った電圧を同期して印加することにより、低電圧でＭ
ＯＳトランジスタをＯＮすることができ、図４９または
図５０のようにドレインに接続することにより、立ち上
がり電圧の低いダイオード特性が得られる。また図７６
のように配線すると、ＭＯＳトランジスタのチャネル領
域の電位を制御できるので、同一支持基板上にＰＮ接合
分離または誘電体分離によって分離された複数のＭＯＳ
トランジスタを形成する際に個々のＭＯＳトランジスタ
の特性を制御するのに便利である。
【０１３１】図５１は本発明の第１７の実施例であるゲ
ートの電位とサブストレートの電位とドレインの電位を
等電位であるように接続したＭＯＳトランジスタ５１０
２〜５１０４とキャパシタ５１０９〜５１１２を用いて
構成した電荷輸送法（以降チャージポンプと称する）の
回路図である。ここで図５２に示すがごとく、発信回路
で作成した繰り返し信号（Ｃk）とちょうど位相の反対
の信号を（Ｃb）を入力することで、出力電圧Ｖout は Ｖout ＝Ｖin＋ｎＶin−（ｎ＋１）ＶT で与えられる。ここでｎはＭＯＳトランジスタ５１０２
〜５１０４とキャパシタの５１０９〜５１１２のペアの
段数である。ＶTはゲートとサブストレートとドレイン
とを接続したときのＭＯＳトランジスタの立ち上がり電
圧である。ゲートとサブストレートとドレインとを接続
したときのＭＯＳトランジスタの立ち上がり電圧は従来
のダイオードやゲートとドレインとを接続したときのＭ
ＯＳトランジスタの立ち上がり電圧よりも低い電圧で立
ち上がることができるため、上式で示したように同じＶ
inでも従来のものよりも大きなＶout５１０５をえるこ
とが可能となる。
ートの電位とサブストレートの電位とドレインの電位を
等電位であるように接続したＭＯＳトランジスタ５１０
２〜５１０４とキャパシタ５１０９〜５１１２を用いて
構成した電荷輸送法（以降チャージポンプと称する）の
回路図である。ここで図５２に示すがごとく、発信回路
で作成した繰り返し信号（Ｃk）とちょうど位相の反対
の信号を（Ｃb）を入力することで、出力電圧Ｖout は Ｖout ＝Ｖin＋ｎＶin−（ｎ＋１）ＶT で与えられる。ここでｎはＭＯＳトランジスタ５１０２
〜５１０４とキャパシタの５１０９〜５１１２のペアの
段数である。ＶTはゲートとサブストレートとドレイン
とを接続したときのＭＯＳトランジスタの立ち上がり電
圧である。ゲートとサブストレートとドレインとを接続
したときのＭＯＳトランジスタの立ち上がり電圧は従来
のダイオードやゲートとドレインとを接続したときのＭ
ＯＳトランジスタの立ち上がり電圧よりも低い電圧で立
ち上がることができるため、上式で示したように同じＶ
inでも従来のものよりも大きなＶout５１０５をえるこ
とが可能となる。
【０１３２】
【発明の効果】しきい値電圧の小さいショットキーバリ
アダイオード及び優れた絶縁分離が可能となることによ
って低電圧低消費電力低コストの４個組ショットキーバ
リアダイオード半導体装置を得る効果がある。
アダイオード及び優れた絶縁分離が可能となることによ
って低電圧低消費電力低コストの４個組ショットキーバ
リアダイオード半導体装置を得る効果がある。
【０１３３】また、移動体にかかっている加速度または
その周辺温度といった刻々と変化する状況を非接触で随
時読みだしが可能となる。また、ＭＯＳトランジスタの
チャネル形成領域の表面ポテンシャルはゲート電圧及び
基板印加電圧の両方によって制御するため、高感度で低
電圧動作が可能な過電流検出回路が得られる。
その周辺温度といった刻々と変化する状況を非接触で随
時読みだしが可能となる。また、ＭＯＳトランジスタの
チャネル形成領域の表面ポテンシャルはゲート電圧及び
基板印加電圧の両方によって制御するため、高感度で低
電圧動作が可能な過電流検出回路が得られる。
【０１３４】また、チャネル形成領域にゲート電圧と同
じ特性の電圧を同期して印加することにより高速で、か
つ、低電圧で動作する半導体装置を得ることができる。
じ特性の電圧を同期して印加することにより高速で、か
つ、低電圧で動作する半導体装置を得ることができる。
【図１】本発明の第１の実施例である４個組ショットキ
ーバリアダイオードをもつ半導体装置を示す模式断面図
である。
ーバリアダイオードをもつ半導体装置を示す模式断面図
である。
【図２】本発明の第２の実施例である４個組ショットキ
ーバリアダイオードをもつ半導体装置を示す模式断面図
である。
ーバリアダイオードをもつ半導体装置を示す模式断面図
である。
【図３】本発明の第３の実施例であるショットキーバリ
アダイオードを示す模式断面図である。
アダイオードを示す模式断面図である。
【図４】本発明の第４の実施例であるショットキーバリ
アダイオードを示す模式断面図である。
アダイオードを示す模式断面図である。
【図５】本発明の第５の実施例であるショットキーバリ
アダイオードを示す模式断面図である。
アダイオードを示す模式断面図である。
【図６】本発明の第６の実施例である１０Å以下のＳｉ
Ｏ2膜をもつダイオードを示す模式断面図である。
Ｏ2膜をもつダイオードを示す模式断面図である。
【図７】本発明のＭＯＳトランジスタを４個組み合わせ
た半導体装置を示す模式結線図である。
た半導体装置を示す模式結線図である。
【図８】本発明のＭＯＳトランジスタを４個組み合わせ
た半導体装置を示す模式結線図である。
た半導体装置を示す模式結線図である。
【図９】本発明の第７の実施例であるＮＭＯＳトランジ
スタを４個組み合わせた半導体装置を示す模式断面図で
ある。
スタを４個組み合わせた半導体装置を示す模式断面図で
ある。
【図１０】本発明の第８の実施例であるＮＭＯＳトラン
ジスタを４個組み合わせた半導体装置を示す模式断面図
である。
ジスタを４個組み合わせた半導体装置を示す模式断面図
である。
【図１１】本発明の第９の実施例であるＮＭＯＳトラン
ジスタを４個組み合わせた半導体装置を示す模式断面図
である。
ジスタを４個組み合わせた半導体装置を示す模式断面図
である。
【図１２】本発明の第１０の実施例であるＮＭＯＳトラ
ンジスタを４個組み合わせた半導体装置でのしきい値が
ディプレションのＮＭＯＳトランジスタを示す特性図で
ある。
ンジスタを４個組み合わせた半導体装置でのしきい値が
ディプレションのＮＭＯＳトランジスタを示す特性図で
ある。
【図１３】本発明の第１１の実施例であるＮＭＯＳトラ
ンジスタを４個組み合わせた半導体装置でのしきい値が
エンハンスメントのＮＭＯＳトランジスタを示す特性図
である。
ンジスタを４個組み合わせた半導体装置でのしきい値が
エンハンスメントのＮＭＯＳトランジスタを示す特性図
である。
【図１４】本発明の第１の実施例である４個組ショット
キーバリアダイオードをもつ半導体装置を示す製造工程
の模式断面図である。
キーバリアダイオードをもつ半導体装置を示す製造工程
の模式断面図である。
【図１５】本発明の第２の実施例である４個組ショット
キーバリアダイオードをもつ半導体装置を示す製造工程
の模式断面図である。
キーバリアダイオードをもつ半導体装置を示す製造工程
の模式断面図である。
【図１６】本発明のショットキーバリアダイオードを４
個組み合わせた半導体装置を示す平面図である。
個組み合わせた半導体装置を示す平面図である。
【図１７】本発明の第２の実施例である４個組ショット
キーバリアダイオードをもつ半導体装置に用いられるＳ
ＯＩ基板を示す模式断面図である。
キーバリアダイオードをもつ半導体装置に用いられるＳ
ＯＩ基板を示す模式断面図である。
【図１８】本発明の第１２の実施例であるショットキー
バリアダイオードを４個交差させて組み合わせた半導体
装置を示す平面図である。
バリアダイオードを４個交差させて組み合わせた半導体
装置を示す平面図である。
【図１９】本発明の第１３の実施例である２重平衡型周
波数混合変調器の回路図である。
波数混合変調器の回路図である。
【図２０】本発明の第１４の実施例である電源として働
くデータキャリア回路図である。
くデータキャリア回路図である。
【図２１】本発明の第１５の実施例である信号処理回路
を含む受信回路である。
を含む受信回路である。
【図２２】従来のショットキーバリアダイオードを示す
模式断面図である。
模式断面図である。
【図２３】従来の４個組ショットキーバリアダイオード
をもつ半導体装置を示す模式断面図である。
をもつ半導体装置を示す模式断面図である。
【図２４】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置を示す模式結線図である。
組み合わせた半導体装置を示す模式結線図である。
【図２５】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置を示す模式結線図である。
組み合わせた半導体装置を示す模式結線図である。
【図２６】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置を示す平面図である。
組み合わせた半導体装置を示す平面図である。
【図２７】本発明の第１８の実施例である加速度センサ
を搭載したデータキャリアのブロック図である。
を搭載したデータキャリアのブロック図である。
【図２８】本発明の第１８の実施例である加速度センサ
を搭載したデータキャリアの加速度センサ部の斜視図で
ある。
を搭載したデータキャリアの加速度センサ部の斜視図で
ある。
【図２９】本発明の第１８の実施例である加速度センサ
を搭載したデータキャリアの加速度センサ部の回路図で
ある。
を搭載したデータキャリアの加速度センサ部の回路図で
ある。
【図３０】本発明の第１８の実施例である加速度センサ
を搭載したデータキャリアの加速度センサの出力特性図
である。
を搭載したデータキャリアの加速度センサの出力特性図
である。
【図３１】本発明の第１９の実施例である加速度センサ
を搭載したデータキャリアの加速度センサ部の斜視図で
ある。
を搭載したデータキャリアの加速度センサ部の斜視図で
ある。
【図３２】本発明の第１９の実施例である加速度センサ
を搭載したデータキャリアの加速度センサ部の回路図で
ある。
を搭載したデータキャリアの加速度センサ部の回路図で
ある。
【図３３】本発明の第１９の実施例である温度センサを
搭載したデータキャリアのブロック図である。
搭載したデータキャリアのブロック図である。
【図３４】本発明の第１８の実施例である温度センサを
搭載したデータキャリアの温度センサ部の回路図であ
る。
搭載したデータキャリアの温度センサ部の回路図であ
る。
【図３５】本発明の第１８の実施例である温度センサを
搭載したデータキャリアの温度センサの出力特性図であ
る。
搭載したデータキャリアの温度センサの出力特性図であ
る。
【図３６】本発明の第２０の実施例であるデータキャリ
アのブロック図である。
アのブロック図である。
【図３７】本発明の第２０の実施例である円筒系に加速
度センサを搭載し、振動測定を行う際の断面図である。
度センサを搭載し、振動測定を行う際の断面図である。
【図３８】本発明の第１６の実施例である円筒系の振動
測定を行う際の断面図である。
測定を行う際の断面図である。
【図３９】本発明の第１４の実施例であるＭＯＳトラン
ジスタにおけるゲートとサブストレートとを同電位であ
るように電気的に配線した半導体装置の模式断面図であ
る。
ジスタにおけるゲートとサブストレートとを同電位であ
るように電気的に配線した半導体装置の模式断面図であ
る。
【図４０】本発明の第１１の実施例である超小型のデー
タキャリアのイメージ図である。
タキャリアのイメージ図である。
【図４１】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置を示す模式結線図である。
組み合わせた半導体装置を示す模式結線図である。
【図４２】従来のショットキーバリアダイオードを４個
組み合わせた半導体装置を示す模式結線図である。
組み合わせた半導体装置を示す模式結線図である。
【図４３】本発明のＭＯＳトランジスタを４個組み合わ
せた半導体装置を示す模式結線図である。
せた半導体装置を示す模式結線図である。
【図４４】本発明のＭＯＳトランジスタを４個組み合わ
せた半導体装置を示す模式結線図である。
せた半導体装置を示す模式結線図である。
【図４５】本発明の第１６の実施例であるゲートの電位
とサブストレートの電位を等電位であるよに接続したＭ
ＯＳトランジスタの模式断面図である。
とサブストレートの電位を等電位であるよに接続したＭ
ＯＳトランジスタの模式断面図である。
【図４６】本発明の第１６の実施例であるゲートの電位
とサブストレートの電位を等電位であるよに接続したＭ
ＯＳトランジスタの模式平面図である。
とサブストレートの電位を等電位であるよに接続したＭ
ＯＳトランジスタの模式平面図である。
【図４７】本発明の第１７の実施例であるゲートの電位
とサブストレートの電位とドレインの電位を等電位であ
るよに接続したＭＯＳトランジスタの模式平面図であ
る。
とサブストレートの電位とドレインの電位を等電位であ
るよに接続したＭＯＳトランジスタの模式平面図であ
る。
【図４８】本発明の第１７の実施例であるゲートの電位
とサブストレートの電位とドレインの電位を等電位であ
るように接続したＭＯＳトランジスタの模式平面図であ
る。
とサブストレートの電位とドレインの電位を等電位であ
るように接続したＭＯＳトランジスタの模式平面図であ
る。
【図４９】整流特性をもったｎチャネルＭＯＳトランジ
スタの配線図である。
スタの配線図である。
【図５０】整流特性をもったＰチャネルＭＯＳトランジ
スタの配線図である。
スタの配線図である。
【図５１】本発明の第１７の実施例であるゲートの電位
とサブストレートの電位とドレインの電位を等電位であ
るように接続したＭＯＳトランジスタを用いて構成した
チャージポンプの回路図である。
とサブストレートの電位とドレインの電位を等電位であ
るように接続したＭＯＳトランジスタを用いて構成した
チャージポンプの回路図である。
【図５２】本発明の第１７の実施例であるゲートの電位
とサブストレートの電位とドレインの電位を等電位であ
るように接続したＭＯＳトランジスタを用いて構成した
チャージポンプを動作させる発信回路で作成した繰り返
し信号である。
とサブストレートの電位とドレインの電位を等電位であ
るように接続したＭＯＳトランジスタを用いて構成した
チャージポンプを動作させる発信回路で作成した繰り返
し信号である。
【図５３】本発明の第２の実施例の半導体装置の製造方
法を示す製造工程順の断面図である。
法を示す製造工程順の断面図である。
【図５４】本発明の第２の実施例の半導体装置に使用さ
れるＳＯＩ基板の断面図である。
れるＳＯＩ基板の断面図である。
【図５５】本発明の第１３の実施例であるショットキー
バリアダイオードを示す模式断面図である。
バリアダイオードを示す模式断面図である。
【図５６】本発明の第１３の実施例であるショットキー
バリアダイオードを示す模式断面図である。
バリアダイオードを示す模式断面図である。
【図５７】本発明のＭＯＳトランジスタを４個組み合わ
せた半導体装置を示す模式的決戦図である。
せた半導体装置を示す模式的決戦図である。
【図５８】本発明の第２１の実施例であるＤＣ−ＤＣコ
ンバータの回路図である。
ンバータの回路図である。
【図５９】本発明の第２２の実施例であるバッテリーバ
ックアップ切り換えＩＣのブロック図である。
ックアップ切り換えＩＣのブロック図である。
【図６０】本発明によるＭＯＳトランジスタと従来のＭ
ＯＳトランジスタを比較した動作特性図である。
ＯＳトランジスタを比較した動作特性図である。
【図６１】本発明の過電流検出回路の回路図である。
【図６２】従来の過電流検出回路の回路図である。
【図６３】データキャリアのタグ部のシステム構成につ
いてのブロック図である。
いてのブロック図である。
【図６４】データキャリアのタグ部のデータ受信時の各
部の波形図である。
部の波形図である。
【図６５】データキャリアのタグ部のデータ送信時の各
部の波形図である。
部の波形図である。
【図６６】本発明の第２１の実施例である同期整流方式
を採用した降圧型のＤＣ−ＤＣコンバータのブロック図
である。
を採用した降圧型のＤＣ−ＤＣコンバータのブロック図
である。
【図６７】本発明の第２１の実施例である降圧型のＤＣ
−ＤＣコンバータのブロック図である。
−ＤＣコンバータのブロック図である。
【図６８】本発明の第２１の実施例である同期整流方式
を採用した降圧型のＤＣ−ＤＣコンバータのブロック図
である。
を採用した降圧型のＤＣ−ＤＣコンバータのブロック図
である。
【図６９】本発明の半導体装置の断面図である。
【図７０】従来の半導体装置の断面図である。
【図７１】本発明の半導体装置のゲート電圧とチャネル
電流との関係を示すグラフである。
電流との関係を示すグラフである。
【図７２】本発明の別の実施例の断面図である。
【図７３】図７３（ａ）は本発明の別の実施例の平面
図、図７３（ｂ）は図７３（ａ）のＡ−Ａ’線に沿った
断面図、図７３（ｃ）は図７３（ａ）のＢ−Ｂ’線に沿
った断面図である。
図、図７３（ｂ）は図７３（ａ）のＡ−Ａ’線に沿った
断面図、図７３（ｃ）は図７３（ａ）のＢ−Ｂ’線に沿
った断面図である。
【図７４】本発明の別の実施例の断面図である。
【図７５】本発明の別の実施例の断面図である。
【図７６】図７６（ａ）は本発明の半導体装置の電気的
等価回路図であり、図７６（ｂ）は図７６（ａ）の各端
子の波形図である。
等価回路図であり、図７６（ｂ）は図７６（ａ）の各端
子の波形図である。
１ 支持基板 ２ ｎ型シリコン基板 ３ ショットキー金属 ４ オーミック金属 ５ ｎ+型高不純物領域 ６ ｎ+型不純物領域 ７ 絶縁膜 ８ ＳＯＩ基板 ９ ＳｉＯ2膜 １０ 高抵抗ポリシリコン １１ 電極 １２ ソース領域 １３ ドレイン領域 １４ ゲート電極 １５ ｐ型ウェル ２０１ シリコン基板 ２０２ 高不純物領域 ２０３ ショットキー金属 ２０４ オーミック金属 ２０５ シリコン基板 ２０６ ｎ型シリコンエピタキシャル層 ２０７ ｐ+絶縁膜 １８０１ パッド ２１０１ アンテナ ２１１０ 信号処理回路 ２８０１ 重り部 ２８０２ 拡散抵抗 ２８０３ パッド ２８０４ ワイヤーボンディング ２８０５ 支持基板 ２８０６ Ｓｉ基板 ２９０１ ブリッジ回路 ２９０２ 前置増幅器 ２９０３ 温度補償回路 ２９０４ 最終増幅器 ３２０１ ノレータ ３２０２ 出力回路 ３４０１ Ｓｉ基板 ３４０２ 支持基板上部 ３４０３ 支持基板下部 ３４０４ 拡散抵抗 ３５０１ ブリッジ回路 ３５０２ 前置増幅器 ３５０３ 温度補償回路 ３５０４ 最終増幅器 ３８０１ ｐ+基板 ３８０２ サブストレート ３８０３ 酸化膜 ３８０４ 電極 ３８０５ ゲート ３８０６ ソース ３８０７ ドレイン ３８０８ ｎ+拡散層３８０９ チャネル領域 ４００１ カプセル ４００２ アンテナ ４００３ 電源回路 ４００４ メモリ ４５０１ ＳＯＩ基板 ４５０２ サブストレート ４５０３ 酸化膜 ４５０４ 電極 ４５０５ ゲート ４５０６ ソース ４５０７ ドレイン ４５０８ ｎ+拡散領域 ４５０９ チャネル領域 ４５１０ ｎ+高濃度領域 ４５１１ ＳｉＯ2膜 ４６０１ Ｓｉアイランド ４６０２ サブストレート ４６０３ ゲート ４６０４ ドレイン ４６０５ ソース ５１０２〜５１０４ ＭＯＳトランジスタ ５１０５ 出力電圧 ５１０９〜５１１２ キャパシタ ５３０１ 単結晶Ｓｉ ５３０２ ＳｉＯ2絶縁膜 ５３０３ Ｓｉ基板 ５３０４ レジスト ５３０５ ＳｉＮ膜 ５３０６ ＳｉＯ2膜 ５３０７ ロコス酸化膜 ５３０８ 分離されたＳｉ層 ５３０９ 配線 ５３１０ 拡散領域 ５３１１ 保護膜 ５４０１ 単結晶Ｓｉ ５４０２ 拡散層 ５４０３ ＳｉＯ2絶縁膜 ５４０４ Ｓｉ基板 ５５０１ ノンドープｐｏｌｙＳｉ ５６０１ ノンドープｐｏｌｙＳｉ ５９０１ ダイオード素子 ５９０２ ダイオード素子 ６１０１ 高電圧供給端子 ６１０２ 低電圧供給端子 ６１０３ ＰＭＯＳトランジスタ ６１０４ 抵抗 ６１０５ 抵抗 ６１０６ スイッチ ６１０７ 負荷 ６１０８ 制御回路 ６１０９ 接続点 ６１１０ 接続点 ６２０３ ＭＯＳトランジスタ ６２０４ 抵抗 ６２０５ 抵抗 ６２０６ スイッチ ６２０７ 負荷 ６２０８ 制御回路 ６３０１ 全波整流回路 ６６０１ 整流ダイオード ６６０２ スイッチ用ＭＯＳＦＥＴ ６６０３ 同期整流用ｎチャネルＭＯＳＦＥＴ ６６０４ 整流ダイオード部 ６７０１ 整流ダイオード ６７０２ スイッチ用ＭＯＳＦＥＴ ７１０１ 第２ゲート領域 ７１０２ ソース領域 ７１０３ ドレイン領域 ７１０４ ゲート絶縁膜 ７１０５ 第１ゲート電極 ７８０１ バイアス電圧制御手段
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平7−14738 (32)優先日 平７(1995)１月31日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平7−79176 (32)優先日 平７(1995)４月４日 (33)優先権主張国 日本（ＪＰ） (72)発明者 佐藤 恵二 千葉県千葉市美浜区中瀬１丁目８番地 セ イコー電子工業株式会社内 (72)発明者 小島 芳和 千葉県千葉市美浜区中瀬１丁目８番地 セ イコー電子工業株式会社内 (72)発明者 小山内 潤 千葉県千葉市美浜区中瀬１丁目８番地 セ イコー電子工業株式会社内
Claims (32)
- 【請求項１】 支持基板上に電気的に分離した複数の半
導体基板を有し、前記半導体基板にショットキー接合と
前記ショットキー接合と電気的に接続したオーミック接
合を有することを特徴とする半導体装置。 - 【請求項２】 前記半導体基板が高抵抗ポリシリコンを
介して前記ショットキー接合を有することを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記半導体基板がシリコンからなり、シ
ョットキー電極と前記シリコンとの間に複数レベルの中
間遷移の複数の準位を有することを特徴とする請求項１
記載の半導体装置。 - 【請求項４】 前記半導体基板が高抵抗ポリシリコンで
あることを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記支持基板上に電気的分離した複数の
シリコン基板を有し、前記シリコン基板にショットキー
接合と前記ショットキー接合と電気的に接続した膜厚が
１０Ａ以下のＳｉＯ2層と前記ＳｉＯ2に電気的に接続し
た高抵抗ポリシリコンと前記高抵抗ポリシリコンに電気
的に接続した電極を有することを特徴とする請求項１記
載の半導体装置。 - 【請求項６】 支持基板上に電気的に分離した複数の半
導体基板を有し、前記半導体基板上にＭＯＳトランジス
タからなる整流ブリッジを有することを特徴とする半導
体装置。 - 【請求項７】 前記ＭＯＳトランジスタがＮＭＯＳトラ
ンジスタであることを特徴とする請求項６記載の半導体
装置。 - 【請求項８】 前記ＮＭＯＳトランジスタのしきい値が
ディプレションであることを特徴とする請求項７記載の
半導体装置。 - 【請求項９】 前記ＮＭＯＳトランジスタのしきい値電
圧が−０．５〜０Ｖであることを特徴とする請求項８記
載の半導体装置。 - 【請求項１０】 前記ＮＭＯＳトランジスタのしきい値
がエンハンスメントであることを特徴とする請求項７記
載の半導体装置。 - 【請求項１１】 前記ＮＭＯＳトランジスタのしきい値
電圧が０〜０．５Ｖであることを特徴とする請求項１０
記載の半導体装置。 - 【請求項１２】 支持基板上に絶縁膜を有し、前記絶縁
膜上に半導体層を有する半導体基板での絶縁基板上のシ
リコンの絶縁基板側に不純物を有する上記半導体基板を
有することを特徴とする請求項１記載の半導体装置 - 【請求項１３】 前記半導体基板に整流素子からなるブ
リッジを有し、前記整流素子間の配線の少なくとも一部
を電極の外に有することを特徴とする請求項１記載の半
導体装置。 - 【請求項１４】 前記整流素子間の４本の配線の長さが
等しいことを特徴とする請求項１３記載の半導体装置。 - 【請求項１５】 前記ＭＯＳトランジスタのゲートの電
位とサブストレートの電位が同電位であることを特徴と
する請求項６記載の半導体装置。 - 【請求項１６】 質問信号を発信する質問器と前記質問
信号を受信し移動体に取り付けられた応答器と前記応答
器が前記質問器から発する信号を受けるアンテナ部と前
記半導体装置と電源回路と記憶媒体と前記記憶媒体の書
き込みと読みだしを行う制御回路を有することを特徴と
する請求項１または請求項６記載の半導体装置。 - 【請求項１７】 質問信号を発信する質問器と前記質問
信号を受信し移動体に取り付けられた応答器と前記応答
器が前記質問器より発する信号を受けるアンテナ部と前
記半導体装置と電源回路と加速度センサを有することを
特徴とする請求項１または請求項６記載の半導体装置。 - 【請求項１８】 質問信号を発信する質問器と前記質問
信号を受信し移動体に取り付けられた応答器と前記応答
器が前記質問器より発する信号を受けるアンテナ部と前
記半導体装置と電源回路と温度センサを有することを特
徴とする請求項１または請求項６記載の半導体装置。 - 【請求項１９】 加速度の検出が可能な面に対して水平
な１辺の長さが１ｍｍ及びそれ以下であることを特徴と
する請求項１７記載の半導体装置。 - 【請求項２０】 整流要素を整流結線で構成された半導
体装置と電源回路とメモリなどへの命令を制御する制御
回路からなることを特徴とする請求項１または請求項６
記載の半導体装置。 - 【請求項２１】 整流要素をミキサ結線で構成された半
導体装置と低電圧で駆動する電源回路とメモリなどへの
命令を制御する制御回路とで構成されたことを特徴とす
る請求項１または請求項６記載の半導体装置。 - 【請求項２２】 ゲートの電位とサブストレートの電位
が同電位であるように電気的に接続されたＭＯＳトラン
ジスタを支持基板上に電気的に分離された複数の半導体
基板に形成したことを特徴とする請求項１５記載の半導
体装置。 - 【請求項２３】 イオン注入していないポリシリコンを
介して半導体基板がショットキー接合をもつことを特徴
とする請求項１記載の半導体装置。 - 【請求項２４】 ＭＯＳトランジスタのソース、ドレイ
ン、ゲートの各領域の電圧、および前記ソース電圧に対
する半導体基板のバイアス電圧を独立に制御可能なＭＯ
Ｓ型半導体装置において、前記ＭＯＳトランジスタの動
作時には前記ソース、ドレイン間のチャネルインピーダ
ンスが小さくなるように、前記ＭＯＳトランジスタの非
動作時には前記チャネルインピーダンスが大きくなるよ
うに、前記ゲートに印加される電圧の変化に同期して前
記バイアス電圧を同一極性で、かつ、同相に変化させる
バイアス電圧制御手段を備えたことを特徴とする半導体
装置。 - 【請求項２５】 前記バイアス電圧制御手段が前記ゲー
ト電圧に対する分圧回路であることを特徴とする請求項
２４記載の半導体装置。 - 【請求項２６】 第一または第二導電型の半導体領域か
ら成るチャネル形成領域と、前記チャネル形成領域と接
続して両側に互いに間隔を置いて設けられた第一導電型
のソース・ドレイン領域と、前記チャネル形成領域の上
にゲート絶縁膜を介して設けられたゲート電極とから成
る半導体装置の動作方法において、前記ソース領域の電
圧を基準にして前記ドレイン領域にキャリア加速用の電
圧を印加するとともに、前記ゲート電極及び前記チャネ
ル形成領域へ各々同一極性を有する第１のゲート電圧と
第２のゲート電圧を同期して変化することにより、前記
チャネル形成領域のインピーダンスを制御する半導体装
置の動作方法。 - 【請求項２７】 第一または第二導電型の半導体領域か
ら成る第１の半導体領域と、前記第１の半導体領域と接
続して両側に互いに間隔を置いて設けられた第一導電型
の第二及び第三の半導体領域と、前記第１の半導体領域
の上にゲート絶縁膜を介して設けられたゲート電極から
成る半導体装置の動作方法において、前記第二の半導体
領域の電圧を基準にして前記第三の半導体領域にキャリ
ア加速のためのキャリア加速電圧を印加するともに、前
記ゲート電極に前記第１の半導体領域の表面電位を制御
するための第１キャリア制御電圧を印加、さらに、前記
第一の半導体領域に前記第一の半導体領域全体の電位を
制御するための第２のキャリア制御電圧を前記第１のキ
ャリア制御電圧と同じ極性で同期して印加することによ
り、前記第二の半導体領域と前記第三の半導体領域との
間のインピーダンスを制御する半導体装置の動作方法。 - 【請求項２８】 コイルと前記コイルに電気的に接続す
るコンデンサと前記コンデンサに電気的に接続するスイ
ッチング素子と前記スイッチング素子に電気的に接続す
る前記半導体装置からなることを特徴とする請求項１又
は請求項６又は請求項２４又は請求項２６記載の半導体
装置。 - 【請求項２９】 ソースを高電圧供給端子に、ドレイン
を、他端を低電圧供給端子に接続された第１の抵抗に、
ゲートを、他端を高電圧供給端子に接続された第２の抵
抗にそれぞれ接続されたＭＯＳトランジスタと、 前記ＭＯＳトランジスタと前記第１の抵抗の接続点に入
力を接続された制御回路と、 前記ＭＯＳトランジスタのゲートと前記第２の抵抗の接
続点と、他端を前記低電圧供給端子に接続された負荷の
間に接続され、前記制御回路の出力を入力に接続された
スイッチからなる過電流検出回路において、 前記ＭＯＳトランジスタの基板とゲートを電気的に接続
することを特徴とする半導体集積回路装置。 - 【請求項３０】 支持基板上に絶縁膜を形成する工程
と、前記絶縁膜上に半導体基板を接合する工程と、前記
半導体基板を化学的にエッチングし電気的に分離した複
数の半導体基板を作製する工程と、前記半導体基板にシ
ョットキー接合を形成する工程と、前記半導体基板にオ
ーミック接合を形成する工程を有することを特徴とする
半導体装置の製造方法。 - 【請求項３１】 前記半導体基板に高抵抗ポリシリコン
を形成し、前記高抵抗ポリシリコンの表面を平滑化する
工程を有することを特徴とする請求項３０記載の半導体
装置。 - 【請求項３２】 前記半導体基板がポリシリコンからな
り、前記ポリシリコンの表面を研磨し平滑化することを
特徴とする請求項３０記載の半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP21561595A JP3254113B2 (ja) | 1994-08-30 | 1995-08-24 | 加速度センサ |
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| JP20571394 | 1994-08-30 | ||
| JP21144494 | 1994-09-05 | ||
| JP23177094 | 1994-09-27 | ||
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| JP7-14738 | 1995-04-04 | ||
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|---|---|
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| JP3254113B2 JP3254113B2 (ja) | 2002-02-04 |
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-
1995
- 1995-08-24 JP JP21561595A patent/JP3254113B2/ja not_active Expired - Fee Related
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