JPH08186229A - 整流回路およびそれを搭載したｉｃカードシステム - Google Patents
整流回路およびそれを搭載したｉｃカードシステムInfo
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- JPH08186229A JPH08186229A JP32778794A JP32778794A JPH08186229A JP H08186229 A JPH08186229 A JP H08186229A JP 32778794 A JP32778794 A JP 32778794A JP 32778794 A JP32778794 A JP 32778794A JP H08186229 A JPH08186229 A JP H08186229A
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- rectifier circuit
- mos transistor
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Abstract
(57)【要約】
【目的】 寄生トランジスタによる電力ロスをなくし、
CMOSモノリシックIC内に容易につくり込むことができる
ような整流回路を提供する。 【構成】 整流回路１０は、ゲートとドレインを端子１
２に、ソースを端子１３に、バルクを端子１１にそれぞ
れ接続したNMOSトランジスタQ1と、ゲートとドレインは
端子１４に、ソースは端子１３に、バルクは端子１１に
それぞれ接続したNMOSトランジスタQ2と、このNMOSトラ
ンジスタQ1に寄生的に付随してアノード側を端子１１
に、カソード側を端子１２にそれぞれ接続したダイオー
ドDaと、NMOSトランジスタQ2に寄生的に付随してアノー
ド側を端子１１に、カソード側を端子１４にそれぞれ接
続したダイオードDbとからなる。
CMOSモノリシックIC内に容易につくり込むことができる
ような整流回路を提供する。 【構成】 整流回路１０は、ゲートとドレインを端子１
２に、ソースを端子１３に、バルクを端子１１にそれぞ
れ接続したNMOSトランジスタQ1と、ゲートとドレインは
端子１４に、ソースは端子１３に、バルクは端子１１に
それぞれ接続したNMOSトランジスタQ2と、このNMOSトラ
ンジスタQ1に寄生的に付随してアノード側を端子１１
に、カソード側を端子１２にそれぞれ接続したダイオー
ドDaと、NMOSトランジスタQ2に寄生的に付随してアノー
ド側を端子１１に、カソード側を端子１４にそれぞれ接
続したダイオードDbとからなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路（以
下、ICという）の交流電源を整流して、そのIC自身の直
流電源を発生させるための整流回路であって、特にCMOS
モノリシックICに内蔵されるような整流回路に関するも
のである。
下、ICという）の交流電源を整流して、そのIC自身の直
流電源を発生させるための整流回路であって、特にCMOS
モノリシックICに内蔵されるような整流回路に関するも
のである。
【０００２】
【従来の技術】図６は、従来の整流回路をあらわす回路
図であり、図７は、従来の整流回路をあらわす構造図で
ある。整流回路６０は、直列に接続した２対のダイオー
ドD1とD2およびD3とD4を並列に接続しており、端子６１
はダイオードD1とD3のアノード側に、端子６２はダイオ
ードD1とD2の接続点に、端子６３はダイオードD2とD4の
カソード側に、端子６４はダイオードD3とD4接続点にそ
れぞれ接続されている。また、端子６１は接地され、端
子６２と６４の間には交流電源ACが接続されている。さ
らに、端子６３は直流出力端子VOに接続されており、か
つ、平滑用コンデンサCLを介して接地されている。
図であり、図７は、従来の整流回路をあらわす構造図で
ある。整流回路６０は、直列に接続した２対のダイオー
ドD1とD2およびD3とD4を並列に接続しており、端子６１
はダイオードD1とD3のアノード側に、端子６２はダイオ
ードD1とD2の接続点に、端子６３はダイオードD2とD4の
カソード側に、端子６４はダイオードD3とD4接続点にそ
れぞれ接続されている。また、端子６１は接地され、端
子６２と６４の間には交流電源ACが接続されている。さ
らに、端子６３は直流出力端子VOに接続されており、か
つ、平滑用コンデンサCLを介して接地されている。
【０００３】次に、上記整流回路６０をCMOSモノリシッ
クICにつくり込んだ場合のプロセス構造を図７を用いて
説明する。すなわち、図７はCMOS構造（ウェルのある構
造）のICの中に整流回路６０がつくり込まれた様子を示
しており、N型サブストレート７０、Pウェル７１、P+拡
散層７２、７４、N+拡散層７３、７５、とからなる。ま
た、端子６１はP+拡散層７２に、端子６２と６４はN+拡
散層７３とP+拡散層７４に、端子６３はN+拡散層７５に
それぞれ接続されている。このような構成により、端子
６１と６２の間にはダイオードD1が、端子６２と６３の
間にはダイオードD2が、以下同様にダイオードD3とダイ
オードD4とがそれぞれ形成されている。
クICにつくり込んだ場合のプロセス構造を図７を用いて
説明する。すなわち、図７はCMOS構造（ウェルのある構
造）のICの中に整流回路６０がつくり込まれた様子を示
しており、N型サブストレート７０、Pウェル７１、P+拡
散層７２、７４、N+拡散層７３、７５、とからなる。ま
た、端子６１はP+拡散層７２に、端子６２と６４はN+拡
散層７３とP+拡散層７４に、端子６３はN+拡散層７５に
それぞれ接続されている。このような構成により、端子
６１と６２の間にはダイオードD1が、端子６２と６３の
間にはダイオードD2が、以下同様にダイオードD3とダイ
オードD4とがそれぞれ形成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の従来の整流回路では、交流電源ACから供給される電
力が全て直流出力端子VOに伝達されず、その一部が整流
回路内で浪費されてしまうという不都合を生じてしまっ
ていた。このような不都合は、N+拡散層７３とPウェル
７１およびN型サブストレート７０の３層により縦型のN
PNトランジスタTrN1、TrN2が寄生的に形成されてしまう
ことによって発生するものであり、従来の整流回路は決
して技術的に満足のいくものではなかった。
成の従来の整流回路では、交流電源ACから供給される電
力が全て直流出力端子VOに伝達されず、その一部が整流
回路内で浪費されてしまうという不都合を生じてしまっ
ていた。このような不都合は、N+拡散層７３とPウェル
７１およびN型サブストレート７０の３層により縦型のN
PNトランジスタTrN1、TrN2が寄生的に形成されてしまう
ことによって発生するものであり、従来の整流回路は決
して技術的に満足のいくものではなかった。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、寄生トランジスタに
よる電力ロスをなくし、CMOSモノリシックIC内に容易に
つくり込むことができるような整流回路を提供すること
にある。
であり、その目的とするところは、寄生トランジスタに
よる電力ロスをなくし、CMOSモノリシックIC内に容易に
つくり込むことができるような整流回路を提供すること
にある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による整流回路は、共通に結線されたゲート
とドレインが交流電圧入力の一方の端子に接続した第一
のMOSトランジスタと、共通に結線されたゲートとドレ
インが前記交流電圧入力の他方の端子に接続した第二の
MOSトランジスタと、前記第一のMOSトランジスタのドレ
インとゲートとに接続し、前記交流電圧入力の一方の端
子と直流電圧出力の他方の端子との間に接続された第一
のダイオードと、前記第二のMOSトランジスタのドレイ
ンとゲートとに接続し、前記交流電圧入力の他方の端子
と前記直流電圧出力の他方の端子との間に接続された第
二のダイオードとからなり、前記第一、第二のMOSトラ
ンジスタのそれぞれのソースは共通に結線され、前記直
流電圧出力の一方の端子に接続し、前記第一、第二のMO
Sトランジスタのそれぞれのバルクは共通に結線され、
前記直流電圧出力の他方の端子に接続することによって
構成されている。
に、本発明による整流回路は、共通に結線されたゲート
とドレインが交流電圧入力の一方の端子に接続した第一
のMOSトランジスタと、共通に結線されたゲートとドレ
インが前記交流電圧入力の他方の端子に接続した第二の
MOSトランジスタと、前記第一のMOSトランジスタのドレ
インとゲートとに接続し、前記交流電圧入力の一方の端
子と直流電圧出力の他方の端子との間に接続された第一
のダイオードと、前記第二のMOSトランジスタのドレイ
ンとゲートとに接続し、前記交流電圧入力の他方の端子
と前記直流電圧出力の他方の端子との間に接続された第
二のダイオードとからなり、前記第一、第二のMOSトラ
ンジスタのそれぞれのソースは共通に結線され、前記直
流電圧出力の一方の端子に接続し、前記第一、第二のMO
Sトランジスタのそれぞれのバルクは共通に結線され、
前記直流電圧出力の他方の端子に接続することによって
構成されている。
【０００７】さらに本発明によるICカードシステムは、
ICカードは、共通に結線されたゲートとドレインが交流
電圧入力の一方の端子に接続した第一のMOSトランジス
タと、共通に結線されたゲートとドレインが前記交流電
圧入力の他方の端子に接続した第二のMOSトランジスタ
と、前記第一のMOSトランジスタのドレインとゲートと
に接続し、前記交流電圧入力の一方の端子と直流電圧出
力の他方の端子との間に接続された第一のダイオード
と、前記第二のMOSトランジスタのドレインとゲートと
に接続し、前記交流電圧入力の他方の端子と前記直流電
圧出力の他方の端子との間に接続された第二のダイオー
ドとからなり、前記第一、第二のMOSトランジスタのそ
れぞれのソースは共通に結線され、前記直流電圧出力の
一方の端子に接続し、前記第一、第二のMOSトランジス
タのそれぞれのバルクは共通に結線され、前記直流電圧
出力の他方の端子に接続した整流回路を備えることを特
徴としている。
ICカードは、共通に結線されたゲートとドレインが交流
電圧入力の一方の端子に接続した第一のMOSトランジス
タと、共通に結線されたゲートとドレインが前記交流電
圧入力の他方の端子に接続した第二のMOSトランジスタ
と、前記第一のMOSトランジスタのドレインとゲートと
に接続し、前記交流電圧入力の一方の端子と直流電圧出
力の他方の端子との間に接続された第一のダイオード
と、前記第二のMOSトランジスタのドレインとゲートと
に接続し、前記交流電圧入力の他方の端子と前記直流電
圧出力の他方の端子との間に接続された第二のダイオー
ドとからなり、前記第一、第二のMOSトランジスタのそ
れぞれのソースは共通に結線され、前記直流電圧出力の
一方の端子に接続し、前記第一、第二のMOSトランジス
タのそれぞれのバルクは共通に結線され、前記直流電圧
出力の他方の端子に接続した整流回路を備えることを特
徴としている。
【０００８】
【作用】本発明の整流回路によれば、２つのMOSトラン
ジスタだけを用いて整流回路を構成したことにより、従
来の整流回路にみられた寄生トランジスタによる電力ロ
スを無くすことができ、また、その整流回路を容易にCM
OS構造を含む同一基板上につくり込むことができるよう
になる。さらに、ウェルを使わない構造であるため、小
さいパターン面積でつくることできる。このことは、本
発明の整流回路を内蔵したLSIの薄型化はもちろんのこ
と、当該LSIを様々な製品に搭載する際にも製品自体の
薄型化が可能となる。
ジスタだけを用いて整流回路を構成したことにより、従
来の整流回路にみられた寄生トランジスタによる電力ロ
スを無くすことができ、また、その整流回路を容易にCM
OS構造を含む同一基板上につくり込むことができるよう
になる。さらに、ウェルを使わない構造であるため、小
さいパターン面積でつくることできる。このことは、本
発明の整流回路を内蔵したLSIの薄型化はもちろんのこ
と、当該LSIを様々な製品に搭載する際にも製品自体の
薄型化が可能となる。
【０００９】
【実施例】以下、本発明の第一の実施例を図面に基づい
て詳細に説明する。図１は、本発明の第一の実施例の整
流回路をあらわす回路図である。本発明の第一の実施例
の整流回路１０は、ゲートとドレインを端子１２に、ソ
ースを端子１３に、バルクを端子１１にそれぞれ接続し
たNMOSトランジスタQ1と、ゲートとドレインは端子１４
に、ソースは端子１３に、バルクは端子１１にそれぞれ
接続したNMOSトランジスタQ2と、このNMOSトランジスタ
Q1に寄生的に付随してアノード側を端子１１に、カソー
ド側を端子１２にそれぞれ接続したダイオードDaと、NM
OSトランジスタQ2に寄生的に付随してアノード側を端子
１１に、カソード側を端子１４にそれぞれ接続したダイ
オードDbとからなる。また、端子１１は接地され、端子
１２と端子１４との間には交流電源ACが接続され、端子
１３は直流出力端子VO(+)に接続されており、かつ端子
１３と接地との間に平滑用コンデンサCLが接続されてい
る。
て詳細に説明する。図１は、本発明の第一の実施例の整
流回路をあらわす回路図である。本発明の第一の実施例
の整流回路１０は、ゲートとドレインを端子１２に、ソ
ースを端子１３に、バルクを端子１１にそれぞれ接続し
たNMOSトランジスタQ1と、ゲートとドレインは端子１４
に、ソースは端子１３に、バルクは端子１１にそれぞれ
接続したNMOSトランジスタQ2と、このNMOSトランジスタ
Q1に寄生的に付随してアノード側を端子１１に、カソー
ド側を端子１２にそれぞれ接続したダイオードDaと、NM
OSトランジスタQ2に寄生的に付随してアノード側を端子
１１に、カソード側を端子１４にそれぞれ接続したダイ
オードDbとからなる。また、端子１１は接地され、端子
１２と端子１４との間には交流電源ACが接続され、端子
１３は直流出力端子VO(+)に接続されており、かつ端子
１３と接地との間に平滑用コンデンサCLが接続されてい
る。
【００１０】つぎに、本発明の第一の実施例の動作につ
いて説明する。例えば、交流電源ACの位相が、端子１２
がプラスの電位に、端子１４がマイナスの電位になる状
態のときには、ダイオードDaは逆バイアスされ、NMOSト
ランジスタQ2はそのゲート電位がバルクに対してマイナ
スにバイアスされるためドレイン・ソース間が非導通と
なる。一方、ダイオードDbは順バイアスされ、NMOSトラ
ンジスタQ1はそのゲート電圧およびドレイン電圧がプラ
スにバイアスされ、ドレイン・ソース間が導通状態とな
るため、端子１１〜ダイオードDb〜端子１４〜交流電源
AC〜端子１２〜NMOSトランジスタQ1〜端子１３〜直流出
力端子VO(+)の経路が導通する。そのとき、直流出力端
子VO(+)にはプラスの電圧が出力される。
いて説明する。例えば、交流電源ACの位相が、端子１２
がプラスの電位に、端子１４がマイナスの電位になる状
態のときには、ダイオードDaは逆バイアスされ、NMOSト
ランジスタQ2はそのゲート電位がバルクに対してマイナ
スにバイアスされるためドレイン・ソース間が非導通と
なる。一方、ダイオードDbは順バイアスされ、NMOSトラ
ンジスタQ1はそのゲート電圧およびドレイン電圧がプラ
スにバイアスされ、ドレイン・ソース間が導通状態とな
るため、端子１１〜ダイオードDb〜端子１４〜交流電源
AC〜端子１２〜NMOSトランジスタQ1〜端子１３〜直流出
力端子VO(+)の経路が導通する。そのとき、直流出力端
子VO(+)にはプラスの電圧が出力される。
【００１１】逆に、交流電源ACの位相が、端子１４がプ
ラスの電位に、端子１２がマイナスの電位になる状態の
ときには、端子１１〜ダイオードDa〜端子１２〜交流電
源AC〜端子１４〜NMOSトランジスタQ2〜端子１３〜直流
出力端子VO(+)の経路が導通する。このときも先程と同
様に、直流出力端子VO(+)にはプラスの電圧が出力され
る。また、コンデンサCLは、直流出力端子VO(+)から出
力される電圧を平滑化し、安定した直流電圧を供給する
役割を果たしている。
ラスの電位に、端子１２がマイナスの電位になる状態の
ときには、端子１１〜ダイオードDa〜端子１２〜交流電
源AC〜端子１４〜NMOSトランジスタQ2〜端子１３〜直流
出力端子VO(+)の経路が導通する。このときも先程と同
様に、直流出力端子VO(+)にはプラスの電圧が出力され
る。また、コンデンサCLは、直流出力端子VO(+)から出
力される電圧を平滑化し、安定した直流電圧を供給する
役割を果たしている。
【００１２】今度は上記整流回路１０をモノリシックIC
構造の中につくり込んだ場合のプロセス構造を説明す
る。図２は、本発明の第一の実施例の整流回路をあらわ
す構造図である。本実施例では、P型サブストレート２
１上に、P+拡散層２２、NMOSトランジスタQ1のドレイン
となるN+拡散層２３、NMOSトランジスタQ1のソースとな
るN+拡散層２４、NMOSトランジスタQ1のゲート２５、さ
らにNMOSトランジスタQ2のドレインとなるN+拡散層２
６、NMOSトランジスタQ2のソースとなるN+拡散層２７、
NMOSトランジスタQ2のゲート２８を備え、加えてP型サ
ブストレート２１とN+拡散層２３間のPN接合はNMOSトラ
ンジスタQ1に寄生するダイオードDaをつくり、P型サブ
ストレート２１とN+拡散層２６間のPN接合はNMOSトラン
ジスタQ2に寄生するダイオードDbをつくっている。
構造の中につくり込んだ場合のプロセス構造を説明す
る。図２は、本発明の第一の実施例の整流回路をあらわ
す構造図である。本実施例では、P型サブストレート２
１上に、P+拡散層２２、NMOSトランジスタQ1のドレイン
となるN+拡散層２３、NMOSトランジスタQ1のソースとな
るN+拡散層２４、NMOSトランジスタQ1のゲート２５、さ
らにNMOSトランジスタQ2のドレインとなるN+拡散層２
６、NMOSトランジスタQ2のソースとなるN+拡散層２７、
NMOSトランジスタQ2のゲート２８を備え、加えてP型サ
ブストレート２１とN+拡散層２３間のPN接合はNMOSトラ
ンジスタQ1に寄生するダイオードDaをつくり、P型サブ
ストレート２１とN+拡散層２６間のPN接合はNMOSトラン
ジスタQ2に寄生するダイオードDbをつくっている。
【００１３】そして、端子１１がP+拡散層２２に、端子
１２がN+拡散層２３とゲート２５とに、端子１３はN+拡
散層２４とN+拡散層２７とに、端子１４はN+拡散層２６
とゲート２８とにそれぞれ接続されることによって、P
型サブストレート２１上に、NMOSトランジスタとダイオ
ードだけとからなる整流回路１０を構成することが可能
となる。本発明の第一の実施例によれば、寄生トランジ
スタによる電力ロスのない整流回路をCMOS構造を含んだ
同一基板上に同居する形でつくり込むことができ、特
に、直流出力端子VO(+)にグランドに対してプラスの電
圧を欲しいときに有効である。
１２がN+拡散層２３とゲート２５とに、端子１３はN+拡
散層２４とN+拡散層２７とに、端子１４はN+拡散層２６
とゲート２８とにそれぞれ接続されることによって、P
型サブストレート２１上に、NMOSトランジスタとダイオ
ードだけとからなる整流回路１０を構成することが可能
となる。本発明の第一の実施例によれば、寄生トランジ
スタによる電力ロスのない整流回路をCMOS構造を含んだ
同一基板上に同居する形でつくり込むことができ、特
に、直流出力端子VO(+)にグランドに対してプラスの電
圧を欲しいときに有効である。
【００１４】続いて、本発明の第二の実施例を図面に基
づいて詳細に説明する。図３は、本発明の第二の実施例
の整流回路をあらわす回路図である。なお、第一の実施
例で説明した図１と重複する構成については、同一の符
号を付すとともにその説明を省略する。第２の実施例の
整流回路３０は、第１の実施例の整流回路１０がNMOSト
ランジスタQ1とQ2を用いて構成されていたのに対し、PM
OSトランジスタQ3とQ4を用いて構成しているため、MOS
トランジスタQ3とQ4のそれぞれに寄生するダイオードDc
とDdの接続される向きは、第１の実施例のそれとは逆向
きである。
づいて詳細に説明する。図３は、本発明の第二の実施例
の整流回路をあらわす回路図である。なお、第一の実施
例で説明した図１と重複する構成については、同一の符
号を付すとともにその説明を省略する。第２の実施例の
整流回路３０は、第１の実施例の整流回路１０がNMOSト
ランジスタQ1とQ2を用いて構成されていたのに対し、PM
OSトランジスタQ3とQ4を用いて構成しているため、MOS
トランジスタQ3とQ4のそれぞれに寄生するダイオードDc
とDdの接続される向きは、第１の実施例のそれとは逆向
きである。
【００１５】つぎに、本発明の第二の実施例の動作につ
いて説明する。例えば、交流電源ACの位相が、端子１２
がプラスの電位に、端子１４がマイナスの電位になる状
態のときには、ダイオードDdは逆バイアスされ、PMOSト
ランジスタQ3はそのゲート電位がバルクに対してプラス
にバイアスされるためドレイン・ソース間が非導通とな
る。一方、ダイオードDcは順バイアスされ、PMOSトラン
ジスタQ4はそのゲート電圧とドレイン電圧がマイナスに
バイアスされ、ドレイン・ソース間が導通状態となるた
め、端子１３〜PMOSトランジスタQ4〜端子１４〜交流電
源AC〜端子１２〜ダイオードDc〜端子１１の経路が導通
する。そのとき、端子１３につながる直流出力端子VO
(+)にはマイナスの電圧が出力される。
いて説明する。例えば、交流電源ACの位相が、端子１２
がプラスの電位に、端子１４がマイナスの電位になる状
態のときには、ダイオードDdは逆バイアスされ、PMOSト
ランジスタQ3はそのゲート電位がバルクに対してプラス
にバイアスされるためドレイン・ソース間が非導通とな
る。一方、ダイオードDcは順バイアスされ、PMOSトラン
ジスタQ4はそのゲート電圧とドレイン電圧がマイナスに
バイアスされ、ドレイン・ソース間が導通状態となるた
め、端子１３〜PMOSトランジスタQ4〜端子１４〜交流電
源AC〜端子１２〜ダイオードDc〜端子１１の経路が導通
する。そのとき、端子１３につながる直流出力端子VO
(+)にはマイナスの電圧が出力される。
【００１６】逆に、交流電源ACの位相が、端子１４がプ
ラスの電位に、端子１２がマイナスの電位になる状態の
ときには、端子１３〜PMOSトランジスタQ3〜端子１２〜
交流電源AC〜端子１４〜ダイオードDd〜端子１１の経路
が導通する。このときも先程と同様に、端子１３につな
がる直流出力端子VO(+)にはマイナスの電圧が出力され
る。また、コンデンサCLは、直流出力端子VO(+)から出
力される電圧を平滑化し、安定した直流電圧を供給する
役割を果たしている。
ラスの電位に、端子１２がマイナスの電位になる状態の
ときには、端子１３〜PMOSトランジスタQ3〜端子１２〜
交流電源AC〜端子１４〜ダイオードDd〜端子１１の経路
が導通する。このときも先程と同様に、端子１３につな
がる直流出力端子VO(+)にはマイナスの電圧が出力され
る。また、コンデンサCLは、直流出力端子VO(+)から出
力される電圧を平滑化し、安定した直流電圧を供給する
役割を果たしている。
【００１７】今度は上記整流回路３０をモノリシックIC
構造の中につくり込んだ場合のプロセス構造を説明す
る。図４は、本発明の第二の実施例の整流回路をあらわ
す構造図である。本実施例では、N型サブストレート４
１上に、N+拡散層４２、PMOSトランジスタQ3のドレイン
となるP+拡散層４３、PMOSトランジスタQ3ソースとなる
P+拡散層４４、PMOSトランジスタQ3のゲート４５、さら
にPMOSトランジスタQ4のドレインとなるP+拡散層４６、
PMOSトランジスタQ4のソースとなるP+拡散層４７、PMOS
トランジスタQ4のゲート４８を備え、加えてN型サブス
トレート４１とP+拡散層４３間のPN接合はPMOSトランジ
スタQ3に寄生するダイオードDcをつくり、N型サブスト
レート４１とP+拡散層４６間のPN接合はPMOSトランジス
タQ4に寄生するダイオードDdをつくっている。
構造の中につくり込んだ場合のプロセス構造を説明す
る。図４は、本発明の第二の実施例の整流回路をあらわ
す構造図である。本実施例では、N型サブストレート４
１上に、N+拡散層４２、PMOSトランジスタQ3のドレイン
となるP+拡散層４３、PMOSトランジスタQ3ソースとなる
P+拡散層４４、PMOSトランジスタQ3のゲート４５、さら
にPMOSトランジスタQ4のドレインとなるP+拡散層４６、
PMOSトランジスタQ4のソースとなるP+拡散層４７、PMOS
トランジスタQ4のゲート４８を備え、加えてN型サブス
トレート４１とP+拡散層４３間のPN接合はPMOSトランジ
スタQ3に寄生するダイオードDcをつくり、N型サブスト
レート４１とP+拡散層４６間のPN接合はPMOSトランジス
タQ4に寄生するダイオードDdをつくっている。
【００１８】そして、端子１１がN+拡散層４２に、端子
１２がN+拡散層４３とゲート４５とに、端子１３はP+拡
散層４４とP+拡散層４７とに、端子１４はP+拡散層４６
とゲート４８とにそれぞれ接続されることによって、N
型サブストレート４１上に、PMOSトランジスタとダイオ
ードだけとからなる整流回路３０を構成することが可能
となる。本発明の第二の実施例によれば、寄生トランジ
スタによる電力ロスのない整流回路をCMOS構造を含んだ
同一基板上に同居する形でつくり込むことができ、特
に、直流出力端子VO(+)にグランドに対してマイナスの
電圧を欲しいときに有効である。
１２がN+拡散層４３とゲート４５とに、端子１３はP+拡
散層４４とP+拡散層４７とに、端子１４はP+拡散層４６
とゲート４８とにそれぞれ接続されることによって、N
型サブストレート４１上に、PMOSトランジスタとダイオ
ードだけとからなる整流回路３０を構成することが可能
となる。本発明の第二の実施例によれば、寄生トランジ
スタによる電力ロスのない整流回路をCMOS構造を含んだ
同一基板上に同居する形でつくり込むことができ、特
に、直流出力端子VO(+)にグランドに対してマイナスの
電圧を欲しいときに有効である。
【００１９】続いて、本発明の第三の実施例を図面に基
づいて詳細に説明する。図５は、本発明の第三の実施例
をあらわす回路図である。本実施例では、先に第一、第
二の実施例で紹介した整流回路５０（１０、３０）を搭
載してICカードシステムに応用した例を説明する。一般
的にICカードシステムは、回路(IC)を搭載したコンタク
トレスカード（以下、ICカードという）やカードリーダ
ライタ、そして図示しないホストコンピュータなどから
構成される。整流回路５０を搭載したICカードは、端子
１１が接地され、端子１２と端子１４の間には電磁誘導
コイルL1が接続され、端子１３には接地との間に回路
（IC）１００と平滑用コンデンサCLとが接続されてい
る。また、カードリーダライタは、電磁誘導コイルL1と
相互インダクタンスの関係を持つように設けた別の電磁
誘導コイルL0と交流電源ACとを備えている。
づいて詳細に説明する。図５は、本発明の第三の実施例
をあらわす回路図である。本実施例では、先に第一、第
二の実施例で紹介した整流回路５０（１０、３０）を搭
載してICカードシステムに応用した例を説明する。一般
的にICカードシステムは、回路(IC)を搭載したコンタク
トレスカード（以下、ICカードという）やカードリーダ
ライタ、そして図示しないホストコンピュータなどから
構成される。整流回路５０を搭載したICカードは、端子
１１が接地され、端子１２と端子１４の間には電磁誘導
コイルL1が接続され、端子１３には接地との間に回路
（IC）１００と平滑用コンデンサCLとが接続されてい
る。また、カードリーダライタは、電磁誘導コイルL1と
相互インダクタンスの関係を持つように設けた別の電磁
誘導コイルL0と交流電源ACとを備えている。
【００２０】次に、本発明の第三の実施例の動作につい
て説明する。まず、交流電源ACから出力される交流電圧
を、カードリーダライタ側の電磁誘導コイルL0とICカー
ド側の電磁誘導コイルL1間の相互誘導効果を利用して電
磁誘導コイルL1に伝達する。このようにして伝達された
交流電圧を、整流回路５０によって直流電圧に変換して
端子１３に出力する。こうして端子１３に出力された直
流電圧によって、回路１００を駆動するということにな
る。このように本発明のICカードシステムによれば、電
磁誘導コイルL0、L1間を、電気的に絶縁した状態であっ
ても、カードリダライタに設けられた交流電源ACの電圧
によって、ICカード内の回路１００を駆動することがで
きる。また、ICカードに搭載した整流回路５０を構成す
る際にウェルのない構造にしたので、回路（IC）自体の
薄型化すなわちICカードの薄型化が可能になる。
て説明する。まず、交流電源ACから出力される交流電圧
を、カードリーダライタ側の電磁誘導コイルL0とICカー
ド側の電磁誘導コイルL1間の相互誘導効果を利用して電
磁誘導コイルL1に伝達する。このようにして伝達された
交流電圧を、整流回路５０によって直流電圧に変換して
端子１３に出力する。こうして端子１３に出力された直
流電圧によって、回路１００を駆動するということにな
る。このように本発明のICカードシステムによれば、電
磁誘導コイルL0、L1間を、電気的に絶縁した状態であっ
ても、カードリダライタに設けられた交流電源ACの電圧
によって、ICカード内の回路１００を駆動することがで
きる。また、ICカードに搭載した整流回路５０を構成す
る際にウェルのない構造にしたので、回路（IC）自体の
薄型化すなわちICカードの薄型化が可能になる。
【００２１】
【発明の効果】以上詳細に説明したように、本発明の整
流回路によれば、２つのMOSトランジスタだけを用いて
整流回路を構成したことにより、従来の整流回路にみら
れた寄生トランジスタによる電力ロスを無くすことがで
き、また、その整流回路を容易にCMOS構造を含む同一基
板上につくり込むことができるようになった。さらに、
ウェルを使わない構造であるため、小さいパターン面積
でつくることできる。これにより、本発明の整流回路を
内蔵したLSIの薄型化はもちろんのこと、当該LSIを様々
な製品に搭載する際にも製品自体の薄型化が可能となっ
た。そして、コストパフォーマンスの面からも非常に大
きな成果を挙げている。
流回路によれば、２つのMOSトランジスタだけを用いて
整流回路を構成したことにより、従来の整流回路にみら
れた寄生トランジスタによる電力ロスを無くすことがで
き、また、その整流回路を容易にCMOS構造を含む同一基
板上につくり込むことができるようになった。さらに、
ウェルを使わない構造であるため、小さいパターン面積
でつくることできる。これにより、本発明の整流回路を
内蔵したLSIの薄型化はもちろんのこと、当該LSIを様々
な製品に搭載する際にも製品自体の薄型化が可能となっ
た。そして、コストパフォーマンスの面からも非常に大
きな成果を挙げている。
【図１】本発明の第一の実施例の整流回路をあらわす回
路図
路図
【図２】本発明の第一の実施例の整流回路をあらわす構
造図
造図
【図３】本発明の第二の実施例の整流回路をあらわす回
路図
路図
【図４】本発明の第二の実施例の整流回路をあらわす構
造図
造図
【図５】本発明の第三の実施例をあらわす回路図
【図６】従来の整流回路をあらわす回路図
【図７】従来の整流回路をあらわす構造図
【符号の説明】 １０、３０、５０ 整流回路 １１、１２、１３、１４ 入力端子 Q1、Q2 NMOSトランジスタ Q3、Q4 PMOSトランジスタ Da、Db、Dc、Dd ダイオード AC 交流電源 CL 平滑用コンデンサ VO 直流電圧出力端子
Claims (14)
- 【請求項１】 交流電圧を整流することによって直流電
圧に変換する整流回路において、 共通に結線されたゲートとドレインが、交流電圧入力の
一方の端子に接続した第一のMOSトランジスタと、 共通に結線されたゲートとドレインが、前記交流電圧入
力の他方の端子に接続した第二のMOSトランジスタと、 前記第一のMOSトランジスタのドレインとゲートとに接
続し、前記交流電圧入力の一方の端子と直流電圧出力の
他方の端子との間に接続された第一のダイオードと、 前記第二のMOSトランジスタのドレインとゲートとに接
続し、前記交流電圧入力の他方の端子と前記直流電圧出
力の他方の端子との間に接続された第二のダイオードと
からなり、 前記第一、第二のMOSトランジスタのそれぞれのソース
は共通に結線され、前記直流電圧出力の一方の端子に接
続し、 前記第一、第二のMOSトランジスタのそれぞれのバルク
は共通に結線され、前記直流電圧出力の他方の端子に接
続することを特徴とする整流回路。 - 【請求項２】 前記第一、第二のMOSトランジスタは、
鏡面対称に配置接続されたNMOSトランジスタであること
を特徴とする請求項１記載の整流回路。 - 【請求項３】 前記第一、第二のMOSトランジスタは、
鏡面対称に配置接続されたPMOSトランジスタであること
を特徴とする請求項１記載の整流回路。 - 【請求項４】 前記第一のダイオードは前記第一のMOS
トランジスタに、前記第二のダイオードは前記第一のMO
Sトランジスタに寄生的に付随して成ることを特徴とす
る請求項１記載の整流回路。 - 【請求項５】 交流電圧を整流することによって直流電
圧に変換する整流回路において、 第一導電型の半導体基板と、 前記第一導電型の半導体基板上に形成され、 直流電圧出力の他方の端子に接続された第一導電型領域
と、 交流電圧入力の一方の端子に接続され、第一のMOSトラ
ンジスタのドレインとなる第一の第二導電型領域と、 前記交流電圧入力の一方の端子に接続された第一のMOS
トランジスタのゲートと、 前記交流電圧入力の他方の端子に接続され、第二のMOS
トランジスタのドレインとなる第二の第二導電型領域
と、 前記交流電圧入力の他方の端子に接続された第二のMOS
トランジスタのゲートと、 前記直流電圧出力の一方の端子に共通に接続され、前記
第一、第二のMOSトランジスタのソースとなる第三の第
二導電型領域と、 前記第一のMOSトランジスタのドレインとゲートとに接
続し、前記交流電圧入力の一方の端子と直流電圧出力の
他方の端子との間に接続された第一のダイオードと、 前記第二のMOSトランジスタのドレインとゲートとに接
続し、前記交流電圧入力の他方の端子と前記直流電圧出
力の他方の端子との間に接続された第二のダイオードと
から成ることを特徴とする整流回路。 - 【請求項６】 前記第一のダイオードは、前記第一導電
型の半導体基板と前記第一の第二導電型領域間の接合に
より、前記第一のMOSトランジスタに寄生的に付随して
成ることを特徴とする請求項５記載の整流回路。 - 【請求項７】 前記第二のダイオードは、前記第一導電
型の半導体基板と前記第二の第二導電型領域間の接合に
より、前記第二のMOSトランジスタに寄生的に付随して
成ることを特徴とする請求項５記載の整流回路。 - 【請求項８】 ICを搭載したカードと、該カードの読み
書きをおこなうカードリーダライタと、ホストコンピュ
ータとから構成されるICカードシステムにおいて、 前記カードは、 共通に結線されたゲートとドレインが交流電圧入力の一
方の端子に接続した第一のMOSトランジスタと、共通に
結線されたゲートとドレインが前記交流電圧入力の他方
の端子に接続した第二のMOSトランジスタと、前記第一
のMOSトランジスタのドレインとゲートとに接続し、前
記交流電圧入力の一方の端子と直流電圧出力の他方の端
子との間に接続された第一のダイオードと、前記第二の
MOSトランジスタのドレインとゲートとに接続し、前記
交流電圧入力の他方の端子と前記直流電圧出力の他方の
端子との間に接続された第二のダイオードとからなり、
前記第一、第二のMOSトランジスタのそれぞれのソース
は共通に結線され、前記直流電圧出力の一方の端子に接
続し、前記第一、第二のMOSトランジスタのそれぞれの
バルクは共通に結線され、前記直流電圧出力の他方の端
子に接続した整流回路を備えることを特徴とするICカー
ドシステム。 - 【請求項９】 前記整流回路内の前記第一、第二のMOS
トランジスタは、鏡面対称に配置接続されたNMOSトラン
ジスタであることを特徴とする請求項８記載のICカード
システム。 - 【請求項１０】 前記整流回路内の前記第一、第二のMO
Sトランジスタは、鏡面対称に配置接続されたPMOSトラ
ンジスタであることを特徴とする請求項８記載のICカー
ドシステム。 - 【請求項１１】 前記整流回路内の前記第一のダイオー
ドは前記第一のMOSトランジスタに、前記第二のダイオ
ードは前記第一のMOSトランジスタに寄生的に付随して
成ることを特徴とする請求項８記載のICカードシステ
ム。 - 【請求項１２】 ICを搭載したカードと、該カードの読
み書きをおこなうカードリーダライタと、ホストコンピ
ュータとから構成されるICカードシステムにおいて、 前記カードは、 第一導電型の半導体基板と、前記第一導電型の半導体基
板上に形成され、直流電圧出力の他方の端子に接続され
た第一導電型領域と、交流電圧入力の一方の端子に接続
され、第一のMOSトランジスタのドレインとなる第一の
第二導電型領域と、前記交流電圧入力の一方の端子に接
続された第一のMOSトランジスタのゲートと、前記交流
電圧入力の他方の端子に接続され、第二のMOSトランジ
スタのドレインとなる第二の第二導電型領域と、前記交
流電圧入力の他方の端子に接続された第二のMOSトラン
ジスタのゲートと、前記直流電圧出力の一方の端子に共
通に接続され、前記第一、第二のMOSトランジスタのソ
ースとなる第三の第二導電型領域と、前記第一のMOSト
ランジスタのドレインとゲートとに接続し、前記交流電
圧入力の一方の端子と直流電圧出力の他方の端子との間
に接続された第一のダイオードと、前記第二のMOSトラ
ンジスタのドレインとゲートとに接続し、前記交流電圧
入力の他方の端子と前記直流電圧出力の他方の端子との
間に接続された第二のダイオードとから成る整流回路を
備えたことを特徴とするICカードシステム。 - 【請求項１３】 前記整流回路内の前記第一のダイオー
ドは、前記第一導電型の半導体基板と前記第一の第二導
電型領域間の接合により、前記第一のMOSトランジスタ
に寄生的に付随して成ることを特徴とする請求項１２記
載のICカードシステム。 - 【請求項１４】 前記整流回路内の前記第二のダイオー
ドは、前記第一導電型の半導体基板と前記第二の第二導
電型領域間の接合により、前記第二のMOSトランジスタ
に寄生的に付随して成ることを特徴とする請求項１２記
載のICカードシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32778794A JPH08186229A (ja) | 1994-12-28 | 1994-12-28 | 整流回路およびそれを搭載したｉｃカードシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32778794A JPH08186229A (ja) | 1994-12-28 | 1994-12-28 | 整流回路およびそれを搭載したｉｃカードシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186229A true JPH08186229A (ja) | 1996-07-16 |
Family
ID=18202985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32778794A Pending JPH08186229A (ja) | 1994-12-28 | 1994-12-28 | 整流回路およびそれを搭載したｉｃカードシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242597B2 (en) | 2004-08-04 | 2007-07-10 | Nidek Co., Ltd. | Rectifier circuit and vision regeneration assisting apparatus having the same |
| CN108075457A (zh) * | 2017-12-27 | 2018-05-25 | 上海传英信息技术有限公司 | 一种抗浪涌电路、浪涌管及具有该浪涌管的电气设备 |
-
1994
- 1994-12-28 JP JP32778794A patent/JPH08186229A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242597B2 (en) | 2004-08-04 | 2007-07-10 | Nidek Co., Ltd. | Rectifier circuit and vision regeneration assisting apparatus having the same |
| CN108075457A (zh) * | 2017-12-27 | 2018-05-25 | 上海传英信息技术有限公司 | 一种抗浪涌电路、浪涌管及具有该浪涌管的电气设备 |
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