JP2002152080A - タグ及びそれに用いる半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】電子ＩＤ認証タグを実現するための所定の回路
機能を半導体チップに実現し、タグとしての紙などの曲
がりやすい材料に半導体チップをすき込めるようにす
る。 【解決手段】半導体チップの形成に際し、標準のＣＭＯ
Ｓプロセスを用いて、回路駆動用電源電圧発生用の整流
回路を容量結合ＭＯＳダイオードクランプ回路付きＭＯ
Ｓダイオード整流回路で構成し、該整流回路と同一の回
路形式でかつ負荷電流比に比例して回路定数が設定され
たクロック復調回路と、該整流回路の入力端子と該クロ
ック復調回路の入力端子を同一端子とすることで、入力
信号レベルの変動に対してクロック復調回路の出力特性
を安定なものにする。さらに、データ送信用変調回路に
該電源発生用の整流回路に用いられた同一タイプのＭＯ
Ｓトランジスタを用いてデータ送信用変調回路を構成す
ることで、整流電圧に比例した変調負荷電流を発生し、
安定な変調動作としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リーダ装置から電
力兼クロック用信号として送信されたＡＭ変調ＲＦ(Rad
io Frequency)信号を受けて、ＡＣ電源や電池及びクロ
ックや搬送波などの信号発生源を持たないＩＤ認証用の
タグ及びそれに用いられる半導体集積回路に関する。特
に、チップに内蔵したアンテナまたは、チップに接続し
た外付けアンテナあるいはコイルから得られる信号か
ら、論理回路やメモリ回路などの信号処理回路を動作さ
せるための電力及びクロックを取り出し、受信したデー
タに応じて当該メモリの内容の一部を送信データとして
アンテナあるいはコイルを介してリーダ装置に送信する
送受信回路を有する半導体集積回路に関するものであ
る。

【０００２】

【従来の技術】高周波信号を用いたＲＦＩＤ(Radio Fre
quency Identification)タグは、アンテナで受信した例
えば１００％ＡＭ変調ＲＦ信号から、ダイオードとコン
デンサをそれぞれ複数用いた回路で、データ、クロック
及び電力を取り出し、送信時には該ダイオード及び該コ
ンデンサ、アンテナを含む回路のインピーダンスを変化
させる回路を用いてデータを送信する受動型タグが一般
的である。 このような受動型タグを従来ディスクリー
ト部品であるショットキーダイオードを用い、かつメモ
リや論理回路は異なるチップを用いるというように複数
の部品で構成していた実施例として、特開平１０−３２
２２５０に示されている。この実施例における電力及び
データの取り出しを行う送受信回路の構成を図６に示
す。

【０００３】

【発明が解決しようとする課題】このような従来の送受
信回路では、整流回路とクロック復調回路にその高周波
特性からショットキーダイオードというディスクリート
部品を用いるため、それらの体積にもとづく部品配置の
ために、製流回路とクロック復調回路のそれぞれの入力
端子を同一にして同一レベルを入力することができな
い。逆に上記２つの入力端子はマイクロストリップ線路
等によるインピーダンス素子を用いて高週波における整
合を個別に最適化することができ、それぞれの入力端子
での高周波信号振幅を高めて検波効率を上げることがで
きる。しかし、複数の整合回路及びディスクリート部品
のため、タグ全体としては大きなものになり、紙にすき
込むには問題になる。

【０００４】送受信回路の最小化を考えた場合、ひとつ
の半導体集積回路化が考えられ、チップ厚さと同等サイ
ズの大きさ、例えば0.3mm□程度のチップ面積を想定す
るとチップ内部にインピーダンス整合回路を設けること
は、大きさの問題から物理的に困難である。

【０００５】標準的なCMOSプロセスを用いて上記送受信
回路を集積化することで面積の最小化を図り、インピー
ダンス素子を用いた複数の整合回路を設けずに、発生し
た電源電圧に対して安定なクロック復調を行い、該電源
電圧で動作する論理回路やメモリの信号処理回路を動作
させるクロック信号を供給することが必要である。さら
に送信時の変調動作においても、該電源電圧に対して安
定した動作を確保することが必要である。

【０００６】

【課題を解決するための手段】上述した課題に対して、
標準のＣＭＯＳプロセスを用いて、回路駆動用電源発生
用の整流回路をＮ（２≦Ｎで、Ｎは整数）段構成の容量
結合ＭＯＳダイオードクランプ回路付きＭＯＳダイオー
ド整流回路で構成し、該整流回路と同一の回路形式でか
つ負荷ＤＣ電流比に比例して回路定数が設定されたクロ
ック復調回路と、該整流回路の入力端子と該クロック復
調回路の入力端子を同一端子とすることで、入力信号レ
ベルの変動に対してクロック復調回路の出力特性を安定
にしている。さらに、データ送信用変調回路に該電源発
生用の整流回路に用いられた同一タイプのＭＯＳトラン
ジスタを用いてデータ送信用変調回路を構成すること
で、整流電圧に比例した変調負荷電流を発生し、安定な
変調動作としている。該整流回路と該クロック復調回路
の負荷電流が所定の比例関係になるように該整流回路の
出力の電源電圧でバイアスされた電流源Ａを基準に比例
した電流が流れる電流源Ｂを該クロック復調用回路の放
電電流としている。

【０００７】該電源電圧には論理回路やメモリの信号処
理回路や該電流源Ａや該電源電圧のリミッタ回路が接続
され、これらがすべて動作する場合には、該電流源Ａに
流れる電流値より大きな電流が流れ、該クロック復調回
路の出力電圧の方が該電源電圧より大となることがある
ため、該クロック復調回路の出力と該整流回路の出力の
間に放電回路を設けた。これにより、エンベロープ復調
動作する該クロック復調回路の出力信号を、該電源電圧
を分割した電位でスライスして安定なクロック信号とし
て波形整形することができる。

【０００８】また、データ送信用変調回路に該整流回路
の整流用ＭＯＳダイオードと同一のしきい値をもったＭ
ＯＳトランジスタを用いて該整流回路のインピーダンス
可変動作を行う放電回路を設けた。これにより、送信時
の変調動作においても、安定した動作範囲が確保可能な
最適設計ができる。該クロック復調回路の出力端子か
ら、該整流回路の出力である電源端子に対して、ＭＯＳ
ダイオードを用いて一方向の放電回路を設けて、該論理
回路や該メモリの信号処理回路の動作による該整流回路
の負荷が増大した時に該クロック復調回路の出力端子で
振幅制限している。この一方向の放電回路には、ＭＯＳ
ダイオード以外に、ＰＮダイオード、複数のＭＯＳトラ
ンジスタを用いた組み合わせ回路等がある。

【０００９】該整流回路の出力ＤＣ電圧を配線のみで直
接該論理回路や該メモリの信号処理回路に供給すると、
その配線を介して整流回路に流れる高周波電流の大部分
が流れることになり、回路機能動作に障害が生じること
を避ける必要がある。そこで、該整流回路と、該論理回
路や該メモリの信号処理回路の間に、電源リップル除去
用容量をタイル状に分割して配置し、該整流回路の出力
端子が該電源容量に接続された端子とは異なる該電源容
量の端子から該論理回路や該メモリの信号処理回路に電
力を供給するように配置することで、高周波電流を該電
源容量に流して対策している。尚、電源容量はそのシリ
ーズインピーダンスを下げるため、１０ｕｍ□以下のサ
イズのタイル状を複数個配置している。また、最少動作
電源電圧確保のためにも容量を増やすためにチップ周辺
にもタイル状に分割した容量を配置するが、この周辺容
量がコイル状の形状をもつと、アンテナとの結合が生
じ、アンテナ設計がし難くなるため、リング形状となら
ないように一部で分割する手段を適用する。

【００１０】

【発明の実施の形態】本発明のＩＤ認証タグ用チップを
用いたシステム構成図を図２に示す。ＩＤ認証タグ２１
１はアンテナ２０７を内蔵した単一チップの場合と、ア
ンテナ２０７を外付けした単一チップで構成される場合
があり、該タグ２１１に電力兼クロック用信号を送り、
該チップでのインピーダンス変化によって送信される信
号を受け取るリーダ装置２０５により送信されたＡＭ変
調ＲＦ(Radio Frequency)信号を受けるための該チップ
に内蔵されたアンテナ２０７または、該チップに接続さ
れた外部アンテナ２０７があって、該ＡＭ変調ＲＦ信号
からチップ内部回路を動作させる電力を発生する為の複
数の容量とダイオード接続された複数のＭＯＳトランジ
スタからなる整流回路と該整流回路と同一回路形式のク
ロック復調回路と、該チップから該リーダ装置に通信す
る為の変調動作を行う変調回路とからなる送受信回路２
０８と該送受信回路から該電力を供給されて動作するＣ
ＭＯＳ論理回路２０９とメモリ２１０の信号処理回路を
有するＩＤ認証タグ用チップと通信を行う。

【００１１】図３に本発明のＩＤ認証タグ用チップのブ
ロック図を示す。該リーダ装置から送信されたＡＭ変調
ＲＦ信号を受けるための該チップに内蔵されたアンテナ
２０７または、該チップに接続される外部アンテナ２０
７があって、該ＡＭ変調ＲＦ信号からチップ内部回路を
動作させる電力を発生する為の、複数の容量とダイオー
ド接続された複数のＭＯＳトランジスタからなる整流回
路３０３と、クロックを復調するための該整流回路と同
一回路形式のクロック復調回路３０５と、該チップから
該リーダ装置に通信する為の変調動作を行う変調回路３
０４とからなる送受信回路と該送受信回路から該電力と
該クロックを供給されて動作する論理回路やメモリの信
号処理回路を有するＩＤ認証タグ用チップにおいて、該
整流回路と該クロック復調回路は、共にＮ（２≦Ｎで、
Ｎは整数）段構成の容量結合ＭＯＳダイオードクランプ
回路付きＭＯＳダイオード整流回路で構成され、各段の
該ダイオード整流回路の入力容量接続端子３０１はアン
テナ端子に接続され、１段目のクランプＭＯＳダイオー
ドのアノードはサブストレートの電位に接続され、２段
目以降の各段のクランプＭＯＳダイオードのアノードは
その前段の該容量結合ＭＯＳダイオードクランプ回路付
きＭＯＳダイオード整流回路の出力端子でかつ整流用容
量に接続された端子に接続され、該整流回路と該クロッ
ク復調回路の対応する容量及びＭＯＳサイズの回路定数
が、該整流回路と該クロック復調回路のそれぞれの負荷
ＤＣ電流源３０６と３０７の大きさに比例して設定さ
れ、かつ該整流回路の入力端子と該クロック復調回路の
入力端子を同一端子とし、該クロック復調回路の出力端
子から該整流回路の出力である電源端子に対して一方向
の放電回路３０８を設けて、該クロック復調回路の出力
端子での電圧制限している。これにより、クロック振幅
を十分そのスライスレベルを制限できるので、クロック
復調回路に接続されるＣＭＯＳ論理回路に対して十分な
識別可能なクロック振幅を提供できる。

【００１２】図１に本発明のＩＤ認証タグ用チップの具
体的な送受信回路でＮ＝２での実施例を示す。アンテナ
の２端子のひとつはアンテナ接続端子１０１に接続さ
れ、他方はサブストレートと同電位のＧＮＤに接続され
る。 ２段構成の容量結合ＭＯＳダイオードクランプ回
路付きＭＯＳダイオード整流回路の１段目の回路は、結
合容量１０２、クランプＭＯＳダイオード１０３と整流
用ＭＯＳダイオード１０４で構成され、該整流用ＭＯＳ
ダイオード１０４の出力側には１段目の整流出力容量１
０５が接続される。２段目は結合容量１１０、クランプ
用ＭＯＳダイオード１０９と整流用ＭＯＳダイオード１
１１で構成され、該整流用ＭＯＳダイオード１１１の出
力には、整流用容量１１２が接続される。これらが、上
述の整流回路３０３に相当する。一方、該クロック復調
回路３０５は、結合容量１１５と１２０、クランプ用Ｍ
ＯＳダイオード１１６と１１９、整流用ＭＯＳダイオー
ド１１７と１２１で構成され、さらに整流用容量１１８
と１２２で構成される。

【００１３】チップのＰ型サブストレートの電位に対し
て正負に変化する受信回路入力信号に対する寄生素子動
作対策として、１段目の容量結合クランプ回路のクラン
プ用ＭＯＳダイオード１０３、１１６にサブストレート
に対するＰＮ接合がオンする電圧より低いしきい値電圧
を持つＮ型ＭＯＳトランジスタを用いている。回路図で
は示さないが、Ｎ型サブストレートに対してはＰ型ＭＯ
Ｓトランジスタになる。

【００１４】２段構成の該ＭＯＳダイオード整流回路の
段間ノードに、該整流回路に用いられている整流用Ｎ型
ＭＯＳダイオード(もしくはＰ型ＭＯＳ)と同型のＮ型Ｍ
ＯＳトランジスタ１０６をダイオード接続してアノード
側を接続し、カソード側にＮ型ＭＯＳトランジスタ１０
８のドレインを接続し、該Ｎ型ＭＯＳトランジスタのゲ
ートを変調信号入力端子１０７とし、該Ｎ型ＭＯＳトラ
ンジスタのソースを接地した放電回路を用いる。これに
より、整流電圧に比例した変調負荷電流を発生すること
で、安定な変調動作としている。

【００１５】図１では、クランプ用ＭＯＳダイオード
（１０９、１１９）や整流用ＭＯＳダイオード（１０
４、１１１、１１７、１２１）をＮ型ＭＯＳトランジス
タで示したが、Ｐ型ＭＯＳトランジスタでも実現できる
し、その場合には、変調用ＭＯＳダイオード１０６もＰ
型ＭＯＳトランジスタとすることで安定な変調動作とな
る。

【００１６】また、図１で、ＭＯＳダイオード１１４
は、上述の放電回路３０８に相当するひとつの実施例で
ある。さらに、図１で該クロック復調回路の出力端子１
２３に接続されたＮ型ＭＯＳトランジスタ１２５は、上
述の負荷ＤＣ電流源３０７に相当するひとつの実施例
で、該Ｎ型ＭＯＳトランジスタ１２５のゲート端子１２
４に該整流回路の出力端子１１３に接続される負荷ＤＣ
電流回路３０６のバイアス電圧を供給することで、比例
した電流負荷を実現できる。この負荷ＤＣ電流の比で、
該整流回路の容量とＭＯＳトランジスタと該クロック復
調回路の容量とＭＯＳトランジスタの定数を設定するこ
とで安定な復調クロック信号を得ることができる。

【００１７】図４及び図５に該チップのレイアウト配置
実施例を示す。図４が該整流回路と該クロック復調回路
の配置部分と該論理回路と該メモリの信号処理回路の配
置部分との間に、小容量値をもつタイル形状の電源容量
を複数配置した例であり、図５は、図４にさらにチップ
周辺部に同様な容量を配置した例である。アンテナ接続
端子４０１、４０２に対して、整流回路部分４０３とク
ロック復調部分４０４を近接対称配置して、同一端子か
ら高周波入力電流がバランス良く流れる配置としてい
る。

【００１８】整流回路部分４０３の出力ＤＣ端子部分４
０５、４０６を配線のみで直接論理回路やメモリの信号
処理回路４１７に供給するとその配線を介して整流回路
に流れる高周波電流の大部分が流れることになり、回路
機能動作に障害が生じる場合がある。そこで、整流回路
部４０３と処理回路部４１７の間に、電源リップル除去
用容量４１３をタイル状に分割して配置し、該整流回路
の出力端子４０５、４０６が該電源容量に接続された端
子とは異なる該電源容量の端子４１６から該信号処理回
路部４１７に電力を供給するように配置し、高周波電流
を該電源容量に流して対策している。整流回路部４０３
とクロック復調回路部４０４のＧＮＤ端子４０７、４０
８、４０９、４１０、４１１も同様に直接信号処理回路
部４１７に接続されるのではなく、該タイル状に分割配
置された容量を介して、高周波電流が信号処理回路部４
１７に流れることを防いでいる。

【００１９】図５のように機能回路が配置されたチップ
上にアンテナコイルを形成する場合でかつ、周辺容量４
１９がコイルと同心のリング形状であると誘導電流の発
生による寄生相互インダクタンスが生じ、本来のアンテ
ナコイル設計がし難くなるという欠点があるため、図５
に示すようにタイル状の周辺容量を一部をカットし、リ
ング形状にならないようにしている。

【００２０】上述の図４及び図５に関して、示した容量
配置は、タイル状の個々の容量の配列の数値まで限定す
るものでなく、該整流部分４０３、該クロック復調部分
４０４と該論理部分４１７の間に配置することを必要に
応じて配置することを示したものである。また、該整流
部分４０３、該クロック復調部分４０４と該信号処理回
路部４１７及びアンテナ端子４０１，４０２の配置を図
に示した一通りのみに限定するものでもなく、種々の組
み合わせがあり得るのはいうまでもない。

【００２１】さらに、上記説明では１００％ＡＭ変換と
限定して例で説明しているが、放電回路によるリミッタ
動作によりエンベローブ復調振幅精度をあけることが可
能で、１００％未満のＡＭ変調信号でもクロック復調可
能であり、タグとして実現できる。

【００２２】さらに、上記説明では１００％ＡＭ変調と
限定して例で説明しているが、放電回路によるリミッタ
動作によりエンベロープ復調振幅精度をあげることが可
能で、１００％未満のＡＭ変調信号でもクロック復調可
能であり、タグとして実現できる。

【００２３】

【発明の効果】上述した構成の送受信回路をＩＤ認証用
タグチップに適用することで、電池やＡＣ電源を持たな
い超小型なＩＤ認証タグ用チップが実現でき、さらに
は、超小型なＩＤ認証タグが実現できる。クロック振幅
を十分そのスライスレベルを制限できるので、クロック
復調回路に接続される論理回路等に対して十分な識別可
能なクロック振幅を提供できる。さらに、送信時の変調
動作範囲もＩＤ認証タグ用チップの受信電力の強弱に関
わらず広範囲に安定動作が可能であり、ＭＯＳトランジ
スタのしきい値ばらつきに対しても安定したデータ送信
用変調動作を確保できる。

【図面の簡単な説明】

【図１】本発明のＩＤ認証タグ用チップの具体的な送受
信回路の実施例を示した図である。

【図２】本発明のＩＤ認証タグ用チップを用いたシステ
ム構成図を示した図である。

【図３】本発明のＩＤ認証タグ用チップのブロック図を
示した図である。

【図４】 本発明のＩＤ認証タグ用チップの電源リップ
ル除去用容量(遮蔽容量)を示した図である。

【図５】本発明のＩＤ認証タグ用チップの電源リップル
除去用容量(周辺容量)を示した図である。

【図６】従来技術による送受信回路を示す図である。

【符号の説明】

１００、１０１、３０１、３０２…アンテナ入力端子、
１０２、１１０、１１５、１２０、５０３、５１０、５
１７…フライングコンデンサ、１０３、１０４、１０
９、１１１、１１６、１１７、１１９、１２１…ＮＭＯ
Ｓダイオード、１０５、１１２、１１８、１２２、５０
６、５１４、５１９…コンデンサ、１０６…データ送信
用変調回路用ＮＭＯＳダイオード、１０８…データ送信
用変調回路用ＮＭＯＳスイッチ、１０７、５１３…デー
タ送信用変調信号入力端子、１１４…放電用ＮＭＯＳダ
イオード、１２５…クロック復調用ＮＭＯＳ電流源、１
２４…バイアス端子、１１３、３１０、５２０…駆動電
力出力端子、１２３、３１１…クロック復調回路の出力
端子、２０１、２０７…アンテナ、２０２…変調器、２
０３…データ処理回路、２０４…復調器、２０５…リー
ダ装置、２０６…外部システム接続端子、２０８…送受
信回路、２０９…ＣＭＯＳ論理回路、２１０…メモリ、
２１１…ＩＤ認証タグ、２１２、２１３…通信信号、２
１４…クロック復調信号、２１５、３１２…データ送信
用変調信号、２１６…電源電圧、２１７、２１８…ＣＭ
ＯＳ論理回路とメモリ間のデータ信号、３０３…整流回
路、３０４…変調回路、３０５…クロック復調回路、３
０６…整流回路負荷電流源、３０７…クロック復調回路
負荷電流源、３０８…放電回路、３０９…論理回路及び
メモリ、４０１、４０２…アンテナ接続端子、４０３…
整流回路部、４０４…クロック復調部、４０５、４０６
…出力ＤＣ端子部、４０７、４０８、４０９、４１０、
４１１…ＧＮＤ端子部、４１２、４１６…ＶＤＤ配線、
４１３…電源容量、４１４、４１５…ＧＮＤ配線、４１
７…信号処理回路部、４１８…ＩＤ認証タグ用チップ、
４１９…周辺容量、５００…高周波信号入力端子、５０
１、５０２、５０８、５１５…インピーダンス素子、５
０４、５０５、５１１、５１２、５１６、５１８…ショ
ットキバリアダイオード、５０７…抵抗器、５０９…ク
ロック／データの出力端子。

フロントページの続き (72)発明者 宇佐美 光雄 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 浜岸 孝博 神奈川県横浜市戸塚区戸塚町180番地 日 立通信システム株式会社内 (72)発明者 山本 師久 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 渡邊 一希 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大熊 利昭 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内

Claims (6)

【特許請求の範囲】
1. 【請求項１】リーダ装置から送信される電力兼クロック
   信号を受けるためのアンテナと、前記電力兼クロック用
   信号からチップ内部回路を動作させる電力を発生するた
   めの整流回路と、前記電力兼クロック信号からクロック
   信号を復調するクロック復調回路と、所定の論理回路と
   を備えるタグであって、 前記整流回路及び前記クロック復調回路のそれぞれは、
   １つの半導体基板に形成されたＭＯＳダイオード及び容
   量を含むタグ。
2. 【請求項２】請求項１において、 前記整流回路及び前記クロック復調回路は、共にＮ（２
   ≦Ｎで、Ｎは整数）段構成の容量結合ＭＯＳダイオード
   クランプ回路付きＭＯＳダイオード整流回路で構成さ
   れ、各段の該ダイオード整流回路の入力容量接続ノード
   は前記アンテナに接続され、1段目のクランプＭＯＳダ
   イオードのアノードは前記半導体基板の電位に接続さ
   れ、２段目以降のクランプＭＯＳダイオードのアノード
   はその前段の該容量結合ＭＯＳダイオードクランプ回路
   付きＭＯＳダイオード整流回路の出力ノードでかつ整流
   用容量に接続されたノードに接続され、該整流回路と該
   クロック復調回路の対応する容量及びＭＯＳサイズの回
   路定数が、該整流回路と該クロック復調回路の、それぞ
   れの負荷ＤＣ電流の大きさに比例して設定され、かつ該
   整流回路の入力端子と該クロック復調回路の入力端子を
   同一端子とし、該クロック復調回路の出力端子から、該
   整流回路の出力である電源ノードに対して、一方向の放
   電回路を設けて、該クロック復調回路の出力ノードでの
   電圧制限しているタグ。
3. 【請求項３】請求項１または２において、前記アンテナ
   端子に接続される１段目の容量結合クランプ回路のクラ
   ンプ用ＭＯＳダイオードに、サブストレートに対するＰ
   Ｎ接合がオンする電圧より低いしきい値電圧を持つＭＯ
   Ｓトランジスタを用いるタグ。
4. 【請求項４】請求項２において、 前記Ｎ段構成の該ＭＯＳダイオード整流回路の所定の段
   間ノードに、該整流回路に用いられている整流用ダイオ
   ード（Ｎ型ＭＯＳもしくはＰ型ＭＯＳ）と同型の第１Ｍ
   ＯＳトランジスタをダイオード接続してアノード側を接
   続し、カソード側にＮ型の第２ＭＯＳトランジスタのド
   レインを接続し、前記第２ＭＯＳトランジスタのゲート
   を変調信号入力ノードとし、前記第２ＭＯＳトランジス
   タのソースを接地した放電回路を有するタグ。
5. 【請求項５】請求項１から４のいずれかにおいて、 前記タグは、前記整流回路と、前記クロック復調回路
   と、前記論理回路と、メモリの信号処理回路とが１つの
   半導体基板に形成された半導体チップを含み、 前記半導体チップは、前記論理回路と前記メモリの信号
   処理回路の間に、電源リップル除去用容量がタイル状に
   分割して配置され、該整流回路の出力ノードが該電源容
   量に接続されたノードとは異なる該電源容量のノードか
   ら該論理回路と該メモリの信号処理回路に電力を供給す
   るように配置されているタグ。
6. 【請求項６】請求項１から４のいずれかにおいて、 前記タグは、前記整流回路と、前記クロック復調回路
   と、機能回路とが１つの半導体基板に形成された半導体
   チップを含み、前記半導体チップは、前記機能回路を配
   置した部分の周辺に、リング形状にならないように電源
   リップル除去用容量をタイル状に配置されているタグ。