JPH10210751A - 整流回路および半導体集積回路並びにｉｃカード - Google Patents
整流回路および半導体集積回路並びにｉｃカードInfo
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- JPH10210751A JPH10210751A JP9009396A JP939697A JPH10210751A JP H10210751 A JPH10210751 A JP H10210751A JP 9009396 A JP9009396 A JP 9009396A JP 939697 A JP939697 A JP 939697A JP H10210751 A JPH10210751 A JP H10210751A
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Abstract
(57)【要約】
【課題】 ダイオード接続のＭＯＳＦＥＴを使用した従
来の整流回路にあっては、ＭＯＳダイオードがオンされ
ている状態におけるゲート・ソース間電圧が１〜２Ｖと
低いため、負荷電流が大きいときの整流効率を向上させ
るにはＭＯＳダイオードのサイズを大きくしてオン抵抗
を下げてやらなければならず、半導体集積回路化を図る
上で不利であった。 【解決手段】 ダイオードブリッジを構成する素子のう
ち少なくとも出力側の一対の素子をＭＯＳＦＥＴ（Ｑ
１，Ｑ２）で構成するとともに電力の供給を受けるコイ
ルの両端子（Ｔ１，Ｔ２）の内側に別途中間端子（ＴＰ
１，ＴＰ２）を設け、その中間端子（ＴＰ１，ＴＰ２）
を上記ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のドレインに接続し
コイルの外側の両端子（Ｔ１，Ｔ２）を上記ＭＯＳＦＥ
Ｔ（Ｑ１，Ｑ２）のゲートに接続するようにした。
来の整流回路にあっては、ＭＯＳダイオードがオンされ
ている状態におけるゲート・ソース間電圧が１〜２Ｖと
低いため、負荷電流が大きいときの整流効率を向上させ
るにはＭＯＳダイオードのサイズを大きくしてオン抵抗
を下げてやらなければならず、半導体集積回路化を図る
上で不利であった。 【解決手段】 ダイオードブリッジを構成する素子のう
ち少なくとも出力側の一対の素子をＭＯＳＦＥＴ（Ｑ
１，Ｑ２）で構成するとともに電力の供給を受けるコイ
ルの両端子（Ｔ１，Ｔ２）の内側に別途中間端子（ＴＰ
１，ＴＰ２）を設け、その中間端子（ＴＰ１，ＴＰ２）
を上記ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のドレインに接続し
コイルの外側の両端子（Ｔ１，Ｔ２）を上記ＭＯＳＦＥ
Ｔ（Ｑ１，Ｑ２）のゲートに接続するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける整流回路に適用して有効な技術に関し、特に非接
触型ＩＣカードに用いられるトランシーバ用半導体集積
回路における整流回路に利用して有効な技術に関する。
おける整流回路に適用して有効な技術に関し、特に非接
触型ＩＣカードに用いられるトランシーバ用半導体集積
回路における整流回路に利用して有効な技術に関する。
【０００２】
【従来の技術】非接触型ＩＣカードとして、コイルの相
互誘導現象を利用してデータの送受信および電力の供給
を受けるようにしたものが提案されている。かかる非接
触型ＩＣカードに用いられるトランシーバ用半導体集積
回路においては、電磁結合を使用してコイルを介して入
力される交流信号から電源電圧および受信データ信号が
生成される。このようなトランシーバ用半導体集積回路
においては、コイルが接続される端子間にダイオードブ
リッジからなる整流回路が設けられ、この整流回路によ
って交流信号が直流電圧に変換され、定電圧電源回路に
供給される。
互誘導現象を利用してデータの送受信および電力の供給
を受けるようにしたものが提案されている。かかる非接
触型ＩＣカードに用いられるトランシーバ用半導体集積
回路においては、電磁結合を使用してコイルを介して入
力される交流信号から電源電圧および受信データ信号が
生成される。このようなトランシーバ用半導体集積回路
においては、コイルが接続される端子間にダイオードブ
リッジからなる整流回路が設けられ、この整流回路によ
って交流信号が直流電圧に変換され、定電圧電源回路に
供給される。
【０００３】本発明者等は、非接触型ＩＣカードに用い
られるトランシーバ用半導体集積回路における整流回路
について検討した。
られるトランシーバ用半導体集積回路における整流回路
について検討した。
【０００４】従来、整流回路としてはダイオードブリッ
ジ回路が知られている。かかるダイオードブリッジ回路
をＭＯＳＦＥＴからなる半導体集積回路において構成す
る場合、図８に示すように、各ダイオードをゲートとド
レインとを結合したいわゆるダイオード接続のＭＯＳＦ
ＥＴによって置き換えて構成する技術がある。
ジ回路が知られている。かかるダイオードブリッジ回路
をＭＯＳＦＥＴからなる半導体集積回路において構成す
る場合、図８に示すように、各ダイオードをゲートとド
レインとを結合したいわゆるダイオード接続のＭＯＳＦ
ＥＴによって置き換えて構成する技術がある。
【０００５】
【発明が解決しようとする課題】上記ダイオード接続の
ＭＯＳＦＥＴ（以下、ＭＯＳダイオードと称する）を使
用した整流回路にあっては、ＭＯＳダイオードがオンさ
れている状態におけるゲート・ソース間電圧が１〜２Ｖ
と低いため、負荷電流が大きいときの整流効率を向上さ
せるにはＭＯＳダイオードのサイズ（特にゲート幅）を
大きくしてオン抵抗を下げてやらなければならず、半導
体集積回路化を図る上で不利であるという欠点がある。
ＭＯＳＦＥＴ（以下、ＭＯＳダイオードと称する）を使
用した整流回路にあっては、ＭＯＳダイオードがオンさ
れている状態におけるゲート・ソース間電圧が１〜２Ｖ
と低いため、負荷電流が大きいときの整流効率を向上さ
せるにはＭＯＳダイオードのサイズ（特にゲート幅）を
大きくしてオン抵抗を下げてやらなければならず、半導
体集積回路化を図る上で不利であるという欠点がある。
【０００６】本発明の目的は、ＭＯＳＦＥＴで構成され
る整流回路において素子サイズを大きくすることなくオ
ン抵抗を小さくして整流効率を向上させることができる
整流回路を提供することにある。
る整流回路において素子サイズを大きくすることなくオ
ン抵抗を小さくして整流効率を向上させることができる
整流回路を提供することにある。
【０００７】本発明の他の目的は、ＭＯＳＦＥＴを主た
る構成素子とするＭＯＳ半導体集積回路に適した整流回
路を提供することにある。
る構成素子とするＭＯＳ半導体集積回路に適した整流回
路を提供することにある。
【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１０】すなわち、本発明の整流回路は、ダイオー
ドブリッジを構成する素子のうち少なくとも出力側の一
対の素子をＭＯＳＦＥＴで構成するとともに電力の供給
を受けるコイルの両端子の内側に別途中間端子を設け、
その中間端子を上記ＭＯＳＦＥＴのドレインに接続しコ
イルの外側の両端子を上記ＭＯＳＦＥＴのゲートに接続
するようにしたものである。
ドブリッジを構成する素子のうち少なくとも出力側の一
対の素子をＭＯＳＦＥＴで構成するとともに電力の供給
を受けるコイルの両端子の内側に別途中間端子を設け、
その中間端子を上記ＭＯＳＦＥＴのドレインに接続しコ
イルの外側の両端子を上記ＭＯＳＦＥＴのゲートに接続
するようにしたものである。
【００１１】上記した手段によれば、ダイオードブリッ
ジを構成するＭＯＳＦＥＴのゲートとドレインを結合し
て同一の電圧を印加するＭＯＳダイオードを用いた従来
の整流回路に比べて素子サイズを増大させることなくＭ
ＯＳダイオードのオン抵抗を小さくすることができ、こ
れによって整流効率を向上させることができる。
ジを構成するＭＯＳＦＥＴのゲートとドレインを結合し
て同一の電圧を印加するＭＯＳダイオードを用いた従来
の整流回路に比べて素子サイズを増大させることなくＭ
ＯＳダイオードのオン抵抗を小さくすることができ、こ
れによって整流効率を向上させることができる。
【００１２】また、ダイオードブリッジを構成する接地
点側の素子として、出力側のＭＯＳＦＥＴのドレイン領
域とそれが形成されるウェル領域との間のＰＮ接合ダイ
オードを用いるようにする。
点側の素子として、出力側のＭＯＳＦＥＴのドレイン領
域とそれが形成されるウェル領域との間のＰＮ接合ダイ
オードを用いるようにする。
【００１３】これによって、ダイオードブリッジを構成
するＭＯＳＦＥＴそのものを小さくできるのみならず、
接地点側のダイオードも小さくすることができ、整流回
路をコンパクトに構成して占有面積を低減することがで
きる。
するＭＯＳＦＥＴそのものを小さくできるのみならず、
接地点側のダイオードも小さくすることができ、整流回
路をコンパクトに構成して占有面積を低減することがで
きる。
【００１４】
【発明の実施の形態】以下、本発明の実施例について図
面を用いて説明する。
面を用いて説明する。
【００１５】図１は本発明に係る整流回路を備えた非接
触型ＩＣカードに用いられるトランシーバ用ＩＣ１０の
構成およびこれを搭載したＩＣカード全体の概略構成を
示すブロック図である。
触型ＩＣカードに用いられるトランシーバ用ＩＣ１０の
構成およびこれを搭載したＩＣカード全体の概略構成を
示すブロック図である。
【００１６】この実施例のトランシーバ用ＩＣを搭載し
たＩＣカードは、例えばプリント配線層により渦巻き状
に形成されたコイルＬと、該コイルＬの両端子に接続さ
れデータの送受信および電源電圧の生成を行なうトラン
シーバ用ＩＣ１０と、該トランシーバ用ＩＣ１０に接続
されデータの処理、記憶および送信データの形成を行な
うマイクロコンピュータチップ２０と、上記トランシー
バ用ＩＣ１０に接続された外付けのコンデンサＣＦ，Ｃ
ｔ１，Ｃｔ２等により構成されている。図には１つの渦
巻きパターンからなるコイルが示されているが、外部の
リード・ライト装置のヘッドの構成に応じて同様の渦巻
きパターンを２つ有するコイルとされる場合もある。
たＩＣカードは、例えばプリント配線層により渦巻き状
に形成されたコイルＬと、該コイルＬの両端子に接続さ
れデータの送受信および電源電圧の生成を行なうトラン
シーバ用ＩＣ１０と、該トランシーバ用ＩＣ１０に接続
されデータの処理、記憶および送信データの形成を行な
うマイクロコンピュータチップ２０と、上記トランシー
バ用ＩＣ１０に接続された外付けのコンデンサＣＦ，Ｃ
ｔ１，Ｃｔ２等により構成されている。図には１つの渦
巻きパターンからなるコイルが示されているが、外部の
リード・ライト装置のヘッドの構成に応じて同様の渦巻
きパターンを２つ有するコイルとされる場合もある。
【００１７】上記マイクロコンピュータチップ２０は記
憶装置として電気的に書込み・消去が可能なＥＥＰＲＯ
Ｍを内蔵しており、ＩＣカードがリード・ライト装置か
ら排出されて電源の供給を受けない状態においてもデー
タを保持できるように構成されている。
憶装置として電気的に書込み・消去が可能なＥＥＰＲＯ
Ｍを内蔵しており、ＩＣカードがリード・ライト装置か
ら排出されて電源の供給を受けない状態においてもデー
タを保持できるように構成されている。
【００１８】特に制限されないが、トランシーバ用ＩＣ
１０内の各ブロックを構成する回路素子は、公知の半導
体集積回路の製造技術によって、単結晶シリコンのよう
な１個の半導体基板上において形成される。
１０内の各ブロックを構成する回路素子は、公知の半導
体集積回路の製造技術によって、単結晶シリコンのよう
な１個の半導体基板上において形成される。
【００１９】１はトランシーバ用ＩＣ１０の外部端子Ｔ
１，Ｔ２に接続（外付け）された電磁結合手段としての
コイルＬより入力された交流信号を整流して直流電源電
圧を生成するダイオードブリッジからなる整流回路で、
この整流回路１の出力ノードは外部端子Ｔ３に接続さ
れ、この外部端子Ｔ３には１０ｎＦのような比較的大き
な容量値を有する電源フィルタ容量ＣＦが接続可能にさ
れている。２は整流回路１によって整流された電圧の変
動を吸収して６〜２０Ｖの所定の電位の電源電圧Ｖccを
生成する電圧リミッタ回路、３は生成された電源電圧Ｖ
ccを安定化させるシリーズレギュレータからなる電源安
定化回路で、この電源安定化回路３から出力された電源
電圧ＶDDは当該チップ内部の各回路に供給されるととも
に、外部端子Ｔ４に接続されたマイクロコンピュータチ
ップ２０へも供給される。
１，Ｔ２に接続（外付け）された電磁結合手段としての
コイルＬより入力された交流信号を整流して直流電源電
圧を生成するダイオードブリッジからなる整流回路で、
この整流回路１の出力ノードは外部端子Ｔ３に接続さ
れ、この外部端子Ｔ３には１０ｎＦのような比較的大き
な容量値を有する電源フィルタ容量ＣＦが接続可能にさ
れている。２は整流回路１によって整流された電圧の変
動を吸収して６〜２０Ｖの所定の電位の電源電圧Ｖccを
生成する電圧リミッタ回路、３は生成された電源電圧Ｖ
ccを安定化させるシリーズレギュレータからなる電源安
定化回路で、この電源安定化回路３から出力された電源
電圧ＶDDは当該チップ内部の各回路に供給されるととも
に、外部端子Ｔ４に接続されたマイクロコンピュータチ
ップ２０へも供給される。
【００２０】４は上記電源安定化回路３から出力される
電源電圧ＶDDを監視して電源投入時にパワーオンリセッ
ト信号を発生するパワーオンリセット発生回路、５は外
部のマイクロコンピュータチップ２０に対するリセット
パルスＰｒを発生するリセットパルス発生回路である。
このリセットパルス発生回路５は、上記パワーオンリセ
ット発生回路４の出力がハイレベルに立ち上がってから
後述のＰＬＬ回路からなるクロック発生回路より出力さ
れるクロック信号を所定数計数したときに、リセットパ
ルスＰｒを形成して外部端子Ｔ５よりマイクロコンピュ
ータチップ２０へ出力する。
電源電圧ＶDDを監視して電源投入時にパワーオンリセッ
ト信号を発生するパワーオンリセット発生回路、５は外
部のマイクロコンピュータチップ２０に対するリセット
パルスＰｒを発生するリセットパルス発生回路である。
このリセットパルス発生回路５は、上記パワーオンリセ
ット発生回路４の出力がハイレベルに立ち上がってから
後述のＰＬＬ回路からなるクロック発生回路より出力さ
れるクロック信号を所定数計数したときに、リセットパ
ルスＰｒを形成して外部端子Ｔ５よりマイクロコンピュ
ータチップ２０へ出力する。
【００２１】６は上記コイル接続用外部端子Ｔ１，Ｔ２
に接続され入力交流信号を波形整形して出力するデータ
受信回路、７は波形整形された信号から「０」，「１」
のデータを再生するデータ復調回路で、復調されたデー
タは外部端子Ｔ６よりマイクロコンピュータチップ２０
へ出力される。この実施例のトランシーバ用ＩＣは、特
に制限されないが、ＰＳＫ（Phase Shift Keying）変調
された信号の位相変化を検出してデータを復調するよう
に構成されている。上記データ復調回路７は、例えば後
述のクロック発生回路から供給されるクロック信号に同
期して、上記データ受信回路６から出力された信号をラ
ッチするフリップフロップ等により構成することができ
る。
に接続され入力交流信号を波形整形して出力するデータ
受信回路、７は波形整形された信号から「０」，「１」
のデータを再生するデータ復調回路で、復調されたデー
タは外部端子Ｔ６よりマイクロコンピュータチップ２０
へ出力される。この実施例のトランシーバ用ＩＣは、特
に制限されないが、ＰＳＫ（Phase Shift Keying）変調
された信号の位相変化を検出してデータを復調するよう
に構成されている。上記データ復調回路７は、例えば後
述のクロック発生回路から供給されるクロック信号に同
期して、上記データ受信回路６から出力された信号をラ
ッチするフリップフロップ等により構成することができ
る。
【００２２】８は上記データ受信回路６で波形整形され
た信号に基づいて入力交流信号に含まれている４．９１
ＭＨｚの周波数の基準クロック信号に同期したクロック
信号ＣＬＫを発生するクロック発生回路で、発生された
クロックＣＬＫはチップ内のリセットパルス発生回路５
や外部端子Ｔ７を介してチップ外部のマイクロコンピュ
ータ２０等へ供給される。９は外部端子Ｔ８を介してマ
イクロコンピュータチップ２０より入力されるシリアル
送信データに基づいて、外部端子Ｔ９，Ｔ１０にドレイ
ン端子が接続されているドライブＭＯＳＦＥＴ Ｑｄ
１，Ｑｄ２をオン、オフ駆動して、コンデンサＣｔ１，
Ｃｔ２とコイルＬとからなる共振回路を共振状態および
非共振状態に切り換えることでデータを送信するバッフ
ァ回路等からなるデータ送信回路である。
た信号に基づいて入力交流信号に含まれている４．９１
ＭＨｚの周波数の基準クロック信号に同期したクロック
信号ＣＬＫを発生するクロック発生回路で、発生された
クロックＣＬＫはチップ内のリセットパルス発生回路５
や外部端子Ｔ７を介してチップ外部のマイクロコンピュ
ータ２０等へ供給される。９は外部端子Ｔ８を介してマ
イクロコンピュータチップ２０より入力されるシリアル
送信データに基づいて、外部端子Ｔ９，Ｔ１０にドレイ
ン端子が接続されているドライブＭＯＳＦＥＴ Ｑｄ
１，Ｑｄ２をオン、オフ駆動して、コンデンサＣｔ１，
Ｃｔ２とコイルＬとからなる共振回路を共振状態および
非共振状態に切り換えることでデータを送信するバッフ
ァ回路等からなるデータ送信回路である。
【００２３】この実施例のＰＬＬ回路からなる上記クロ
ック発生回路８は、外部から入力された交流信号から抽
出された基準クロック信号ＣＫinと帰還クロック信号Ｃ
Ｋｆの位相差を検出する位相比較器８０と、抵抗Ｒ１，
Ｒ２と容量Ｃ１とからなり位相差に応じた制御電圧Ｖｃ
ｏを発生するループフィルタ８３と、このループフィル
タ８３からの制御電圧Ｖｃｏに応じた周波数で発振する
電圧制御発振器８４と、上記ループフィルタ８３の出力
電圧Ｖｃｏを監視してＰＬＬの誤ロックを防止する信号
および発振器の発振許容信号を形成して上記チャージポ
ンプ８２及び電圧制御発振器８４に供給する誤ロック防
止回路８５と、上記電圧制御発振器８４の発振信号を分
周する分周器８６とにより構成されている。
ック発生回路８は、外部から入力された交流信号から抽
出された基準クロック信号ＣＫinと帰還クロック信号Ｃ
Ｋｆの位相差を検出する位相比較器８０と、抵抗Ｒ１，
Ｒ２と容量Ｃ１とからなり位相差に応じた制御電圧Ｖｃ
ｏを発生するループフィルタ８３と、このループフィル
タ８３からの制御電圧Ｖｃｏに応じた周波数で発振する
電圧制御発振器８４と、上記ループフィルタ８３の出力
電圧Ｖｃｏを監視してＰＬＬの誤ロックを防止する信号
および発振器の発振許容信号を形成して上記チャージポ
ンプ８２及び電圧制御発振器８４に供給する誤ロック防
止回路８５と、上記電圧制御発振器８４の発振信号を分
周する分周器８６とにより構成されている。
【００２４】上記分周器８６より出力されたクロック信
号ＣＬＫは帰還クロックＣＫｆとして上記位相比較器８
１に帰還されるとともに、システムクロックとして上記
データ復調回路７およびリセットパルス発生回路５並び
に外部のマイクロコンピュータチップ２０に対して供給
される。
号ＣＬＫは帰還クロックＣＫｆとして上記位相比較器８
１に帰還されるとともに、システムクロックとして上記
データ復調回路７およびリセットパルス発生回路５並び
に外部のマイクロコンピュータチップ２０に対して供給
される。
【００２５】図２には、上記整流回路１と整流回路１に
接続されるコイルＬの構成の一実施例が示されている。
接続されるコイルＬの構成の一実施例が示されている。
【００２６】この実施例の整流回路１は、基準電位とし
ての接地点にアノード端子が接続された一対のＰＮ接合
ダイオードＤ１，Ｄ２と、これらのダイオードＤ１，Ｄ
２のカソード端子と出力ノードｎ１にドレイン・ソース
が接続されたＮチャネル形のＭＯＳＦＥＴ Ｑ１，Ｑ２
とから構成されている。
ての接地点にアノード端子が接続された一対のＰＮ接合
ダイオードＤ１，Ｄ２と、これらのダイオードＤ１，Ｄ
２のカソード端子と出力ノードｎ１にドレイン・ソース
が接続されたＮチャネル形のＭＯＳＦＥＴ Ｑ１，Ｑ２
とから構成されている。
【００２７】また、電力の供給を受けるコイルＬの両側
の端子Ｔ１，Ｔ２の内側の同一距離位置に一対の中間端
子（タップ）ＴＰ１，ＴＰ２が設けられ、この中間端子
ＴＰ１，ＴＰ２が上記ダイオードＤ１，Ｄ２とＭＯＳＦ
ＥＴ Ｑ１，Ｑ２との接続ノードｎ２，ｎ３にそれぞれ
接続されているとともに、コイルＬの両側の端子Ｔ１，
Ｔ２が上記ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲートにそれぞ
れ接続されている。
の端子Ｔ１，Ｔ２の内側の同一距離位置に一対の中間端
子（タップ）ＴＰ１，ＴＰ２が設けられ、この中間端子
ＴＰ１，ＴＰ２が上記ダイオードＤ１，Ｄ２とＭＯＳＦ
ＥＴ Ｑ１，Ｑ２との接続ノードｎ２，ｎ３にそれぞれ
接続されているとともに、コイルＬの両側の端子Ｔ１，
Ｔ２が上記ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲートにそれぞ
れ接続されている。
【００２８】上記のように構成された整流回路において
は、コイルＬに４．９１ＭＨｚのような交流信号を受け
ることにより、コイルＬの両側の端子Ｔ１，Ｔ２に生じ
る電圧ＶｐＡは図３の符号Ａのようになり、中間端子Ｔ
Ｐ１，ＴＰ２に生じる電圧ＶｐＢは図３の符号Ｂのよう
になる。そのため、ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲート
電圧が、波形ＡとＢの電位差（ＶｐＡ−ＶｐＢ）分だけ
従来のダイオード接続のＭＯＳＦＥＴに比べて高くな
り、それによってＭＯＳＦＥＴ Ｑ１，Ｑ２のオン抵抗
が低下するため整流効率が向上されるようになる。な
お、コイルの端子Ｔ１，ＴＰ１が負になるとき、中間端
子ＴＰ１は接地点よりもダイオードＤ１の順方向電圧Ｖ
FD分だけ低い電圧にクランプされ、端子Ｔ１はＴＰ１の
電位よりもさらにコイルの巻き線差分に相当する電圧Δ
Ｖだけ低い電位にクランプされる。反対側の端子Ｔ２，
ＴＰ２の電圧は、図３の波形と１８０°位相のずれた波
形となる。
は、コイルＬに４．９１ＭＨｚのような交流信号を受け
ることにより、コイルＬの両側の端子Ｔ１，Ｔ２に生じ
る電圧ＶｐＡは図３の符号Ａのようになり、中間端子Ｔ
Ｐ１，ＴＰ２に生じる電圧ＶｐＢは図３の符号Ｂのよう
になる。そのため、ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲート
電圧が、波形ＡとＢの電位差（ＶｐＡ−ＶｐＢ）分だけ
従来のダイオード接続のＭＯＳＦＥＴに比べて高くな
り、それによってＭＯＳＦＥＴ Ｑ１，Ｑ２のオン抵抗
が低下するため整流効率が向上されるようになる。な
お、コイルの端子Ｔ１，ＴＰ１が負になるとき、中間端
子ＴＰ１は接地点よりもダイオードＤ１の順方向電圧Ｖ
FD分だけ低い電圧にクランプされ、端子Ｔ１はＴＰ１の
電位よりもさらにコイルの巻き線差分に相当する電圧Δ
Ｖだけ低い電位にクランプされる。反対側の端子Ｔ２，
ＴＰ２の電圧は、図３の波形と１８０°位相のずれた波
形となる。
【００２９】上記コイルの中間端子ＴＰ１，ＴＰ２が設
けられる位置は、ＭＯＳＦＥＴＱ１，Ｑ２の最大定格す
なわちゲート端子に印加された電圧によって素子が破壊
されないための最大のゲート電圧Ｖｍａｘ以下になるよ
うに決定される。従って、中間端子ＴＰ１，ＴＰ２の位
置は発生する電源電圧Ｖccの大きさにも依存し、コイル
の全体の巻き線数をＮ’、中間端子間の巻き線数をＮと
すると、 （Ｎ’／２Ｎ）Ｖcc＜Ｖｍａｘ である。例えば、ＭＯＳＦＥＴ Ｑ１，Ｑ２の最大定格
が７Ｖで、発生する電源電圧Ｖccが５Ｖである場合に
は、Ｎ’／Ｎ＜２．８つまりＮ＝１とした場合Ｎ’は
２．８以下とする必要がある。
けられる位置は、ＭＯＳＦＥＴＱ１，Ｑ２の最大定格す
なわちゲート端子に印加された電圧によって素子が破壊
されないための最大のゲート電圧Ｖｍａｘ以下になるよ
うに決定される。従って、中間端子ＴＰ１，ＴＰ２の位
置は発生する電源電圧Ｖccの大きさにも依存し、コイル
の全体の巻き線数をＮ’、中間端子間の巻き線数をＮと
すると、 （Ｎ’／２Ｎ）Ｖcc＜Ｖｍａｘ である。例えば、ＭＯＳＦＥＴ Ｑ１，Ｑ２の最大定格
が７Ｖで、発生する電源電圧Ｖccが５Ｖである場合に
は、Ｎ’／Ｎ＜２．８つまりＮ＝１とした場合Ｎ’は
２．８以下とする必要がある。
【００３０】さらに、上記実施例の整流回路の出力ノー
ドｎ１には電源フィルタ容量ＣＦが接続されている。こ
のフィルタ容量の値は大きいほど望ましいため外付け容
量として接続されるのが一般的であるが、上記実施例の
トランシーバ用ＩＣのような場合には大きな容量を搭載
できないため、１０〜１００ｎＦのフィルタ容量が接続
され、整流回路の後段に電源を安定化させる電圧リミッ
タ回路２や電源安定化回路３が接続される。
ドｎ１には電源フィルタ容量ＣＦが接続されている。こ
のフィルタ容量の値は大きいほど望ましいため外付け容
量として接続されるのが一般的であるが、上記実施例の
トランシーバ用ＩＣのような場合には大きな容量を搭載
できないため、１０〜１００ｎＦのフィルタ容量が接続
され、整流回路の後段に電源を安定化させる電圧リミッ
タ回路２や電源安定化回路３が接続される。
【００３１】図４には、上記整流回路の具体的なデバイ
ス構造の実施例が示されている。
ス構造の実施例が示されている。
【００３２】図４において、１００はＰ型半導体基板、
１０１は半導体基板１００の表面に島状に形成された基
板よりも高不純物濃度のＰ型ウェル領域で、この実施例
では共通のウェル領域１０１の表面に前記ＭＯＳＦＥＴ
Ｑ１，Ｑ２のドレイン領域となるＮ型拡散領域１１
１，１１２とＱ１，Ｑ２の共通ソース領域となるＮ型拡
散領域１１３が形成され、拡散領域１１１と１１３との
間に絶縁膜を介してＭＯＳＦＥＴ Ｑ１のゲート電極１
２１が、また拡散領域１１２と１１３との間に絶縁膜を
介してＭＯＳＦＥＴ Ｑ２のゲート電極１２２がそれぞ
れ形成されている。さらに、ウェル領域１０１の表面に
は接地電位を与える電極１３１，１３２が接続されてお
り、これによってＰ型ウェル領域１０１とＮ型拡散領域
１１１との間のＰＮ接合がダイオードＤ１として、また
Ｐ型ウェル領域１０１とＮ型拡散領域１１２との間のＰ
Ｎ接合がダイオードＤ２としてそれぞれ機能し、図２に
示されているようなダイオードＤ１，Ｄ２とＭＯＳＦＥ
Ｔ Ｑ１，Ｑ２とからなる整流回路が構成される。
１０１は半導体基板１００の表面に島状に形成された基
板よりも高不純物濃度のＰ型ウェル領域で、この実施例
では共通のウェル領域１０１の表面に前記ＭＯＳＦＥＴ
Ｑ１，Ｑ２のドレイン領域となるＮ型拡散領域１１
１，１１２とＱ１，Ｑ２の共通ソース領域となるＮ型拡
散領域１１３が形成され、拡散領域１１１と１１３との
間に絶縁膜を介してＭＯＳＦＥＴ Ｑ１のゲート電極１
２１が、また拡散領域１１２と１１３との間に絶縁膜を
介してＭＯＳＦＥＴ Ｑ２のゲート電極１２２がそれぞ
れ形成されている。さらに、ウェル領域１０１の表面に
は接地電位を与える電極１３１，１３２が接続されてお
り、これによってＰ型ウェル領域１０１とＮ型拡散領域
１１１との間のＰＮ接合がダイオードＤ１として、また
Ｐ型ウェル領域１０１とＮ型拡散領域１１２との間のＰ
Ｎ接合がダイオードＤ２としてそれぞれ機能し、図２に
示されているようなダイオードＤ１，Ｄ２とＭＯＳＦＥ
Ｔ Ｑ１，Ｑ２とからなる整流回路が構成される。
【００３３】この実施例の構造によれば整流回路をコン
パクトに構成し占有面積を小さくすることができるとと
もに、Ｐウェル領域１０１には接地電位が印加されるた
め、内部回路を構成するＭＯＳＦＥＴとの間に大きな電
位差が生じることがなく、ラッチアップを起こしにくい
という利点がある。また、ラッチアップをさらに確実に
防止できるようにするため、上記ウェル領域１０１の周
囲にフローティング状態のＮ型拡散領域を設けるように
してもよい。
パクトに構成し占有面積を小さくすることができるとと
もに、Ｐウェル領域１０１には接地電位が印加されるた
め、内部回路を構成するＭＯＳＦＥＴとの間に大きな電
位差が生じることがなく、ラッチアップを起こしにくい
という利点がある。また、ラッチアップをさらに確実に
防止できるようにするため、上記ウェル領域１０１の周
囲にフローティング状態のＮ型拡散領域を設けるように
してもよい。
【００３４】図５および図６には、図２の整流回路１の
変形例が示されている。
変形例が示されている。
【００３５】このうち図５の回路は、図２の実施例にお
けるダイオードＤ１，Ｄ２の代わりにダイオード接続さ
れたＭＯＳＦＥＴ Ｑ３，Ｑ４を用いるようにしたもの
である。接地電位側のダイオードに関して出力側のよう
にオン抵抗が問題とならないのでこのように変形した回
路であっても、図２の実施例回路とほぼ同様の作用効果
を有する。また、図６の実施例は、図２の実施例におけ
るＭＯＳＦＥＴ Ｑ１，Ｑ２のゲートとコイルＬの両端
子との間に、抵抗と容量とからなる時定数回路１１，１
２を設けたものである。
けるダイオードＤ１，Ｄ２の代わりにダイオード接続さ
れたＭＯＳＦＥＴ Ｑ３，Ｑ４を用いるようにしたもの
である。接地電位側のダイオードに関して出力側のよう
にオン抵抗が問題とならないのでこのように変形した回
路であっても、図２の実施例回路とほぼ同様の作用効果
を有する。また、図６の実施例は、図２の実施例におけ
るＭＯＳＦＥＴ Ｑ１，Ｑ２のゲートとコイルＬの両端
子との間に、抵抗と容量とからなる時定数回路１１，１
２を設けたものである。
【００３６】図２の実施例の整流回路においてはＭＯＳ
ＦＥＴ Ｑ１，Ｑ２のゲートとドレインに異なる電位を
印加しているため、図中ハッチングを付した部分におい
て、ＭＯＳＦＥＴ Ｑ１，Ｑ２で電流が逆方向に流れる
おそれがあるが、図６のように時定数回路１１，１２を
設けることによりゲート電圧波形Ａを時間的に後（図３
では右側）にずらすことができ、これによって電圧の立
ち上がり部分での電流の逆流を防止することができる。
なお、電圧の立ち下がり部分での電流の逆流を防止した
い場合には、上記時定数回路１１，１２をコイル両端と
ゲート端子間でなく、中間端子とドレイン端子（ノード
ｎ２，ｎ３）との間に設けるようにすれば良い。また、
電圧の立ち上がり立ち下がりのどちらの逆流を防止した
方が整流効率が高くなるかは、後段の回路の構成等にも
よるので、回路形式に応じて選択するようにすれば良
い。さらに、電圧の立ち上がり時には端子Ｔ１の波形Ａ
が遅れ、立ち下がり時には端子ＴＰ１の波形Ｂが遅れる
ように工夫された回路を設けるようにしても良い。
ＦＥＴ Ｑ１，Ｑ２のゲートとドレインに異なる電位を
印加しているため、図中ハッチングを付した部分におい
て、ＭＯＳＦＥＴ Ｑ１，Ｑ２で電流が逆方向に流れる
おそれがあるが、図６のように時定数回路１１，１２を
設けることによりゲート電圧波形Ａを時間的に後（図３
では右側）にずらすことができ、これによって電圧の立
ち上がり部分での電流の逆流を防止することができる。
なお、電圧の立ち下がり部分での電流の逆流を防止した
い場合には、上記時定数回路１１，１２をコイル両端と
ゲート端子間でなく、中間端子とドレイン端子（ノード
ｎ２，ｎ３）との間に設けるようにすれば良い。また、
電圧の立ち上がり立ち下がりのどちらの逆流を防止した
方が整流効率が高くなるかは、後段の回路の構成等にも
よるので、回路形式に応じて選択するようにすれば良
い。さらに、電圧の立ち上がり時には端子Ｔ１の波形Ａ
が遅れ、立ち下がり時には端子ＴＰ１の波形Ｂが遅れる
ように工夫された回路を設けるようにしても良い。
【００３７】図７には、上記整流回路１の後段に接続さ
れる定電圧電源回路としての電圧リミッタ回路２の実施
例が示されている。
れる定電圧電源回路としての電圧リミッタ回路２の実施
例が示されている。
【００３８】この実施例の電圧リミッタ回路２は、シリ
コンのバンドギャップに相当する電圧（１．０〜１．２
Ｖ）の電圧を発生するバンドギャップ基準電圧発生回路
２１と、帰還ループを有しないシャント型定電圧回路２
２とからなる。定電圧回路２２は、前記整流回路１から
の電圧Ｖｉが入力される端子にコレクタが、またエミッ
タに定電流源Ｉ０が接続され、ベースにバンドギャップ
基準電圧発生回路２１からの基準電圧Ｖrefが印加され
たｎｐｎ型バイポーラ・トランジスタＱ１と、該トラン
ジスタＱ１とエミッタ共通接続されかつベースとコレク
タとが結合されたｎｐｎトランジスタＱ２と、該トラン
ジスタＱ２のコレクタと電源ラインとの間に直列に接続
された抵抗Ｒ１，Ｒ２からなる分圧回路と、前記抵抗Ｒ
１，Ｒ２の接続ノードｎ１にベースが接続されたｐｎｐ
トランジスタＱ３およびＱ３にダーリントン接続された
ｎｐｎトランジスタＱ４からなるインバーテッド・ダー
リントン回路と、上記トランジスタＱ４のベース・コレ
クタ間に接続された容量Ｃ２とにより構成されている。
この容量Ｃ２の値としては３０ｐＦ程度に設定すればよ
い。なお、ＣＦは外部端子Ｔ３に外付けされる電源フィ
ルタ容量であり、その値は１０ｎＦ程度である。
コンのバンドギャップに相当する電圧（１．０〜１．２
Ｖ）の電圧を発生するバンドギャップ基準電圧発生回路
２１と、帰還ループを有しないシャント型定電圧回路２
２とからなる。定電圧回路２２は、前記整流回路１から
の電圧Ｖｉが入力される端子にコレクタが、またエミッ
タに定電流源Ｉ０が接続され、ベースにバンドギャップ
基準電圧発生回路２１からの基準電圧Ｖrefが印加され
たｎｐｎ型バイポーラ・トランジスタＱ１と、該トラン
ジスタＱ１とエミッタ共通接続されかつベースとコレク
タとが結合されたｎｐｎトランジスタＱ２と、該トラン
ジスタＱ２のコレクタと電源ラインとの間に直列に接続
された抵抗Ｒ１，Ｒ２からなる分圧回路と、前記抵抗Ｒ
１，Ｒ２の接続ノードｎ１にベースが接続されたｐｎｐ
トランジスタＱ３およびＱ３にダーリントン接続された
ｎｐｎトランジスタＱ４からなるインバーテッド・ダー
リントン回路と、上記トランジスタＱ４のベース・コレ
クタ間に接続された容量Ｃ２とにより構成されている。
この容量Ｃ２の値としては３０ｐＦ程度に設定すればよ
い。なお、ＣＦは外部端子Ｔ３に外付けされる電源フィ
ルタ容量であり、その値は１０ｎＦ程度である。
【００３９】上記電圧リミッタ回路２はトランジスタＱ
１とＱ２とがレベルシフト回路として動作し、レベルシ
フトされた電圧を抵抗Ｒ１，Ｒ２からなる分圧回路で分
割してインバーテッド・ダーリントン回路に入力して出
力電流を流すものであり、抵抗Ｒ１，Ｒ２の抵抗値をｒ
１，ｒ２、トランジスタＱ３のベース・エミッタ間電圧
をＶbeQ3とすると、その出力電圧Ｖｏは、次式 Ｖｏ＝ＶREF＋（(Ｒ１／Ｒ２)＋１）・ＶbeQ3 で表される。
１とＱ２とがレベルシフト回路として動作し、レベルシ
フトされた電圧を抵抗Ｒ１，Ｒ２からなる分圧回路で分
割してインバーテッド・ダーリントン回路に入力して出
力電流を流すものであり、抵抗Ｒ１，Ｒ２の抵抗値をｒ
１，ｒ２、トランジスタＱ３のベース・エミッタ間電圧
をＶbeQ3とすると、その出力電圧Ｖｏは、次式 Ｖｏ＝ＶREF＋（(Ｒ１／Ｒ２)＋１）・ＶbeQ3 で表される。
【００４０】この実施例の電圧リミッタ回路２は、入力
電圧Ｖｉが高くなるとトランジスタＱ３のベース・エミ
ッタ間電圧が抵抗Ｒ１とＲ２で決まる比率で増加し、Ｑ
３のコレクタ電圧すなわちＱ４のベース電位が上昇して
Ｑ４のコレクタ電流を増加させるように作用する。一
方、入力電圧Ｖｉが低くなるとトランジスタＱ３のベー
ス・エミッタ間電圧が抵抗Ｒ１とＲ２で決まる比率で低
下し、Ｑ３のコレクタ電圧すなわちＱ４のベース電位が
降下してＱ４のコレクタ電流を減少させるように作用す
る。これによって安定した出力電圧Ｖｏが得られる。し
かも、抵抗分圧回路で出力回路に電圧を与えているの
で、抵抗比を変えるだけで簡単に所望のレベルの電源電
圧を出力することができる。
電圧Ｖｉが高くなるとトランジスタＱ３のベース・エミ
ッタ間電圧が抵抗Ｒ１とＲ２で決まる比率で増加し、Ｑ
３のコレクタ電圧すなわちＱ４のベース電位が上昇して
Ｑ４のコレクタ電流を増加させるように作用する。一
方、入力電圧Ｖｉが低くなるとトランジスタＱ３のベー
ス・エミッタ間電圧が抵抗Ｒ１とＲ２で決まる比率で低
下し、Ｑ３のコレクタ電圧すなわちＱ４のベース電位が
降下してＱ４のコレクタ電流を減少させるように作用す
る。これによって安定した出力電圧Ｖｏが得られる。し
かも、抵抗分圧回路で出力回路に電圧を与えているの
で、抵抗比を変えるだけで簡単に所望のレベルの電源電
圧を出力することができる。
【００４１】また、上記インバーテッド・ダーリントン
回路の出力側トランジスタＱ４のベース・コレクタ間に
容量Ｃ２が接続されているので、出力電流が急激に変化
して電源電圧が変動しても上記トランジスタＱ４のベー
スに同相帰還して電源電圧の変動を打ち消すように出力
電流を補償するため、安定した出力電圧を得ることがで
きる。
回路の出力側トランジスタＱ４のベース・コレクタ間に
容量Ｃ２が接続されているので、出力電流が急激に変化
して電源電圧が変動しても上記トランジスタＱ４のベー
スに同相帰還して電源電圧の変動を打ち消すように出力
電流を補償するため、安定した出力電圧を得ることがで
きる。
【００４２】以上説明したように上記実施例の整流回路
は、ブリッジをなす素子のうち少なくとも出力側の一対
の素子をＭＯＳＦＥＴで構成するとともに電力の供給を
受けるコイルの両端子の内側に別途中間端子を設け、そ
の中間端子を上記ＭＯＳＦＥＴのドレインに接続しコイ
ルの外側の両端子を上記ＭＯＳＦＥＴのゲートに接続す
るようにしたので、ダイオードブリッジを構成するＭＯ
ＳＦＥＴのゲートとドレインを結合して同一の電圧を印
加するＭＯＳダイオードを用いた従来の整流回路に比べ
て素子サイズを増大させることなくＭＯＳダイオードの
オン抵抗を小さくすることができ、これによって整流効
率を向上させることができるという効果がある。
は、ブリッジをなす素子のうち少なくとも出力側の一対
の素子をＭＯＳＦＥＴで構成するとともに電力の供給を
受けるコイルの両端子の内側に別途中間端子を設け、そ
の中間端子を上記ＭＯＳＦＥＴのドレインに接続しコイ
ルの外側の両端子を上記ＭＯＳＦＥＴのゲートに接続す
るようにしたので、ダイオードブリッジを構成するＭＯ
ＳＦＥＴのゲートとドレインを結合して同一の電圧を印
加するＭＯＳダイオードを用いた従来の整流回路に比べ
て素子サイズを増大させることなくＭＯＳダイオードの
オン抵抗を小さくすることができ、これによって整流効
率を向上させることができるという効果がある。
【００４３】また、ダイオードブリッジを構成する接地
点側の素子として、出力側のＭＯＳＦＥＴのドレイン領
域とそれが形成されるウェル領域との間のＰＮ接合ダイ
オードを用いるようにしたので、ダイオードブリッジを
構成するＭＯＳＦＥＴそのものを小さくできるのみなら
ず、接地点側のダイオードも小さくすることができ、整
流回路をコンパクトに構成して占有面積を低減すること
ができるという効果がある。
点側の素子として、出力側のＭＯＳＦＥＴのドレイン領
域とそれが形成されるウェル領域との間のＰＮ接合ダイ
オードを用いるようにしたので、ダイオードブリッジを
構成するＭＯＳＦＥＴそのものを小さくできるのみなら
ず、接地点側のダイオードも小さくすることができ、整
流回路をコンパクトに構成して占有面積を低減すること
ができるという効果がある。
【００４４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば負の電源電圧を発生する整流回
路に適用することもできる。その場合、ダイオードブリ
ッジを構成するＭＯＳＦＥＴＱ１，Ｑ２はＮチャネル形
でなくＰチャネル形とし、接地点側のダイオードＤ１，
Ｄ２は図２の実施例と逆向きに接続する。
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば負の電源電圧を発生する整流回
路に適用することもできる。その場合、ダイオードブリ
ッジを構成するＭＯＳＦＥＴＱ１，Ｑ２はＮチャネル形
でなくＰチャネル形とし、接地点側のダイオードＤ１，
Ｄ２は図２の実施例と逆向きに接続する。
【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である電磁結
合の非接触型ＩＣカードに用いられるトランシーバＩＣ
における整流回路に適用した場合について説明したが、
本発明はそれに限定されるものでなく、交流信号もしく
は交流電圧を整流して直流電源電圧を発生する整流回路
を必要とする半導体集積回路一般に利用することができ
る。
なされた発明をその背景となった利用分野である電磁結
合の非接触型ＩＣカードに用いられるトランシーバＩＣ
における整流回路に適用した場合について説明したが、
本発明はそれに限定されるものでなく、交流信号もしく
は交流電圧を整流して直流電源電圧を発生する整流回路
を必要とする半導体集積回路一般に利用することができ
る。
【００４６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４７】すなわち、ＭＯＳ半導体集積回路におい
て、オン抵抗が小さく整流効率が高いとともに占有面積
の小さな整流回路を実現することができる。
て、オン抵抗が小さく整流効率が高いとともに占有面積
の小さな整流回路を実現することができる。
【図１】本発明に係る整流回路を備えた非接触型ＩＣカ
ードに用いられるトランシーバ用ＩＣの構成を示すブロ
ック図である。
ードに用いられるトランシーバ用ＩＣの構成を示すブロ
ック図である。
【図２】整流回路の実施例を示す回路構成図である。
【図３】整流回路における出力波形を示す波形図であ
る。
る。
【図４】実施例の整流回路の具体的なデバイス構造例を
示す断面図である。
示す断面図である。
【図５】整流回路の第２の実施例を示す回路図である。
【図６】整流回路の第３の実施例を示す回路図である。
【図７】電圧リミッタ回路の実施例を示す回路構成図で
ある。
ある。
【図８】従来の整流回路の構成例を示す回路図である。
Ｌ コイル １ 整流回路 ２ 電圧リミッタ回路（定電圧電源回路） ３ 電源安定化回路 ４ パワーオンリセット発生回路 ５ リセットパルス発生回路 ６ データ受信回路 ７ データ復調回路 ８ クロック発生回路 ９ データ送信回路 １０ トランシーバ用半導体集積回路 ２０ マイクロコンピュータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｂ 5/00 (72)発明者 保谷 和男 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 安藤 公明 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項１】 ダイオードブリッジを構成する素子のう
ち少なくとも出力側の一対の素子がＭＯＳＦＥＴで構成
され、これらのＭＯＳＦＥＴの各ゲート端子に電力の供
給を受けるコイルの両端子がそれぞれ接続され、上記Ｍ
ＯＳＦＥＴの各ドレイン端子に上記コイルの内側に設け
られた一対の中間端子がそれぞれ接続されるように構成
されてなることを特徴とする整流回路。 - 【請求項２】 上記ダイオードブリッジを構成する素子
のうち少なくとも接地点側の一対の素子はゲートとドレ
インが結合されたダイオード接続のＭＯＳＦＥＴで構成
されていることを特徴とする請求項１に記載の整流回
路。 - 【請求項３】 上記ダイオードブリッジを構成する素子
のうち少なくとも接地点側の一対の素子はＰＮ接合ダイ
オードで構成されていることを特徴とする請求項１に記
載の整流回路。 - 【請求項４】 上記出力側の一対のＭＯＳＦＥＴは半導
体基板に形成された一つのウェル領域に形成されている
とともに、該ウェル領域は接地点に接続され、前記ウェ
ル領域と上記一対のＭＯＳＦＥＴの各ドレイン領域との
間のＰＮ接合を上記接地点側のダイオードとするように
構成されていることを特徴とする請求項３に記載の整流
回路。 - 【請求項５】 電磁結合手段が接続される外部端子と、
該外部端子に接続された電磁結合手段を介して入力され
た交流電圧を整流して直流電圧を形成する請求項１〜４
に記載の整流回路とを備えてなることを特徴とするＩＣ
カードのトランシーバ用半導体集積回路。 - 【請求項６】 上記整流回路の次段に、該整流回路で形
成された電源電圧を安定化させる定電圧回路を備えてな
ることを特徴とする請求項５に記載のＩＣカードのトラ
ンシーバ用半導体集積回路。 - 【請求項７】 １枚のカード状基板の上に、請求項６に
記載のトランシーバ用半導体集積回路と、該半導体集積
回路に接続された電磁結合手段と、マイクロコンピュー
タチップとが搭載され、上記トランシーバ用半導体集積
回路から上記マイクロコンピュータチップに対して電源
電圧の供給が行なわれるとともに、上記マイクロコンピ
ュータチップは上記トランシーバ用半導体集積回路を介
して外部装置との間のデータの送受信を行なうように構
成されてなることを特徴とする非接触型ＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009396A JPH10210751A (ja) | 1997-01-22 | 1997-01-22 | 整流回路および半導体集積回路並びにｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009396A JPH10210751A (ja) | 1997-01-22 | 1997-01-22 | 整流回路および半導体集積回路並びにｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10210751A true JPH10210751A (ja) | 1998-08-07 |
Family
ID=11719275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9009396A Withdrawn JPH10210751A (ja) | 1997-01-22 | 1997-01-22 | 整流回路および半導体集積回路並びにｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10210751A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002007225A1 (fr) * | 2000-07-14 | 2002-01-24 | Yamatake Corporation | Dispositif a semi-conducteur a grille isolee destine a un redresseur |
| WO2002015377A1 (fr) * | 2000-08-10 | 2002-02-21 | Yamatake Corporation | Unite de fourniture d'energie |
| JP2005267643A (ja) * | 2004-03-17 | 2005-09-29 | Infineon Technologies Ag | データ伝送インターフェースを有するデータ伝送ユニットおよびそのデータ伝送ユニットの駆動方法 |
| WO2006013626A1 (ja) * | 2004-08-04 | 2006-02-09 | Fujitsu Limited | Ｉｃカードおよび半導体装置 |
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