KR100213304B1 - 기판바이어스발생회로 - Google Patents

기판바이어스발생회로 Download PDF

Info

Publication number
KR100213304B1
KR100213304B1 KR1019910009908A KR910009908A KR100213304B1 KR 100213304 B1 KR100213304 B1 KR 100213304B1 KR 1019910009908 A KR1019910009908 A KR 1019910009908A KR 910009908 A KR910009908 A KR 910009908A KR 100213304 B1 KR100213304 B1 KR 100213304B1
Authority
KR
South Korea
Prior art keywords
circuit
well
pmos transistor
voltage
substrate
Prior art date
Application number
KR1019910009908A
Other languages
English (en)
Other versions
KR920001847A (ko
Inventor
요이찌 마쓰무라
Original Assignee
오가 노리오
소니 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오가 노리오, 소니 가부시끼가이샤 filed Critical 오가 노리오
Publication of KR920001847A publication Critical patent/KR920001847A/ko
Application granted granted Critical
Publication of KR100213304B1 publication Critical patent/KR100213304B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Abstract

본원 발명은 기판전위검출회로와 오실레이터회로와 펌핑회로를 최소한 구비한 기판바이어스발생회로에 있어서, 상기 펌핑회로는 n웰에 형성된 정류용 p채널 MOS트랜지스터를 가지고, 상기 n웰은 상기 정류용 p채널 MOS트랜지스터의 작동시에 마이너스전위로 유지됨으로써, 고효율의 펌핑동작을 실현하는 것이다.

Description

기판바이어스발생회로
제1도는 본원 발명의 기판바이어스발생회로의 일예의 요부회로도.
제2도는 본원 발명의 기판바이어스발생회로의 일예의 블록도.
제3도는 그 일예의 정류용 pMOS트랜지스터부분의 모식적인 칩의 단면도.
제4도는 그 일예의 동작을 설명하기 위한 파형도.
제5도는 종래의 기판바이어스발생회로의 일예의 요부회로도.
제6도는 그 종래의 기판바이어스발생회로의 일예의 동작을 설명하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 펌핑회로 2 : 기판전위검출회로
4 : 오실레이터회로 11, 12 : 용량
13, 14 : 정류용 pMOS트랜지스터 15, 16, 23~26 : pMOS트랜지스터
본원 발명은 메모리 등의 반도체집적회로장치에 내장되는 기판바이어스발생회로에 관한 것으로, 특히 그 펌핑동작의 효율을 높인 것이다.
본원 발명은 반도체장치에 요구되는 소정의 기판 바이어스 전압을 발생하는 기판바이어스 발생회로(발생기)로서, 기판의 전압 레벨을 검출하는 기판 전위 검출회로(또는 기판 레벨 검출기); 상기 기판 전위 검출회로에 의한 검출결과에 대응하는 어떤 소정의 주파수의 신호를 발생하는 오실레이터; 및 상기 오실레이터로부터의 상기 신호에 의해 동작되는 펌핑회로-여기서 상기 펌핑회로는 상기 펌핑회로가 동작하는 동안, 마이너스 전압이 유지되는 n-웰에 형성된 정류용 pMOS 트랜지스터를 통해 기판 바이어스 전압을 공급함-를 포함하며, 상기 펌핑회로는 상기 펌핑회로가 동작하는 동안 n-웰을 마이너스 전압으로 유지하는 충전 펌핑회로를 포함하고, 상기 펌핑회로는 서로 연결된 소스, 드레인 및 채널로 형성된 하나의 단자와 게이트로 형성된 제2단자를 가지므로써 커패시터를 형성하는 제1 및 제2pMOS 트랜지스터를 포함하며, 상기 오실레이터의 출력은 상기 제1 및 제2 트랜지스터의 상기 제2단자에 연결되고, 정류기로서 형성된 제3 및 제4pMOS 트랜지스터는 드레인에 연결되고 상기 제1 및 제2 트랜지스터의 상기 제2단자에 각각 연결된 게이트를 가지며, 제3 및 제4 트랜지스터는 n-웰에 형성되고, 상기 제3 및 제4 트랜지스터의 소스는 서로 연결되고, 출력이 상기 제3 및 제4 트랜지스터의 소스로부터 이송되고, MOS 트랜지스터는 상기 오실레이터로부터의 상기 신호의 입력과 상기 충전 펌핑회로 사이에서 커패시턴스(capacitance)를 제공하므로써, 고효율의 펌핑동작을 실현하는 것이다.
메모리 등의 반도체집적회로장치에서는 메모리셀에 기억되는 데이터를 유효하게 유지하기 위해, 통상 -2~-3.5V정도의 기판전압 VBB이 반도체기판에 공급된다. 이 기판전압 VBB은 접지전압(0V)보다 낮은 값으로 설정되고, 용량을 사용한 펌핑동작에 의해 소요의 기판전압 VBB이 기판에 공급된다(예를 들면 일본국 특개평 1(1989)-154,395호 공보 참조).
제5도는 그 종래의 기판바이어스발생회로의 일예이다. pMOS트랜지스터로 이루어진 용량(101), (102)을 교호로 차지펌핑동작시키도록 인버터(107), (108)를 통해서 서로 역상(逆相)의 클록신호가 도시되지 않은 오실레이터회로로부터 공급된다. 이들 용량(101), (102)의 각 단자 PO, QO에는 정류용 pMOS트랜지스터(103), (104)가 각각 접속되어 있으며, 다시 이들 pMOS트랜지스터(103), (104)는 기판전압 VBB을 부여하는 노드(109)를 상호간의 접속점으로 하고 있다. 또한, 상기 각 단자 PO, QO에는 접지선(OV≒GND레벨)에의 방전용 pMOS트랜지스터(105), (106)가 각각 접속되어 있다.
이 회로의 동작을 간단히 설명하면, 먼저 용량(101)의 단자 RO의 레벨이 H레벨(고레벨≒5V)로 되고, 또한 pMOS트랜지스터(105)를 통한 방전에 의해 용량(101)의 단자 PO가 GND레벨로 된 상태에서, 인버터(107)에 의해 단자 RO의 레벨이 H레벨에서 L레벨(저레벨≒0V)로 옮긴 것으로 한다. 그러면, 용량(101)의 단자 PO의 레벨은 대략 0V에서 일단 -5V가까이까지 내려가지만, 그 레벨이 pMOS트랜지스터(103)의 한계치전압 Vth을 초과한 곳에서 pMOS트랜지스터(103)가 도통상태로 전환된다. 그리고, 이와 동시에 pMOS트랜지스터(105)는 게이트전압이 단자 QO의 전위로 되기 때문에 차단상태로 되며, 결국 단자 PO의 레벨은 노드(109)로부터의 전류에 따라 상승해서, 기판전압 VBB+한계치전압 Vth의 부근의 값이 된다. 다음에, 단자 RO가 H레벨로 옮겨가면 그것에 추종해서 단자 PO도 그레벨이 올라간다.
그러면, pMOS트랜지스터(103)가 차단상태로 되는 동시에, pMOS트랜지스터(105)가 도통상태가 되며, 그 결과 다시 단자 PO가 접지레벨근처에 리세트된다. 이와 같은 차지펌핑동작은 동시에 용량(102), pMOS트랜지스터(104), (106)에 대해서도 행해지고, 기판의 전하는 노드(109)로부터 pMOS트랜지스터(105),(106)를 교호로 통해서 유출되고, 그 결과 기판전압 VBB이 소정의 값이 된다.
그러나, 이와 같은 제5도에 도시한 종래예에서는 그 펌핑효율이 높아지지 않는다는 문제를 발생한다.
즉, pMOS트랜지스터(103)는 p형의 반도체기판상의 n웰내에 형성되지만, 그 n웰은 제5도에 도시한 바와 같이, 단자 RO에 접속되어 있으며, 전원전압 VCC과 접지전압 GND의 각 레벨이 교호로 공급된다. 그러나, pMOS트랜지스터(103)에 주목해 보면, 그 노드(109)의 전위는 대략 정상적으로 -2~-3V정도의 값이 되므로, 당해 트랜지스터의 도통시에는 n웰은 역으로 2~3V정도 소스전위보다 높아져 버린다. 그 결과, pMOS트랜지스터(103)의 한계치전압 Vth이 높아진다. 제6도는 제5도의 회로의 파형도이며, 단자 RO가 저레벨시에는 단자 PO의 전압은 기판전압 VBB보다 한계치전압 VthO만큼 낮은 레벨로 낙착되지만, 한계치전압 VthO이 크면 클수록, 빨리 pMOS트랜지스터(103)를 통과하는 전하량은 적어지고, 노드(109)의 전하가 유출되는 효율은 저하되어 버리게 된다.
그래서, 본원 발명은 상술한 기술적인 과제를 감안하여, 고효율의 펌핑동작을 실현하는 기판바이어스발생회로의 제공을 목적으로 한다.
상기 목적을 달성하기 위해, 본원 발명의 기판바이어스발생회로는 반도체장치에 요구되는 소정의 기판 바이어스 전압을 발생하는 기판바이어스발생회로로서, 기판의 전압 레벨을 검출하는 기판 전위 검출회로; 상기 기판 전위 검출회로에 의한 검출결과에 대응하는 어떤 소정의 주파수의 신호를 발생하는 오실레이터; 및 상기 오실레이터로부터의 상기 신호에 의해 동작되는 펌핑회로-여기서 상기 펌핑회로는 상기 펌핑회로가 동작하는 동안, 마이너스 전압이 유지되는 n-웰에 형성된 정류용 pMOS트랜지스터를 통해 기판 바이어스 전압을 공급함-를 포함하며, 상기 펌핑회로는 상기 펌핑회로가 동작하는 동안 n-웰을 마이너스 전압으로 유지하는 충전 펌핑회로를 포함하고, 상기 펌핑회로는 서로 연결된 소스, 드레인 및 채널로 형성된 하나의 단자와 게이트로 형성된 제2단자를 가지므로써 커패시터를 형성하는 제1 및 제2pMOS트랜지스터를 포함하며, 상기 오실레이터의 출력은 상기 제1 및 제2트랜지스터의 상기 제2단자에 연결되고, 정류기로서 형성된 제3 및 제4pMOS트랜지스터는 드레인에 연결되고 상기 제1 및 제2트랜지스터의 상기 제2단자에 각각 연결된 게이트를 가지며, 상기 제3 및 제4트랜지스터는 n-웰에 형성되고, 상기 제3 및 제4트랜지스터의 소스는 서로 연결되고, 출력이 상기 제3 및 제4트랜지스터의 소스로부터 이송되고, MOS트랜지스터는 상기 오실레이터로부터의 상기 신호의 입력과 상기 충전 펌핑회로 사이에서 커패시턴스를 제공하는 것을 특징으로 한다.
여기서, 이와 같은 n웰의 마이너스전위의 유지는 n웰에 있어서의 차지펌핑동작에 의해 행할 수 있으며, 특히 n웰과 p채널MOS트랜지스터의 소스·드레인과의 사이의 기생(寄生)용량을 이용할 수 있다.
n웰을 정류형 p채널MOS트랜지스터의 작동시에 마이너스전위로 유지함으로써, 당해 p채널MOS트랜지스터의 한계치전압 Vth이 커지는 것이 억제된다. 그 결과, 기판전압으로부터의 전위차가 작아도 정류용 p채널MOS트랜지스터는 도통 상태를 계속할 수 있으며, 그 펌핑효율이 향상된다.
본원 발명의 적합한 실시예를 도면을 참조하면서 설명한다.
본 실시예는 다이나믹 RAM에 사용되는 기판바이어스발생회로의 예이며, 대략 제2도에 도시한 기본구성을 가지고 있다.
즉, 제2도에 도시한 바와 같이, 본 실시예의 기판바이어스발생회로는 기판전압 VBB을 차지펌핑동작에 의해 공급하기 위한 펌핑회로(1)와, 기판전압 VBB이 소정의 전압인지의 여부를 검출하기 위한 기판전위검출회로(2)와, 그 검출결과의 신호를 지연시키는 지연회로(3)와, 그 지연회로(3)로부터의 신호에 따라 발진동작을 개시하는 오실레이터회로(4)로 구성되어 있다. 이 기판바이어스발생회로에서는 소정의 전압이상으로 기판전압 VBB이 상승되어 있는 경우, 기판전위검출회로(2)가 그 검출결과에 맞는 신호를 출력한다. 그 신호는 다단(多段)의 인버터로 이루어진 지연회로(3)를 통해서 오실레이터회로(4)에 공급되고, 그 오실레이터회로(4)에서는 소정의 주파수의 4각형파를 발생시킨다. 이 4각형파는 증폭되어 다음과 같은 구성으로 이루어진 펌핑회로(1)에 공급된다. 그리고, 펌핑회로(1)의 작동에 따라 소정의 전압의 기판전압 VBB이 공급되고, 다시 기판전압 VBB이 소정의 전압이하로 되었을 때에는 기판전위검출회로(2)가 그것을 검출하고, 그 기판전위검출회로(2)로부터의 신호에 의해 오실레이터회로(4)에서의 발진동작이 정지된다.
다음에, 본 실시예의 요부인 펌핑회로(1)의 구체적인 회로에 대하여, 제1도를 참조하면서 설명한다.
제1도에 도시한 바와 같이, 펌핑회로(1)는 2개의 pMOS트랜지스터로 이루어진 용량(11), (12)을 가지고 있다. 이들 용량(11), (12)은 소스, 드레인, 채널영역이 공통으로 접속된 노드 R1, S1가 일단측이 되고, 게이트측의 노드 P1, Q1가 타단측이 된다. 용량(11), (12)의 노드 R1, S1에는 각각 오실레이터회로(4)에서 발진한 4각형파의 신호가 증폭용인버터를 통해서 공급된다. 용량(11)의 노드 R1에는 pMOS트랜지스터(17)와 nMOS트랜지스터(18)로 이루어진 인버터와, pMOS트랜지스터(19)와 nMOS트랜지스터(20)로 이루어진 인버터의 2단의 인버터를 통해서 신호가 공급된다. 용량(12)의 노드 S1에는 pMOS트랜지스터(21)와 nMOS트랜지스터(22)로 이루어진 1단의 인버터를 통해서 신호가 공급된다. 이와 같이 인버터의 단수가 1단 다르기 때문에, 2개의 용량(11), (12)의 각 노드 R1, S1에는 상호 역상(역(逆)上)의 4각형파로 이루어진 신호가 공급된다.
용량(11), (12)의 타단측의 노드 P1, Q1와, 기판전압 VBB을 공급하기 위한 노드(27)와의 사이에는 정류용 pMOS트랜지스터(13), (14)가 배설된다. pMOS트랜지스터(13)의 한쪽의 소스드레인은 용량(11)의 노드 P1에 접속되고, pMOS트랜지스터(13)의 다른쪽의 소스드레인은 노드(27)에 접속된다. pMOS트랜지스터(14)의 한쪽의 소스드레인은 용량(12)의 노드 Q1에 접속되며, pMOS트랜지스터(14)의 다른쪽의 소스드레인은 노드(27)에 접속된다. pMOS트랜지스터(13)의 게이트는 노드 P1에 접속되는 동시에 pMOS트랜지스터(16)의 게이트에 접속된다. 또한, pMOS트랜지스터(14)의 게이트는 노드 Q1에 접속되는 동시에 pMOS트랜지스터(15)의 게이트에 접속된다. 이와 같이 pMOS트랜지스터(13), (14)의 각 게이트가 각각 그 드레인과 접속되므로, 정류소자로서 기능한다. 또한, 특히 이들 pMOS트랜지스터(13), (14)는 모두 후술하는 바와 같이 n웰내에 형성된다. 그리고, n웰에 의한 기생용량에 의해 당해 n웰을 마이너스전압으로 유지할 수 있게 된다.
노드 P1에는 pMOS트랜지스터(15)의 소스드레인의 한쪽이 접속되고, 이 pMOS트랜지스터(15)의 게이트는 노드 Q1에 접속된다. 노드 Q1에는 pMOS트랜지스터(16)의 소스드레인의 한쪽이 접속되고, 이 pMOS트랜지스터(16)의 게이트는 노드 P1에 접속된다. 이들 pMOS트랜지스터(15), (16)의 소스드레인의 다른쪽은 각각 접지전압 GND이 공급된다. 또한, pMOS트랜지스터(15), (16)의 웰에는 각각 노드 R1, S1의 전압이 공급된다. 이들 pMOS트랜지스터(15), (16)는 각각 노드 P1, Q1의 전하를 접지전압 GND을 공급하는 접지선에 방전하여, 이 노드 P1, Q1를 접지전압 GND에 클램프하는 기능을 갖는다.
다음에, 본 실시예의 펌핑회로에서는 pMOS트랜지스터(13), (14)의 n웰 X1, Y1에 pMOS트랜지스터(23)~(26)가 접속되고, 이들 pMOS트랜지스터(23)~(26)에 의해 n웰 X1, Y1은 마이너스전압으로 유지된다. 먼저, 각 pMOS트랜지스터(23)~(26)의 한쪽의 소스드레인에는 공통으로 접지전압 GND이 부여된다. 그리고, pMOS트랜지스터(13)의 n웰 X1에는 pMOS트랜지스터(23)의 다른쪽의 소스드레인, pMOS트랜지스터(24)의 게이트 및 pMOS트랜지스터(25)의 게이트 및 그 다른쪽의 소스드레인이 접속되고, pMOS트랜지스터(14)의 n웰 Y1에는 pMOS트랜지스터(24)의 다른쪽의 소스드레인, pMOS트랜지스터(23)의 게이트 및 pMOS트랜지스터(26)의 게이트 및 그 다른쪽의 소스드레인이 접속된다. 또한, pMOS트랜지스터(23)의 채널이 형성되는 웰은 노드 R1의 전압이 공급되고, pMOS트랜지스터(24)의 채널이 형성되는 웰은 노드 S1의 전압이 공급된다.
이와 같은 접속관계를 가진 본 실시예의 회로에서는 n웰 X1, Y1이 그 기생용량 CS을 이용해서 각각 마이너스전압으로 유지되기 때문에, 효율좋은 펌핑동작이 실현된다.
먼저, 제3도를 참조해서, 그 기생용량 CS에 대하여 설명하면, p형의 반도체기판(31)상에 n웰(32)이 형성되어 있으며, 그 n웰(32)에 p형의 불순물확산영역(33), (34)이 이간되어 형성된다. 이들 p형의 불순물확산영역(33), (34)의 사이의 영역상에는 도시되지 않은 게이트절연막을 통해서 게이트전극(35)이 형성된다. 이들 불순물확산영역(33), (34)이나 게이트전극(35)이 제1도의 회로에 있어서의 pMOS트랜지스터(13), (14)를 구성할 경우, n웰(32)이 제1도의 n웰 X1, Y1이 된다. 그리고, 이 n웰(32)과 p형 불순물확산영역(33), (34)의 사이의 접합에는 기생용량이 형성된다. 특히, 불순물확산영역(33)이 제1도의 노드 P1, Q1에 접속될 경우에는 n웰(32)과의 사이의 기생용량 CS에 의한 용량결합에 의해 n웰(32)은 노드 P1, Q1의 전위변화의 영향을 받고, 구체적으로는 기생용량 CS에 의한 컵링에 의해 오실레이터로부터의 신호로 구동되도록 동작한다.
다음에, 제4도를 참조하면서, 제1도의 펌핑회로의 동작, 특히 pMOS트랜지스터(23)~(26)에 의한 n웰 X1, Y1의 마이너스전압의 유지동작에 대하여 설명한다.
먼저, 시각 t0에서의 상태에 대해 설명하면, 노드 R1가 H레벨(Vcc레벨≒5V)로 되고, 용량(11)의 노드 P1는 pMOS트랜지스터(15)가 도통상태로 되므로, 대략 접지전압 GND으로 된다. 또한, 이때 반대쪽의 노드 S1는 L레벨(GND레벨≒0V)로 되고, 동시에 노드 Q1는 GND레벨보다 더욱 낮은 레벨(예를 들면 -VBB-Vth1;Vth1는 pMOS트랜지스터(13), (14)의 한계치전압)로 되어 있다. 또한, 이때 n웰 X1의 레벨도 GND레벨에 가까운 레벨로 되어 있다.
다음에, 시각 t1에서 오실레이터회로(4)로부터의 신호에 의해 노드 R1의 레벨이 H레벨에서 L레벨(GND레벨≒0V)로 옮겨간다. 그러면, pMOS트랜지스터에 의한 용량(11)의 용량결합에 의해 노드 P1의 레벨이 접지전압 GND의 레벨로부터 내려가서 시각 t2에서는 예를 들면 -5V에 가까운 레벨까지 내려가게 된다.
여기서, n웰 X1의 레벨에 대해 설명하면, n웰 X1은 노드 P1와의 사이의 기생용량 CS을 사용한 용량결합에 의해 노드 P1의 전위강하에 추종한다. 따라서, n웰 X1은 GND레벨에 가까운 레벨로부터 제4도중파선으로 도시한 바와 같이 마이너스전압의 레벨로 옮겨간다. 이와 같이 n웰 X1이 마이너스전압의 레벨로 옮겨간 상태에서는 pMOS트랜지스터(24)가 도통상태로 되고, 반대측의 n웰 Y1의 레벨은 pMOS트랜지스터(14)의 기생용량 CS의 영향을 받아 올라가면서도, 접지전압 GND과 클램프된다. 또한, pMOS트랜지스터(23)는 그 게이트전압이 한계치 전압 Vth을 초과하지 않기 위해 차단상태에 있으며, 이 단계에서 당해 pMOS트랜지스터(23)를 통해서 n웰 X1에 접지전압 GND이 공급되는 일은 없다. 따라서, n웰 X1이 마이너스전압의 레벨로 유지된채로 된다. pMOS트랜지스터(25)는 다이오드로서 기능하지만, 이 pMOS트랜지스터(25)가 도통상태로 되는 것은 n웰 X1의 레벨이 pMOS트랜지스터(25)의 한계치전입 Vth을 초과한 때이다. 즉, 이 pMOS트랜지스터(25)는 n웰 X1의 레벨이 과도하게 내려가는 것을 방지하고, n웰 X1의 레벨이 과도하게 내려가서 생기는 p형 반도체기판으로부터 n웰 X1에의 순방향전류의 발생을 방지한다. 또한, 순방향전류는 DRAM의 데이터파괴를 초래한다. 그리고, 이와 같이 n웰 X1이 기판에 대해 순방향전류를 발생시키지 않는 범위에서 마이너스전압의 레벨로 유지됨으로써, 다음에 설명하는 바와 같이 pMOS트랜지스터(13)의 한계치전압 Vth1이 작아진다.
시각 t2에서의 pMOS트랜지스터(13)의 상태에 대하여 설명하면, 노드 P1가 -5V에 가까운 레벨까지 내려감으로써, 그 게이트에도 노드 P1의 전위가 부여됨으로써 pMOS트랜지스터(13)가 도통상태로 되며, 노드(27)로부터 노드 P1에 향해서 전류가 흐른다. 이것은 기판전압 VBB을 강하시키는 회로동작이다. 노드 P1에 향해서 전류가 유입됨으로서, 이 노드 P1의 레벨은 높아진다. 그리고, 노드 P1의 레벨이 소스전압인 기판전압 VBB으로부터 pMOS트랜지스터(13)의 한계치전압 Vth1을 뺀 값보다 높아진 경우에는 pMOS트랜지스터(13)가 도통상태에서 차단상태로 전환된다. 여기서, 이 경우에 있어서의 pMOS트랜지스터(13)의 한계치전압 Vth1은 이미 설명한 바와 같이 n웰 X1의 레벨이 마이너스전압으로 유지되어 있기 때문에 작아진다. 즉, n웰 X1의 레벨이 기판전압 VBB에 대하여도 전위차가 작기 때문에, 한계치전압이 커지지 않아도 된다. 따라서, 한계치전압 Vth1이 작은만큼 pMOS트랜지스터(13)는 같은 노드 P1의 레벨에 대해 큰전류를 흐르게 할 수 있으며, 또한 보다 많은 전하를 노드(27)로부터 반출할 수 있다. 또한, 시각 t2의 단계에서, pMOS트랜지스터(14)는 게이트인 노드 Q1가 플러스전압으로 올라가므로 pMOS트랜지스터(14)가 도통상태로 되는 일은 없고, pMOS트랜지스터(16)에서는 반대로 도통상태로 되므로, 그 pMOS트랜지스터(16)를 통해서 노드 Q1로부터의 전류가 접지전압 GND으로 향해서 흐르게 된다.
pMOS트랜지스터(13)가 차단상태로 된 후, 다음시각 t3에서 노드 R1의 레벨이 L레벨로부터 H레벨로 시프트하고, 그것에 용량결합하는 노드 P1의 레벨로 기판전압 VBB에 한계치전압 Vth1을 가한 마이너스의 레벨로부터 전원전압 VCC만큼 옮겨간다. 그 결과, pMOS트랜지스터(13)는 그대로 차단상태를 계속하고, pMOS트랜지스터(15)는 도통상태로 되기 때문에 노드 P1의 레벨은 접지전압 GND으로 변화되어가서, 최초의 시각 t0의 상태로 귀환한다. 이때, pMOS트랜지스터(23)~(26)에서는 노드 P1의 레벨상승에 따라 pMOS트랜지스터(13)의 용량결합으로부터 n웰 X1의 전위도 약간 플러스측으로 끌어올려진다. 그러나, 이와 동시에 n웰 Y1은 pMOS트랜지스터(14)의 용량결합으로부터 마이너스전압으로 유지되고 있으며, 그 결과 그 n웰 Y1의 레벨이 게이트전압인 pMOS트랜지스터(23)가 도통해서, n웰 X1은 즉시로 방전해서 접지전압 GND에 가까운 값을 유지하게 된다.
이상과 같은 동작을 펌핑회로(1)는 반복하여, 소요의 기판전압 VBB을 노드(27)로부터 공급한다. 그리고, 특히 본 실시예의 기판바이어스발생회로에서는 정류용 pMOS트랜지스터의 n웰이 그 작동시에 마이너스전압으로 유지되므로, 그 한계치전압 Vth을 작게 할 수 있으며, 그 결과 펌핑효율을 높게 할 수 있다. 또한, 다시 말하면 정류용 pMOS트랜지스터의 한계치전압 Vth이 작아지는 만큼의 기판전압 VBB을 보다 깊은 전위로 할 수 있으며, 데이터유지특성의 향상에 적합한다.
또한, pMOS트랜지스터(13), (14)의 소스드레인과 웰사이의 기생용량으로는 충분한 용량을 얻을 수 없는 경우, 제1도에 도시한 바와 같이 노드 R1, S1와 n웰 X1, Y1의 사이에 pMOS트랜지스터(27), (28)로 이루어진 용량을 배설하는 것도 가능하다.
본원 발명의 기판바이어스발생회로는 그 정류용 p채널 MOS트랜지스터를 형성한 n웰이 작동시에 마이너스전압으로 유지되므로, 그 한계치전압을 보다 작은 값으로 할 수 있다. 그 결과, 펌핑동작의 고효율화를 도모할 수 있고, 래치업내성(耐性)을 강하게 하거나 깊은 기판전압을 얻을 수 있다. 또한, 본원 발명에서는 차지펌핑동작을 위한 용량을 작은 사이즈로 하는 것도 가능해지고, 저소비전력도 실현가능하다.

Claims (1)

  1. 반도체장치에 요구되는 소정의 기판 바이어스 전압을 발생하는 기판바이어스 발생회로로서, 기판의 전압 레벨을 검출하는 기판 전위 검출회로; 상기 기판 전위 검출회로에 의한 검출결과에 대응하는 어떤 소정의 주파수의 신호를 발생하는 오실레이터; 및 상기 오실레이터로부터의 상기 신호에 의해 동작되는 펌핑회로-여기서 상기 펌핑회로는 상기 펌핑회로가 동작하는 동안, 마이너스 전압이 유지되는 n-웰에 형성된 정류용 pMOS 트랜지스터를 통해 기판 바이어스 전압을 공급함-를 포함하며, 상기 펌핑회로는 상기 펌핑회로가 동작하는 동안 n-웰을 마이너스 전압으로 유지하는 충전 펌핑회로를 포함하고, 상기 펌핑회로는 서로 연결된 소스, 드레인 및 채널로 형성된 하나의 단자와 게이트로 형성된 제2단자를 가지므로써 커패시터를 형성하는 제1 및 제2pMOS 트랜지스터를 포함하며, 상기 오실레이터의 출력은 상기 제1 및 제2트랜지스터의 상기 제2단자에 연결되고, 정류기로서 형성된 제3 및 제4pMOS 트랜지스터는 드레인에 연결되고 상기 제1 및 제2트랜지스터의 상기 제2단자에 각각 연결된 게이트를 가지며, 제3 및 제4 트랜지스터는 n-웰에 형성되고, 상기 제3 및 제4 트랜지스터의 소스는 서로 연결되고, 출력이 상기 제3 및 제4 트랜지스터의 소스로부터 이송되고, MOS 트랜지스터는 상기 오실레이터로부터의 상기 신호의 입력과 상기 충전 펌핑회로 사이에서 커패시턴스를 제공하는 기판바이어스발생회로.
KR1019910009908A 1990-06-25 1991-06-15 기판바이어스발생회로 KR100213304B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2164289A JP2805991B2 (ja) 1990-06-25 1990-06-25 基板バイアス発生回路
JP90-164,289 1990-06-25

Publications (2)

Publication Number Publication Date
KR920001847A KR920001847A (ko) 1992-01-30
KR100213304B1 true KR100213304B1 (ko) 1999-08-02

Family

ID=15790279

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910009908A KR100213304B1 (ko) 1990-06-25 1991-06-15 기판바이어스발생회로

Country Status (5)

Country Link
US (1) US5172013A (ko)
EP (1) EP0463545B1 (ko)
JP (1) JP2805991B2 (ko)
KR (1) KR100213304B1 (ko)
DE (1) DE69127515T2 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH057149A (ja) * 1991-06-27 1993-01-14 Fujitsu Ltd 出力回路
KR940003301B1 (ko) * 1991-12-20 1994-04-20 주식회사 금성사 Ce버스 심볼 엔코딩 처리회로
KR950002726B1 (ko) * 1992-03-30 1995-03-24 삼성전자주식회사 기판전압 발생기의 전하 펌프 회로
US5412257A (en) * 1992-10-20 1995-05-02 United Memories, Inc. High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump
WO1994011943A1 (en) * 1992-11-18 1994-05-26 Oki Electric Industry Co., Ltd. Power supply voltage booster
KR960003219B1 (ko) * 1993-04-16 1996-03-07 삼성전자주식회사 반도체 집적회로의 중간전위 발생회로
JP2560983B2 (ja) * 1993-06-30 1996-12-04 日本電気株式会社 半導体装置
US5386151A (en) * 1993-08-11 1995-01-31 Advanced Micro Devices, Inc. Low voltage charge pumps using p-well driven MOS capacitors
EP0696839B1 (en) * 1994-08-12 1998-02-25 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Voltage elevator of the charge pump type
AU6106096A (en) * 1995-06-07 1996-12-30 Intel Corporation Negative voltage switching circuit
JPH09293789A (ja) * 1996-04-24 1997-11-11 Mitsubishi Electric Corp 半導体集積回路
US6064250A (en) * 1996-07-29 2000-05-16 Townsend And Townsend And Crew Llp Various embodiments for a low power adaptive charge pump circuit
EP1028363B1 (en) * 1996-07-29 2003-02-12 Townsend and Townsend and Crew LLP Charge pump for a semiconductor substrate
JP4109340B2 (ja) * 1997-12-26 2008-07-02 株式会社ルネサステクノロジ 半導体集積回路装置
US6285243B1 (en) 2000-02-23 2001-09-04 Micron Technology, Inc. High-voltage charge pump circuit
US6801076B1 (en) 2000-04-28 2004-10-05 Micron Technology, Inc. High output high efficiency low voltage charge pump
US6833752B2 (en) * 2000-04-28 2004-12-21 Micron Technology, Inc. High output high efficiency low voltage charge pump
US6404270B1 (en) * 2000-11-28 2002-06-11 Cypress Semiconductor Corp. Switched well technique for biasing cross-coupled switches or drivers
US6646493B2 (en) * 2001-08-14 2003-11-11 Micron Technology, Inc. Voltage charge pump with circuit to prevent pass device latch-up
US6577552B2 (en) 2001-08-30 2003-06-10 Micron Technology, Inc. Apparatus and method for generating an oscillating signal
EP1349264B1 (en) * 2002-03-29 2005-11-09 STMicroelectronics S.r.l. Basic stage for a charge pump circuit
JP2006101671A (ja) * 2004-09-30 2006-04-13 Fujitsu Ltd 整流回路
US7855592B1 (en) 2006-09-28 2010-12-21 Cypress Semiconductor Corporation Charge pump
US10352986B2 (en) 2016-05-25 2019-07-16 United Microelectronics Corp. Method and apparatus for controlling voltage of doped well in substrate
CN115864830B (zh) * 2023-02-15 2023-06-02 深圳通锐微电子技术有限公司 负压除二转换电路和设备终端

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4322675A (en) * 1980-11-03 1982-03-30 Fairchild Camera & Instrument Corp. Regulated MOS substrate bias voltage generator for a static random access memory
JPS57199335A (en) * 1981-06-02 1982-12-07 Toshiba Corp Generating circuit for substrate bias
NL8402764A (nl) * 1984-09-11 1986-04-01 Philips Nv Schakeling voor het opwekken van een substraatvoorspanning.
US4670670A (en) * 1984-10-05 1987-06-02 American Telephone And Telegraph Company At&T Bell Laboratories Circuit arrangement for controlling threshold voltages in CMOS circuits
JPS6266656A (ja) * 1985-09-19 1987-03-26 Toshiba Corp 基板電位生成回路
DE8714849U1 (ko) * 1986-12-23 1987-12-23 Jenoptik Jena Gmbh, Ddr 6900 Jena, Dd
KR890005159B1 (ko) * 1987-04-30 1989-12-14 삼성전자 주식회사 백 바이어스 전압 발생기
US4794278A (en) * 1987-12-30 1988-12-27 Intel Corporation Stable substrate bias generator for MOS circuits
IT1221261B (it) * 1988-06-28 1990-06-27 Sgs Thomson Microelectronics Moltiplicatore di tensione omos
JPH0817033B2 (ja) * 1988-12-08 1996-02-21 三菱電機株式会社 基板バイアス電位発生回路
JP2780365B2 (ja) * 1989-08-14 1998-07-30 日本電気株式会社 基板電位発生回路

Also Published As

Publication number Publication date
US5172013A (en) 1992-12-15
DE69127515T2 (de) 1998-04-02
KR920001847A (ko) 1992-01-30
EP0463545A2 (en) 1992-01-02
EP0463545A3 (en) 1993-10-27
JPH0462868A (ja) 1992-02-27
DE69127515D1 (de) 1997-10-09
EP0463545B1 (en) 1997-09-03
JP2805991B2 (ja) 1998-09-30

Similar Documents

Publication Publication Date Title
KR100213304B1 (ko) 기판바이어스발생회로
US6359501B2 (en) Charge-pumping circuits for a low-supply voltage
US5343088A (en) Charge pump circuit for a substrate voltage generator of a semiconductor memory device
US7190211B2 (en) Semiconductor device equipped with a voltage step-up circuit
US7466189B2 (en) Semiconductor integrated circuit
US6329869B1 (en) Semiconductor device with less influence of noise
US7990667B2 (en) Semiconductor device including esd protection field effect transistor with adjustable back gate potential
US4920280A (en) Back bias generator
KR100298159B1 (ko) 충전펌프
US4378506A (en) MIS Device including a substrate bias generating circuit
US5347171A (en) Efficient negative charge pump
JP3281984B2 (ja) 基板電圧発生回路
EP0202074A1 (en) Bias generator circuit
US7439795B2 (en) Charge pump circuit with reduced parasitic capacitance
JPH04364776A (ja) 集積回路
US6026003A (en) Charge pump circuit and method for generating a bias voltage
JPH07326957A (ja) Ｃｍｏｓ回路
US4740715A (en) Self substrate bias generator formed in a well
US6175263B1 (en) Back bias generator having transfer transistor with well bias
JPH0691457B2 (ja) 基板バイアス発生回路
JP3547906B2 (ja) 半導体集積回路装置
KR900006192B1 (ko) 백 바이어스 전압 발생기
US5313111A (en) Substrate slew circuit providing reduced electron injection
JPH04343260A (ja) 整流回路
KR900002472B1 (ko) 출력회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110509

Year of fee payment: 13

EXPY Expiration of term