JP3281984B2 - 基板電圧発生回路 - Google Patents
基板電圧発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体基板に逆バイア
スを印加するための基板電圧発生回路に関する。
スを印加するための基板電圧発生回路に関する。
【０００２】
【従来の技術】通常のＤＲＡＭ (Dinamic randam acces
s memory) は、半導体基板をＰ型シリコン基板で構成
し、メモリセルのトランジスタをＮＭＯＳで構成する。
かかるＤＲＡＭにおいては、オキサイド・アイソレーシ
ョンの改善、負電圧の入力信号に対するプロテクショ
ン、ＭＯＳのしきい値電圧の安定化、ビットライン容量
の低減化等をはかる目的で、Ｐ型シリコン基板に負の基
板電圧いわゆるバックバイアスを与えている。たとえ
ば、５Ｖの外部電源電圧を使用するＤＲＡＭでは、基板
電圧を約−３Ｖに設定している。従来より、このような
バックバイアスを基板に与えるために、ポンピング・キ
ャパシタによって半導体基板内の電荷を周期的に（繰り
返し）汲み出して、基板電圧を初期電位（約０Ｖ）から
設定電圧（たとえば約−３Ｖ）まで下げる方式が行われ
ている。
s memory) は、半導体基板をＰ型シリコン基板で構成
し、メモリセルのトランジスタをＮＭＯＳで構成する。
かかるＤＲＡＭにおいては、オキサイド・アイソレーシ
ョンの改善、負電圧の入力信号に対するプロテクショ
ン、ＭＯＳのしきい値電圧の安定化、ビットライン容量
の低減化等をはかる目的で、Ｐ型シリコン基板に負の基
板電圧いわゆるバックバイアスを与えている。たとえ
ば、５Ｖの外部電源電圧を使用するＤＲＡＭでは、基板
電圧を約−３Ｖに設定している。従来より、このような
バックバイアスを基板に与えるために、ポンピング・キ
ャパシタによって半導体基板内の電荷を周期的に（繰り
返し）汲み出して、基板電圧を初期電位（約０Ｖ）から
設定電圧（たとえば約−３Ｖ）まで下げる方式が行われ
ている。
【０００３】図５に、従来の基板電圧発生回路の構成を
示す。この基板電圧発生回路は、オンチップで半導体基
板に内蔵されるもので、入力端子１００、反転回路１０
２，１０４、ポンピング・キャパシタ１０６、ダイオー
ド１０８、エンハンスメント型ＰＭＯＳ１１０および出
力端子１１２で構成される。出力端子１１２は半導体基
板（図示せず）に接続される。ダイオード１０８は、カ
ソードがポンピング・キャパシタ１０６に接続され、ア
ノードが出力端子１１２に接続される向きで、ポンピン
グ・キャパシタ１０６と出力端子１１２との間に挿入さ
れる。ポンピング・キャパシタ１０６とダイオード１０
８間のノードＮa はＰＭＯＳ１１０のソース端子に接続
される。ＰＭＯＳ１１０のドレイン端子およびゲート端
子はそれぞれ接地され、Ｎ型ウエルまたはサブストレー
トは反転回路１０２の出力端子に接続される。
示す。この基板電圧発生回路は、オンチップで半導体基
板に内蔵されるもので、入力端子１００、反転回路１０
２，１０４、ポンピング・キャパシタ１０６、ダイオー
ド１０８、エンハンスメント型ＰＭＯＳ１１０および出
力端子１１２で構成される。出力端子１１２は半導体基
板（図示せず）に接続される。ダイオード１０８は、カ
ソードがポンピング・キャパシタ１０６に接続され、ア
ノードが出力端子１１２に接続される向きで、ポンピン
グ・キャパシタ１０６と出力端子１１２との間に挿入さ
れる。ポンピング・キャパシタ１０６とダイオード１０
８間のノードＮa はＰＭＯＳ１１０のソース端子に接続
される。ＰＭＯＳ１１０のドレイン端子およびゲート端
子はそれぞれ接地され、Ｎ型ウエルまたはサブストレー
トは反転回路１０２の出力端子に接続される。
【０００４】入力端子１００には、外部電源電圧（たと
えば５Ｖ）に対応した振幅（たとえば５Ｖ）を有するパ
ルスＰＳが入力される。このパルスＰＳは反転回路１０
２，１０４を介してポンピング・キャパシタ１０６に与
えられる。
えば５Ｖ）に対応した振幅（たとえば５Ｖ）を有するパ
ルスＰＳが入力される。このパルスＰＳは反転回路１０
２，１０４を介してポンピング・キャパシタ１０６に与
えられる。
【０００５】パルスＰＳがＨレベル（５Ｖ）の間、反転
回路１０２の出力端子よりＬレベル（０Ｖ）の電圧がＰ
ＭＯＳ１１０のＮ型ウエルに印加され、ＰＭＯＳ１１０
がオンする。ＰＭＯＳ１１０がオンすると、ポンピング
・キャパシタ１０６に充電されていた電荷がノードＮa
およびＰＭＯＳ１１０を通って放電され、キャパシタ１
０６の出力側電極Ｃb がほぼグランド電位（０Ｖ）、正
確には、グランド電位よりもＰＭＯＳ１１０のしきい値
電圧Ｖt （約１Ｖ）だけ高い電位にクランプされる。
回路１０２の出力端子よりＬレベル（０Ｖ）の電圧がＰ
ＭＯＳ１１０のＮ型ウエルに印加され、ＰＭＯＳ１１０
がオンする。ＰＭＯＳ１１０がオンすると、ポンピング
・キャパシタ１０６に充電されていた電荷がノードＮa
およびＰＭＯＳ１１０を通って放電され、キャパシタ１
０６の出力側電極Ｃb がほぼグランド電位（０Ｖ）、正
確には、グランド電位よりもＰＭＯＳ１１０のしきい値
電圧Ｖt （約１Ｖ）だけ高い電位にクランプされる。
【０００６】パルスＰＳがＨレベル（５Ｖ）からＬレベ
ル（０Ｖ）に立ち下がると、ポンピング・キャパシタ１
０６の入力側電極Ｃa が約０Ｖに立ち下がる。この時、
ＰＭＯＳ１１０はオフしており、フローティング状態の
ポンピング・キャパシタ１０６の出力側電極Ｃb もカッ
プリング効果で入力側電極Ｃa と一緒に（同相で）約−
５Ｖまで立ち下がる。これによって、ダイオード１０８
が導通し、半導体基板から電流ＩBBが出力端子１１２お
よびダイオード１０８を通ってポンピング・キャパシタ
１０６に引き込まれる。この時、ポンピング・キャパシ
タ１０６においては、入力側電極Ｃa の電位は約０Ｖに
保持される一方、出力側電極Ｃb の電位は充電量に比例
して上昇する。
ル（０Ｖ）に立ち下がると、ポンピング・キャパシタ１
０６の入力側電極Ｃa が約０Ｖに立ち下がる。この時、
ＰＭＯＳ１１０はオフしており、フローティング状態の
ポンピング・キャパシタ１０６の出力側電極Ｃb もカッ
プリング効果で入力側電極Ｃa と一緒に（同相で）約−
５Ｖまで立ち下がる。これによって、ダイオード１０８
が導通し、半導体基板から電流ＩBBが出力端子１１２お
よびダイオード１０８を通ってポンピング・キャパシタ
１０６に引き込まれる。この時、ポンピング・キャパシ
タ１０６においては、入力側電極Ｃa の電位は約０Ｖに
保持される一方、出力側電極Ｃb の電位は充電量に比例
して上昇する。
【０００７】次に、パルスＰＳがＬレベルからＨレベル
に立ち上がると、ＰＭＯＳ１１０がオンして、ポンピン
グ・キャパシタ１０６の充電電荷が放電されるととも
に、キャパシタ１０６の出力側電極Ｃb がほぼグランド
電位にクランプされる。また、ダイオード１０８はオフ
状態になる。
に立ち上がると、ＰＭＯＳ１１０がオンして、ポンピン
グ・キャパシタ１０６の充電電荷が放電されるととも
に、キャパシタ１０６の出力側電極Ｃb がほぼグランド
電位にクランプされる。また、ダイオード１０８はオフ
状態になる。
【０００８】このような動作が繰り返されることによっ
て、半導体基板内のＰＮ接合容量等に蓄積されていた電
荷が少しずつ基板の外へ汲み出され、出力電圧つまり基
板電圧ＶBBは初期電位（約０Ｖ）から徐々に設定電圧
（約−３Ｖ）まで下げられる。
て、半導体基板内のＰＮ接合容量等に蓄積されていた電
荷が少しずつ基板の外へ汲み出され、出力電圧つまり基
板電圧ＶBBは初期電位（約０Ｖ）から徐々に設定電圧
（約−３Ｖ）まで下げられる。
【０００９】
【発明が解決しようとする課題】上記した従来の基板電
圧発生回路では、ポンピング・キャパシタ１０６が基板
から電流ＩBBを引き込んだ時、出力側電極Ｃb の電位つ
まりダイオード１０８のカソード側の電位がキャパシタ
１０６の充電電荷量に比例して上昇することにより、ダ
イオード１０８のアノード・カソード間電圧が低下し、
その導通度が低下する結果、引き込み電流ＩBBの流量が
制限される。このため、電流引き込み効率が低く、基板
電圧が設定電圧に到達するまで長時間を要した。通常の
ＤＲＡＭにおいては、電源投入後所定時間たとえば２０
０μｓｅｃ内に動作可能状態となるよう仕様で決められ
ているので、その所定時間内に基板電圧が設定値に到達
していないときはシステムが誤動作するおそれがある。
圧発生回路では、ポンピング・キャパシタ１０６が基板
から電流ＩBBを引き込んだ時、出力側電極Ｃb の電位つ
まりダイオード１０８のカソード側の電位がキャパシタ
１０６の充電電荷量に比例して上昇することにより、ダ
イオード１０８のアノード・カソード間電圧が低下し、
その導通度が低下する結果、引き込み電流ＩBBの流量が
制限される。このため、電流引き込み効率が低く、基板
電圧が設定電圧に到達するまで長時間を要した。通常の
ＤＲＡＭにおいては、電源投入後所定時間たとえば２０
０μｓｅｃ内に動作可能状態となるよう仕様で決められ
ているので、その所定時間内に基板電圧が設定値に到達
していないときはシステムが誤動作するおそれがある。
【００１０】また、トランジスタの微細化、メモリの大
容量化等が一層進むサブミクロン化時代を迎えて、６４
Ｍ（メガビット）クラスの次世代ＤＲＡＭでは、信頼性
・電力消費等の観点から、３．３Ｖの外部電源電圧が使
われるようになる。その場合基板電圧発生回路に入力さ
れるパルスＰＳの振幅は３．３Ｖで、ポンピング・キャ
パシタ１０６の引き込み電圧は約−３．３Ｖになる。そ
うすると、引き込み前のポンピング・キャパシタ１０６
の出力側電極Ｃb のクランプ電位は厳密には０Ｖではな
くＰＭＯＳ１１０のしきい値電圧Ｖｔ（約１Ｖ）だけ正
の電位に浮いているので、引き込み開始直後のキャパシ
タ１０６の出力側電極Ｃb の電圧（引き込み電圧）は約
−２．３Ｖまでしかドロップしないことになる。６４Ｍ
ＤＲＡＭにおける基板電圧の目標値は−１．５Ｖではあ
るが、従来の基板電圧発生回路では、上記したように引
き込みの最中にダイオード１０８の導通度が低下して、
引き込み電流ＩBBの流量が制限されるために、この目標
値を達成するのは容易でない。
容量化等が一層進むサブミクロン化時代を迎えて、６４
Ｍ（メガビット）クラスの次世代ＤＲＡＭでは、信頼性
・電力消費等の観点から、３．３Ｖの外部電源電圧が使
われるようになる。その場合基板電圧発生回路に入力さ
れるパルスＰＳの振幅は３．３Ｖで、ポンピング・キャ
パシタ１０６の引き込み電圧は約−３．３Ｖになる。そ
うすると、引き込み前のポンピング・キャパシタ１０６
の出力側電極Ｃb のクランプ電位は厳密には０Ｖではな
くＰＭＯＳ１１０のしきい値電圧Ｖｔ（約１Ｖ）だけ正
の電位に浮いているので、引き込み開始直後のキャパシ
タ１０６の出力側電極Ｃb の電圧（引き込み電圧）は約
−２．３Ｖまでしかドロップしないことになる。６４Ｍ
ＤＲＡＭにおける基板電圧の目標値は−１．５Ｖではあ
るが、従来の基板電圧発生回路では、上記したように引
き込みの最中にダイオード１０８の導通度が低下して、
引き込み電流ＩBBの流量が制限されるために、この目標
値を達成するのは容易でない。
【００１１】また、トランジスタ、特にＮＭＯＳの微細
化に伴って、ホットキャリアの問題がクローズアップさ
れてくる。ホットキャリアは基板内に電流を生成するた
め、基板から汲み出されるべき電荷量を増大させる。し
たがって、より一層効率的な電流引き込み能力が要求さ
れてくるが、上記した従来の基板電圧発生回路では、こ
の要求に応えるのが難しい。
化に伴って、ホットキャリアの問題がクローズアップさ
れてくる。ホットキャリアは基板内に電流を生成するた
め、基板から汲み出されるべき電荷量を増大させる。し
たがって、より一層効率的な電流引き込み能力が要求さ
れてくるが、上記した従来の基板電圧発生回路では、こ
の要求に応えるのが難しい。
【００１２】本発明は、かかる問題点に鑑みてなされた
もので、半導体基板内の電荷を効率的に汲み出して基板
電圧を短時間で所望の設定値まで下げることの可能な基
板電圧発生回路を提供することを目的とする。
もので、半導体基板内の電荷を効率的に汲み出して基板
電圧を短時間で所望の設定値まで下げることの可能な基
板電圧発生回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の基板電圧発生回路は、所定の振幅を有す
るパルスを入力する入力端子と、半導体領域に接続され
ている出力端子と、前記パルスに応動して前記半導体領
域から前記出力端子を介して周期的に電荷を引き込むた
めのポンピング・キャパシタと、前記ポンピング・キャ
パシタの一方の電極と前記出力端子との間に接続され、
前記出力端子と前記ポンピング・キャパシタの一方の電
極とを間欠的に電気的に接続するための第１のＰＭＯＳ
トランジスタと、前記ポンピング・キャパシタの一方の
電極と接地電位との間に接続され、前記ポンピング・キ
ャパシタに充電された電荷を放電するための第２のＰＭ
ＯＳトランジスタと、一方の電極が前記第１のＰＭＯＳ
トランジスタのゲート端子に接続され、前記パルスに応
動して前記第１のＰＭＯＳトランジスタのゲート端子に
スイッチング電圧を供給するためのスイッチング・キャ
パシタとを有し、前記ポンピング・キャパシタの他方の
電極と前記スイッチング・キャパシタの他方の電極とに
同相のパルス信号が印加され、前記第２のＰＭＯＳトラ
ンジスタのゲート端子が接地電位に接続されている構成
とした。
めに、本発明の基板電圧発生回路は、所定の振幅を有す
るパルスを入力する入力端子と、半導体領域に接続され
ている出力端子と、前記パルスに応動して前記半導体領
域から前記出力端子を介して周期的に電荷を引き込むた
めのポンピング・キャパシタと、前記ポンピング・キャ
パシタの一方の電極と前記出力端子との間に接続され、
前記出力端子と前記ポンピング・キャパシタの一方の電
極とを間欠的に電気的に接続するための第１のＰＭＯＳ
トランジスタと、前記ポンピング・キャパシタの一方の
電極と接地電位との間に接続され、前記ポンピング・キ
ャパシタに充電された電荷を放電するための第２のＰＭ
ＯＳトランジスタと、一方の電極が前記第１のＰＭＯＳ
トランジスタのゲート端子に接続され、前記パルスに応
動して前記第１のＰＭＯＳトランジスタのゲート端子に
スイッチング電圧を供給するためのスイッチング・キャ
パシタとを有し、前記ポンピング・キャパシタの他方の
電極と前記スイッチング・キャパシタの他方の電極とに
同相のパルス信号が印加され、前記第２のＰＭＯＳトラ
ンジスタのゲート端子が接地電位に接続されている構成
とした。
【００１４】
【作用】パルスに応動してポンピング・キャパシタが現
時の基板電位よりも低い電圧にドロップすると同時に、
スイッチング・キャパシタからのスイッチング電圧がイ
ネーブル電圧になり、第１のＰＭＯＳトランジスタがオ
ンする。これにより、出力端子および第１のＰＭＯＳト
ランジスタを介して基板領域からポンピング・キャパシ
タスタに電荷が引き込まれる。ポンピング・キャパシタ
の充電電荷量が増大するにつれてその出力側電極の電位
は上昇するが、第１のＰＭＯＳトランジスタはポンピン
グ・キャパシタとは独立したスイッチング・キャパシタ
からのスイッチング電圧によってオンしているので、そ
の導通度は安定に維持され、引き込み電流を制限するこ
とはない。パルスの極性または電圧レベルが反転する
と、ポンピング・キャパシタは基板電圧よりも高い電位
に持ち上げられ、充電電荷は第２のＰＭＯＳトランジス
タを介して放電される。一方、スイッチング・キャパシ
タからのスイッチング電圧はディスエーブル電圧に変わ
り、スイッチング・トランジスタはオフ状態になる。こ
のような動作が繰り返されることによって、半導体基板
領域内の電荷が少しずつ基板領域の外へ汲み出され、基
板電圧は徐々に設定電圧まで下げられる。
時の基板電位よりも低い電圧にドロップすると同時に、
スイッチング・キャパシタからのスイッチング電圧がイ
ネーブル電圧になり、第１のＰＭＯＳトランジスタがオ
ンする。これにより、出力端子および第１のＰＭＯＳト
ランジスタを介して基板領域からポンピング・キャパシ
タスタに電荷が引き込まれる。ポンピング・キャパシタ
の充電電荷量が増大するにつれてその出力側電極の電位
は上昇するが、第１のＰＭＯＳトランジスタはポンピン
グ・キャパシタとは独立したスイッチング・キャパシタ
からのスイッチング電圧によってオンしているので、そ
の導通度は安定に維持され、引き込み電流を制限するこ
とはない。パルスの極性または電圧レベルが反転する
と、ポンピング・キャパシタは基板電圧よりも高い電位
に持ち上げられ、充電電荷は第２のＰＭＯＳトランジス
タを介して放電される。一方、スイッチング・キャパシ
タからのスイッチング電圧はディスエーブル電圧に変わ
り、スイッチング・トランジスタはオフ状態になる。こ
のような動作が繰り返されることによって、半導体基板
領域内の電荷が少しずつ基板領域の外へ汲み出され、基
板電圧は徐々に設定電圧まで下げられる。
【００１５】
【実施例】以下、図１〜図４を参照して本発明の実施例
を説明する。図１は、本発明の第１の実施例による基板
電圧発生回路の回路構成を示す。この基板電圧発生回路
は、基板電圧を与えられるべき半導体基板上にオンチッ
プで設けられるものであってよい。
を説明する。図１は、本発明の第１の実施例による基板
電圧発生回路の回路構成を示す。この基板電圧発生回路
は、基板電圧を与えられるべき半導体基板上にオンチッ
プで設けられるものであってよい。
【００１６】この基板電圧発生回路において、入力端子
１０は、反転回路１２，１４を介してポンピング・キャ
パシタ１６の入力側電極ＣA に接続されるとともに、反
転回路１２，１８を介してスイッチング・キャパシタ２
０の入力側電極ＣC に接続される。
１０は、反転回路１２，１４を介してポンピング・キャ
パシタ１６の入力側電極ＣA に接続されるとともに、反
転回路１２，１８を介してスイッチング・キャパシタ２
０の入力側電極ＣC に接続される。
【００１７】ポンピング・キャパシタ１６の出力側電極
ＣB は、スイッチング・トランジスタを構成するエンハ
ンスメント型ＰＭＯＳ２２のドレイン端子に接続される
とともに、ポンピング・キャパシタ１６に対する放電お
よびクランプ回路を構成するエンハンスメント型ＰＭＯ
Ｓ２４のソース端子に接続される。
ＣB は、スイッチング・トランジスタを構成するエンハ
ンスメント型ＰＭＯＳ２２のドレイン端子に接続される
とともに、ポンピング・キャパシタ１６に対する放電お
よびクランプ回路を構成するエンハンスメント型ＰＭＯ
Ｓ２４のソース端子に接続される。
【００１８】スイッチング・キャパシタ２０の出力側電
極ＣD は、ＰＭＯＳ２２のゲート端子に接続されるとと
もに、スイッチング・キャパシタ２０に対するクランプ
回路を構成するエンハンスメント型ＰＭＯＳ２８のソー
ス端子に接続される。ＰＭＯＳ２２において、ソース端
子は出力端子２６を介して半導体基板領域（図示せず）
に接続され、Ｎ型ウエルまたはサブストレートは反転回
路１４の出力端子に接続される。ＰＭＯＳ２４，２８に
おいて、それぞれのゲート端子およびドレイン端子は接
地され、それぞれのＮ型ウエルまたはサブストレートは
反転回路１２の出力端子に接続される。
極ＣD は、ＰＭＯＳ２２のゲート端子に接続されるとと
もに、スイッチング・キャパシタ２０に対するクランプ
回路を構成するエンハンスメント型ＰＭＯＳ２８のソー
ス端子に接続される。ＰＭＯＳ２２において、ソース端
子は出力端子２６を介して半導体基板領域（図示せず）
に接続され、Ｎ型ウエルまたはサブストレートは反転回
路１４の出力端子に接続される。ＰＭＯＳ２４，２８に
おいて、それぞれのゲート端子およびドレイン端子は接
地され、それぞれのＮ型ウエルまたはサブストレートは
反転回路１２の出力端子に接続される。
【００１９】入力端子１０には、たとえばリングオッシ
レータ（図示せず）によって発生されたパルスＰＳが入
力される。このパルスＰＳは、外部電源電圧（たとえば
５Ｖ）に対応した振幅を有し、たとえば５ＶのＨレベル
と０ＶのＬレベルを有する。このパルスＰＳは、反転回
路１２，１４を介してポンピング・キャパシタ１６およ
びＰＭＯＳ２２のＮ型ウエルに与えられるとともに、反
転回路１２，１８を介してスイッチング・キャパシタ２
０に与えられる。また、パルスＰＳの反転（逆相）パル
スＰＳ- が反転回路１２の出力端子よりＰＭＯＳ２４，
２８のＮ型ウエルに与えられる。
レータ（図示せず）によって発生されたパルスＰＳが入
力される。このパルスＰＳは、外部電源電圧（たとえば
５Ｖ）に対応した振幅を有し、たとえば５ＶのＨレベル
と０ＶのＬレベルを有する。このパルスＰＳは、反転回
路１２，１４を介してポンピング・キャパシタ１６およ
びＰＭＯＳ２２のＮ型ウエルに与えられるとともに、反
転回路１２，１８を介してスイッチング・キャパシタ２
０に与えられる。また、パルスＰＳの反転（逆相）パル
スＰＳ- が反転回路１２の出力端子よりＰＭＯＳ２４，
２８のＮ型ウエルに与えられる。
【００２０】パルスＰＳがＨレベル（５Ｖ）である時、
反転パルスＰＳ- はＬレベル（０Ｖ）になっているの
で、ＰＭＯＳ２４，２８はそれぞれオンする。ＰＭＯＳ
２４がオンすることによって、ポンピング・キャパシタ
１６に充電されていた電荷がＰＭＯＳ２４を通って放電
され、キャパシタ１６の出力側電極ＣB がほぼグランド
電位（０Ｖ）、正確にはグランド電位よりもＰＭＯＳ２
４のしきい値電圧Ｖt （約１Ｖ）だけ高い電位にクラン
プされる。また、ＰＭＯＳ２８がオンすることにより、
スイッチング・キャパシタ２０の出力側電極ＣD がほぼ
グランド電位（０Ｖ）、正確にはグランド電位よりもＰ
ＭＯＳ２４のしきい値電圧Ｖt （約１Ｖ）だけ高い電位
にクランプされる。キャパシタ２０に電荷が幾らか溜っ
ているときは、その電荷はこのクランピングの際にＰＭ
ＯＳ２８を介して放電される。
反転パルスＰＳ- はＬレベル（０Ｖ）になっているの
で、ＰＭＯＳ２４，２８はそれぞれオンする。ＰＭＯＳ
２４がオンすることによって、ポンピング・キャパシタ
１６に充電されていた電荷がＰＭＯＳ２４を通って放電
され、キャパシタ１６の出力側電極ＣB がほぼグランド
電位（０Ｖ）、正確にはグランド電位よりもＰＭＯＳ２
４のしきい値電圧Ｖt （約１Ｖ）だけ高い電位にクラン
プされる。また、ＰＭＯＳ２８がオンすることにより、
スイッチング・キャパシタ２０の出力側電極ＣD がほぼ
グランド電位（０Ｖ）、正確にはグランド電位よりもＰ
ＭＯＳ２４のしきい値電圧Ｖt （約１Ｖ）だけ高い電位
にクランプされる。キャパシタ２０に電荷が幾らか溜っ
ているときは、その電荷はこのクランピングの際にＰＭ
ＯＳ２８を介して放電される。
【００２１】パルスＰＳがＨレベル（５Ｖ）からＬレベ
ル（０Ｖ）に立ち下がると、ポンピング・キャパシタ１
６の入力側電極ＣAが約０Ｖまで立ち下がる。この時、
反転パルスＰＳ- はＬレベルからＨレベルに立ち上がる
ので、ＰＭＯＳ２４がオフして、フローティング状態に
なるポンピング・キャパシタ１６の出力側電極ＣB はカ
ップリング効果で入力側電極ＣA と一緒に（同相で）約
−５Ｖまで立ち下がる。一方、スイッチング・キャパシ
タ２０においても、同様な動作によって、入力側電極Ｃ
C が０Ｖまで立ち下がり、出力側電極ＣD が一緒に約−
５Ｖまで立ち下がる。これにより、ＰＭＯＳ２２のゲー
ト端子に約−５Ｖの電圧が印加される。また、ＰＭＯＳ
２２のＮ型ウエルには反転回路１４の出力端子より約０
Ｖの電圧が印加される。
ル（０Ｖ）に立ち下がると、ポンピング・キャパシタ１
６の入力側電極ＣAが約０Ｖまで立ち下がる。この時、
反転パルスＰＳ- はＬレベルからＨレベルに立ち上がる
ので、ＰＭＯＳ２４がオフして、フローティング状態に
なるポンピング・キャパシタ１６の出力側電極ＣB はカ
ップリング効果で入力側電極ＣA と一緒に（同相で）約
−５Ｖまで立ち下がる。一方、スイッチング・キャパシ
タ２０においても、同様な動作によって、入力側電極Ｃ
C が０Ｖまで立ち下がり、出力側電極ＣD が一緒に約−
５Ｖまで立ち下がる。これにより、ＰＭＯＳ２２のゲー
ト端子に約−５Ｖの電圧が印加される。また、ＰＭＯＳ
２２のＮ型ウエルには反転回路１４の出力端子より約０
Ｖの電圧が印加される。
【００２２】これによって、ＰＭＯＳ２２がオンし、半
導体基板から電流ＩBBが出力端子２６およびＰＭＯＳ２
２を通ってポンピング・キャパシタ１６に引き込まれ
る。この際、ポンピング・キャパシタ１６の出力側電極
ＣB の電位は充電電荷量に比例して次第に上昇するが、
ＰＭＯＳ２２は飽和状態でオンしてその導通度をほぼ一
定に維持するため、引き込み電流ＩBBを制限することは
ない。
導体基板から電流ＩBBが出力端子２６およびＰＭＯＳ２
２を通ってポンピング・キャパシタ１６に引き込まれ
る。この際、ポンピング・キャパシタ１６の出力側電極
ＣB の電位は充電電荷量に比例して次第に上昇するが、
ＰＭＯＳ２２は飽和状態でオンしてその導通度をほぼ一
定に維持するため、引き込み電流ＩBBを制限することは
ない。
【００２３】次に、パルスＰＳがＬレベルからＨレベル
に立ち上がると、ポンピング・キャパシタ１６の入力側
電極ＣA の電位がほぼ５Ｖに持ち上げられると同時に、
出力側電極ＣB に接続されているＰＭＯＳ２４がオンす
る。これにより、ＰＭＯＳ２４を介して、ポンピング・
キャパシタ１６の充電電荷が放電されるとともに、キャ
パシタ１６の出力側電極ＣB がほぼグランド電位、正確
にはグランド電位よりもＰＭＯＳ２４のしきい値電圧Ｖ
t （約１Ｖ）だけ高い電位にクランプされる。一方、ス
イッチング・キャパシタ２０においても、同様な動作に
よって、その出力側電極ＣD がほぼグランド電位、正確
にはグランド電位よりもＰＭＯＳ２８のしきい値電圧Ｖ
t （約１Ｖ）だけ高い電位にまで上昇する。これによっ
て、スイッチング用ＰＭＯＳ２２はオフ状態になる。
に立ち上がると、ポンピング・キャパシタ１６の入力側
電極ＣA の電位がほぼ５Ｖに持ち上げられると同時に、
出力側電極ＣB に接続されているＰＭＯＳ２４がオンす
る。これにより、ＰＭＯＳ２４を介して、ポンピング・
キャパシタ１６の充電電荷が放電されるとともに、キャ
パシタ１６の出力側電極ＣB がほぼグランド電位、正確
にはグランド電位よりもＰＭＯＳ２４のしきい値電圧Ｖ
t （約１Ｖ）だけ高い電位にクランプされる。一方、ス
イッチング・キャパシタ２０においても、同様な動作に
よって、その出力側電極ＣD がほぼグランド電位、正確
にはグランド電位よりもＰＭＯＳ２８のしきい値電圧Ｖ
t （約１Ｖ）だけ高い電位にまで上昇する。これによっ
て、スイッチング用ＰＭＯＳ２２はオフ状態になる。
【００２４】以上のような動作が繰り返されることによ
って、半導体基板内のＰＮ接合容量等に蓄積されていた
電荷が少しずつ基板の外へ汲み出され、出力端子２６の
電圧つまり基板電圧ＶBBは初期電位（約０Ｖ）から徐々
に設定電圧（たとえば約−３Ｖ）まで下げられる。
って、半導体基板内のＰＮ接合容量等に蓄積されていた
電荷が少しずつ基板の外へ汲み出され、出力端子２６の
電圧つまり基板電圧ＶBBは初期電位（約０Ｖ）から徐々
に設定電圧（たとえば約−３Ｖ）まで下げられる。
【００２５】このように、本実施例の基板電圧発生回路
においては、ポンピング・キャパシタ１６と出力端子２
６との間にスイッチング用のＰＭＯＳ２２が接続され
る。そして、ポンピング・キャパシタ１６から独立した
スイッチング・キャパシタ２０により、ポンピング・キ
ャパシタ１６のポンピング動作と同期したスイッチング
電圧がＰＭＯＳ２２のゲート端子に与えられる。スイッ
チング・キャパシタ２０の負荷はＰＭＯＳ２２のゲート
容量なので小さく、スイッチング電圧のイネーブル状態
（約−５Ｖ）は安定に保持される。これにより、ＰＭＯ
Ｓ２２はほぼ完全な飽和状態でオンし、基板からの電流
ＩBBはＰＭＯＳ２２で流量を制限されることなくポンピ
ング・キャパシタ１６に引き込まれる。したがって、高
い効率で基板から電荷が汲み出される。
においては、ポンピング・キャパシタ１６と出力端子２
６との間にスイッチング用のＰＭＯＳ２２が接続され
る。そして、ポンピング・キャパシタ１６から独立した
スイッチング・キャパシタ２０により、ポンピング・キ
ャパシタ１６のポンピング動作と同期したスイッチング
電圧がＰＭＯＳ２２のゲート端子に与えられる。スイッ
チング・キャパシタ２０の負荷はＰＭＯＳ２２のゲート
容量なので小さく、スイッチング電圧のイネーブル状態
（約−５Ｖ）は安定に保持される。これにより、ＰＭＯ
Ｓ２２はほぼ完全な飽和状態でオンし、基板からの電流
ＩBBはＰＭＯＳ２２で流量を制限されることなくポンピ
ング・キャパシタ１６に引き込まれる。したがって、高
い効率で基板から電荷が汲み出される。
【００２６】また、外部電源電圧がたとえば３．３Ｖ
で、パルスＰＳの振幅が約３．３Ｖに変わった場合は、
約−３．３Ｖ〜約０Ｖ（正確にはＶt)の振幅を有するス
イッチング電圧がＰＭＯＳ２２のゲート端子に与えら
れ、この場合でもＰＭＯＳ２２はほぼ完全な飽和状態で
オンする。したがって、基板からの電流ＩBBはＰＭＯＳ
２２で流量を制限されることなくポンピング・キャパシ
タ１６に引き込まれる。
で、パルスＰＳの振幅が約３．３Ｖに変わった場合は、
約−３．３Ｖ〜約０Ｖ（正確にはＶt)の振幅を有するス
イッチング電圧がＰＭＯＳ２２のゲート端子に与えら
れ、この場合でもＰＭＯＳ２２はほぼ完全な飽和状態で
オンする。したがって、基板からの電流ＩBBはＰＭＯＳ
２２で流量を制限されることなくポンピング・キャパシ
タ１６に引き込まれる。
【００２７】図２は、本実施例の基板電圧発生回路と従
来の基板電圧発生回路（図５）のそれぞれの電流引き込
み能力を比較したデータの一例を示す。このデータは、
外部電源電圧が３．３Ｖ、ポンピング・キャパシタのキ
ャパシタンスが１００ｐＦ、半導体基板の容量が約４０
０μＦという試験条件で得られたものである。この例の
ように、同一キャパシタンスのポンピング・キャパシタ
を使用した場合、本実施例の基板電圧発生回路は基板電
圧の各段階において従来の回路よりもほぼ２倍の電流Ｉ
BBを引き込むことができる。したがって、基板電圧を設
定値（−１．５Ｖ）まで下げるための所要時間について
みれば、従来のほぼ１／２に短縮することができる。
来の基板電圧発生回路（図５）のそれぞれの電流引き込
み能力を比較したデータの一例を示す。このデータは、
外部電源電圧が３．３Ｖ、ポンピング・キャパシタのキ
ャパシタンスが１００ｐＦ、半導体基板の容量が約４０
０μＦという試験条件で得られたものである。この例の
ように、同一キャパシタンスのポンピング・キャパシタ
を使用した場合、本実施例の基板電圧発生回路は基板電
圧の各段階において従来の回路よりもほぼ２倍の電流Ｉ
BBを引き込むことができる。したがって、基板電圧を設
定値（−１．５Ｖ）まで下げるための所要時間について
みれば、従来のほぼ１／２に短縮することができる。
【００２８】図３は、本実施例の基板電圧発生回路と従
来の基板電圧発生回路（図５）のそれぞれの電力消費効
率の比較例を示す。この例に示すように、本実施例の基
板電圧発生回路は、消費電力の点でも従来回路より数１
０％高い効率が得られる。
来の基板電圧発生回路（図５）のそれぞれの電力消費効
率の比較例を示す。この例に示すように、本実施例の基
板電圧発生回路は、消費電力の点でも従来回路より数１
０％高い効率が得られる。
【００２９】図４は、本発明の第２の実施例による基板
電圧発生回路の回路構成を示す。この基板電圧発生回路
は、一対のポンピング・キャパシタを設けて、それらに
交互にポンピング動作を行わせ、回路全体では基板から
連続的に（間断なく）電流を引き込むようにして、より
効率的・高速に設定基板電圧に到達できるようにしたも
のである。この基板電圧発生回路では、入力端子３０と
出力端子３２との間に同一の回路構成からなる第１およ
び第２の基板電圧発生部５２Ａ，５２Ｂが並列に接続さ
れる。
電圧発生回路の回路構成を示す。この基板電圧発生回路
は、一対のポンピング・キャパシタを設けて、それらに
交互にポンピング動作を行わせ、回路全体では基板から
連続的に（間断なく）電流を引き込むようにして、より
効率的・高速に設定基板電圧に到達できるようにしたも
のである。この基板電圧発生回路では、入力端子３０と
出力端子３２との間に同一の回路構成からなる第１およ
び第２の基板電圧発生部５２Ａ，５２Ｂが並列に接続さ
れる。
【００３０】第１の基板電圧発生部５２Ａは、第１のポ
ンピング・キャパシタ３４Ａ、第１のスイッチング・ト
ランジスタ３６Ａ、第１のポンピング・キャパシタ３４
Ａに対する放電およびクランプ回路をそれぞれ構成する
２つのエンハンスメント型ＰＭＯＳ３８Ａ，４０Ａ、第
１のスイッチング・キャパシタ４２Ａ、この第１のスイ
ッチング・キャパシタ４２Ａに対するクランプ回路を構
成するエンハンスメント型ＰＭＯＳ４４Ａ、および反転
回路４６Ａ，４８Ａ，５０Ａとで構成される。
ンピング・キャパシタ３４Ａ、第１のスイッチング・ト
ランジスタ３６Ａ、第１のポンピング・キャパシタ３４
Ａに対する放電およびクランプ回路をそれぞれ構成する
２つのエンハンスメント型ＰＭＯＳ３８Ａ，４０Ａ、第
１のスイッチング・キャパシタ４２Ａ、この第１のスイ
ッチング・キャパシタ４２Ａに対するクランプ回路を構
成するエンハンスメント型ＰＭＯＳ４４Ａ、および反転
回路４６Ａ，４８Ａ，５０Ａとで構成される。
【００３１】第２の基板電圧発生部５２Ｂは、第２のポ
ンピング・キャパシタ３４Ｂ、第２のスイッチング・ト
ランジスタ３６Ｂ、第２のポンピング・キャパシタ３４
Ｂに対する放電およびクランプ回路をそれぞれ構成する
２つのエンハンスメント型ＰＭＯＳ３８Ｂ，４０Ｂ、第
２のスイッチング・キャパシタ４２Ｂ、この第２のスイ
ッチング・キャパシタ４２Ｂに対するクランプ回路を構
成するエンハンスメント型ＰＭＯＳ４４Ｂ、および反転
回路４８Ｂ，５０Ｂとで構成される。
ンピング・キャパシタ３４Ｂ、第２のスイッチング・ト
ランジスタ３６Ｂ、第２のポンピング・キャパシタ３４
Ｂに対する放電およびクランプ回路をそれぞれ構成する
２つのエンハンスメント型ＰＭＯＳ３８Ｂ，４０Ｂ、第
２のスイッチング・キャパシタ４２Ｂ、この第２のスイ
ッチング・キャパシタ４２Ｂに対するクランプ回路を構
成するエンハンスメント型ＰＭＯＳ４４Ｂ、および反転
回路４８Ｂ，５０Ｂとで構成される。
【００３２】第１のポンピング・キャパシタ３４Ａの出
力側電極ＣF は、第１の基板電圧発生部５２Ａのスイッ
チング用ＰＭＯＳ３６Ａのドレイン端子および両放電・
クランプ用ＰＭＯＳ３８Ａ，４０Ａのソース端子に接続
されるとともに、第２の基板電圧発生部５２Ｂの放電・
クランプ用ＰＭＯＳ４０Ｂのゲート端子およびクランプ
用ＰＭＯＳ４４Ｂのゲート端子に接続される。第１のポ
ンピング・キャパシタ３４Ａの入力側電極ＣE つまり反
転回路４８Ａの出力端子は、第１の基板電圧発生部５２
Ａのスイッチング用ＰＭＯＳ３６ＡのＮ型ウエルに接続
されるとともに第２の基板電圧発生部５２Ｂの両放電・
クランプ用ＰＭＯＳ３８Ｂ，４０ＢのＮ型ウエルに接続
される。
力側電極ＣF は、第１の基板電圧発生部５２Ａのスイッ
チング用ＰＭＯＳ３６Ａのドレイン端子および両放電・
クランプ用ＰＭＯＳ３８Ａ，４０Ａのソース端子に接続
されるとともに、第２の基板電圧発生部５２Ｂの放電・
クランプ用ＰＭＯＳ４０Ｂのゲート端子およびクランプ
用ＰＭＯＳ４４Ｂのゲート端子に接続される。第１のポ
ンピング・キャパシタ３４Ａの入力側電極ＣE つまり反
転回路４８Ａの出力端子は、第１の基板電圧発生部５２
Ａのスイッチング用ＰＭＯＳ３６ＡのＮ型ウエルに接続
されるとともに第２の基板電圧発生部５２Ｂの両放電・
クランプ用ＰＭＯＳ３８Ｂ，４０ＢのＮ型ウエルに接続
される。
【００３３】第２のポンピング・キャパシタ３４Ｂの出
力側電極ＣJ は、第２の基板電圧発生部５２Ｂのスイッ
チング用ＰＭＯＳ３６Ｂのドレイン端子および両放電・
クランプ用ＰＭＯＳ３８Ｂ，４０Ｂのソース端子に接続
されるとともに、第１の基板電圧発生部５２Ａの放電・
クランプ用ＰＭＯＳ４０Ａのゲート端子およびクランプ
用ＰＭＯＳ４４Ａのゲート端子に接続される。第２のポ
ンピング・キャパシタ３４Ｂの入力側電極ＣI つまり反
転回路４８Ｂの出力端子は、第２の基板電圧発生部５２
Ｂのスイッチング用ＰＭＯＳ３６ＢのＮ型ウエルに接続
されるとともに第１の基板電圧発生部５２Ａの両放電・
クランプ用ＰＭＯＳ３８Ａ，４０ＡのＮ型ウエルに接続
される。
力側電極ＣJ は、第２の基板電圧発生部５２Ｂのスイッ
チング用ＰＭＯＳ３６Ｂのドレイン端子および両放電・
クランプ用ＰＭＯＳ３８Ｂ，４０Ｂのソース端子に接続
されるとともに、第１の基板電圧発生部５２Ａの放電・
クランプ用ＰＭＯＳ４０Ａのゲート端子およびクランプ
用ＰＭＯＳ４４Ａのゲート端子に接続される。第２のポ
ンピング・キャパシタ３４Ｂの入力側電極ＣI つまり反
転回路４８Ｂの出力端子は、第２の基板電圧発生部５２
Ｂのスイッチング用ＰＭＯＳ３６ＢのＮ型ウエルに接続
されるとともに第１の基板電圧発生部５２Ａの両放電・
クランプ用ＰＭＯＳ３８Ａ，４０ＡのＮ型ウエルに接続
される。
【００３４】第１のスイッチング・キャパシタ４２Ａの
出力側電極ＣH は、スイッチング用ＰＭＯＳ３６Ａのゲ
ート端子に接続されるとともに、クランプ用ＰＭＯＳ４
４Ａのソース端子に接続される。また、第１のスイッチ
ング・キャパシタ４２Ａの入力側電極ＣG つまり反転回
路５０Ａの出力端子は、第２のスイッチング・キャパシ
タ４２Ｂに対するクランプ用ＰＭＯＳＭ４４ＢのＮ型ウ
エルに接続される。
出力側電極ＣH は、スイッチング用ＰＭＯＳ３６Ａのゲ
ート端子に接続されるとともに、クランプ用ＰＭＯＳ４
４Ａのソース端子に接続される。また、第１のスイッチ
ング・キャパシタ４２Ａの入力側電極ＣG つまり反転回
路５０Ａの出力端子は、第２のスイッチング・キャパシ
タ４２Ｂに対するクランプ用ＰＭＯＳＭ４４ＢのＮ型ウ
エルに接続される。
【００３５】第２のスイッチング・キャパシタ４２Ｂの
出力側電極ＣL は、スイッチング用ＰＭＯＳ３６Ｂのゲ
ート端子に接続されるとともに、クランプ用ＰＭＯＳ４
４Ｂのソース端子に接続される。また、第２のスイッチ
ング・キャパシタ４２Ｂの入力側電極ＣK つまり反転回
路５０Ｂの出力端子は、第１のスイッチング・キャパシ
タ４２Ａに対するクランプ用ＰＭＯＳ４４ＡのＮ型ウエ
ルに接続される。かかる構成の基板電圧発生回路におい
て、入力端子３０には、外部電源電圧（たとえば３．３
Ｖ）に対応したＨレベル（たとえば３．３Ｖ）とＬレベ
ル（０Ｖ）を有するパルスＰＳが入力される。
出力側電極ＣL は、スイッチング用ＰＭＯＳ３６Ｂのゲ
ート端子に接続されるとともに、クランプ用ＰＭＯＳ４
４Ｂのソース端子に接続される。また、第２のスイッチ
ング・キャパシタ４２Ｂの入力側電極ＣK つまり反転回
路５０Ｂの出力端子は、第１のスイッチング・キャパシ
タ４２Ａに対するクランプ用ＰＭＯＳ４４ＡのＮ型ウエ
ルに接続される。かかる構成の基板電圧発生回路におい
て、入力端子３０には、外部電源電圧（たとえば３．３
Ｖ）に対応したＨレベル（たとえば３．３Ｖ）とＬレベ
ル（０Ｖ）を有するパルスＰＳが入力される。
【００３６】パルスＰＳがＬレベル（たとえば０Ｖ）に
なっている時は、第１の基板電圧発生部５２Ａにおい
て、第１のポンピング・キャパシタ３４Ａの電極ＣF が
負の電位にドロップするとともに、第１のスイッチング
用ＰＭＯＳ３６Ａがオンし、基板からの電流ＩBBは出力
端子３２およびＰＭＯＳ３６Ａを通ってポンピング・キ
ャパシタ３４Ａに引き込まれる。この間、第２の基板電
圧発生部５２Ｂにおいては、第２のポンピング・キャパ
シタ３４Ｂの出力側電極ＣJ がＰＭＯＳ３８Ｂ，４０Ｂ
によってクランプされる。
なっている時は、第１の基板電圧発生部５２Ａにおい
て、第１のポンピング・キャパシタ３４Ａの電極ＣF が
負の電位にドロップするとともに、第１のスイッチング
用ＰＭＯＳ３６Ａがオンし、基板からの電流ＩBBは出力
端子３２およびＰＭＯＳ３６Ａを通ってポンピング・キ
ャパシタ３４Ａに引き込まれる。この間、第２の基板電
圧発生部５２Ｂにおいては、第２のポンピング・キャパ
シタ３４Ｂの出力側電極ＣJ がＰＭＯＳ３８Ｂ，４０Ｂ
によってクランプされる。
【００３７】この際、ＰＭＯＳ３８Ｂでは、ゲート端子
がグランド電位に保持され、Ｎ型ウエルには反転回路４
８Ａの出力端子より約０Ｖの電圧が印加される。したが
ってこの基板効果によるしきい値電圧の増大をなるべく
小さくするための工夫により約０．５Ｖのしきい値電圧
Ｖt が得られる。一方、ＰＭＯＳ４０Ｂでは、Ｎ型ウエ
ルに反転回路４８Ａの出力端子より約０Ｖの電圧が印加
されるが、ゲート端子にも第１のポンピング・キャパシ
タ３４Ａの出力側電極ＣF より約−３．３Ｖの負の電圧
が印加されるため、逆バイアスにならず、上記同様の基
板効果によるしきい値電圧の増大を抑える工夫によって
約０．５Ｖのしきい値電圧が得られる。これにより、第
２のポンピング・キャパシタ３４Ｂの出力側電極Ｃj
は、約０．５Ｖにクランプされることになる。このよう
に、第２のポンピング・キャパシタ３４Ｂのクランプ電
位は、定常時はＰＭＯＳ４０Ｂのしきい値電圧によって
決まり、電源投入直後等でＰＭＯＳ４０Ｂのしきい値電
圧が安定しない間はＰＭＯＳ３８Ｂのしきい値電圧によ
って決まる。なお、第１のポンピング・キャパシタ３４
Ａのクランプ電位も、定常時はＰＭＯＳ４０Ａのしきい
値電圧により決まり、電源投入直後等でＰＭＯＳ４０Ａ
のしきい値電圧が安定しない間はＰＭＯＳ３８Ａのしき
い値電圧によって決まる。
がグランド電位に保持され、Ｎ型ウエルには反転回路４
８Ａの出力端子より約０Ｖの電圧が印加される。したが
ってこの基板効果によるしきい値電圧の増大をなるべく
小さくするための工夫により約０．５Ｖのしきい値電圧
Ｖt が得られる。一方、ＰＭＯＳ４０Ｂでは、Ｎ型ウエ
ルに反転回路４８Ａの出力端子より約０Ｖの電圧が印加
されるが、ゲート端子にも第１のポンピング・キャパシ
タ３４Ａの出力側電極ＣF より約−３．３Ｖの負の電圧
が印加されるため、逆バイアスにならず、上記同様の基
板効果によるしきい値電圧の増大を抑える工夫によって
約０．５Ｖのしきい値電圧が得られる。これにより、第
２のポンピング・キャパシタ３４Ｂの出力側電極Ｃj
は、約０．５Ｖにクランプされることになる。このよう
に、第２のポンピング・キャパシタ３４Ｂのクランプ電
位は、定常時はＰＭＯＳ４０Ｂのしきい値電圧によって
決まり、電源投入直後等でＰＭＯＳ４０Ｂのしきい値電
圧が安定しない間はＰＭＯＳ３８Ｂのしきい値電圧によ
って決まる。なお、第１のポンピング・キャパシタ３４
Ａのクランプ電位も、定常時はＰＭＯＳ４０Ａのしきい
値電圧により決まり、電源投入直後等でＰＭＯＳ４０Ａ
のしきい値電圧が安定しない間はＰＭＯＳ３８Ａのしき
い値電圧によって決まる。
【００３８】次に、パルスＰＳがＨレベル（たとえば
３．３Ｖ）になると、第１および第２の基板電圧発生部
５２Ａ，５２Ｂの動作が上記と反対になり、基板からの
電流ＩBBは出力端子３２およびＰＭＯＳ３６Ｂを通って
第２のポンピング・キャパシタ３４Ｂに引き込まれ、第
１のポンピング・キャパシタ３４Ａの出力側電極ＣF は
ＰＭＯＳ３８Ａ，４０Ａによってクランプされる。第２
のポンピング・キャパシタ３４Ｂにおいては、上記のよ
うにＰＭＯＳ４０Ｂの基板効果の影響が小さく、約０．
５Ｖのクランプ電位から約−３．３Ｖまでドロップする
ため、約−２．８Ｖの引き込み電圧が得られる。なお、
第１のポンピング・キャパシタ３４Ａにおいても、同様
にして、約−２．８Ｖの引き込み電圧が得られる。
３．３Ｖ）になると、第１および第２の基板電圧発生部
５２Ａ，５２Ｂの動作が上記と反対になり、基板からの
電流ＩBBは出力端子３２およびＰＭＯＳ３６Ｂを通って
第２のポンピング・キャパシタ３４Ｂに引き込まれ、第
１のポンピング・キャパシタ３４Ａの出力側電極ＣF は
ＰＭＯＳ３８Ａ，４０Ａによってクランプされる。第２
のポンピング・キャパシタ３４Ｂにおいては、上記のよ
うにＰＭＯＳ４０Ｂの基板効果の影響が小さく、約０．
５Ｖのクランプ電位から約−３．３Ｖまでドロップする
ため、約−２．８Ｖの引き込み電圧が得られる。なお、
第１のポンピング・キャパシタ３４Ａにおいても、同様
にして、約−２．８Ｖの引き込み電圧が得られる。
【００３９】また、スイッチング・キャパシタ４２Ａ，
４２Ｂに対するＰＭＯＳ４４Ａ，４４Ｂにおいても、上
記と同様に基板効果の影響が小さく、約０．５Ｖのしき
い値電圧が得られる。したがって、スイッチング・キャ
パシタ４２Ａ，４２Ｂよりそれぞれ約−２．８Ｖのスイ
ッチ・オン電圧がスイッチング用ＰＭＯＳ３６Ａ，３６
Ｂのゲート端子に与えられる。
４２Ｂに対するＰＭＯＳ４４Ａ，４４Ｂにおいても、上
記と同様に基板効果の影響が小さく、約０．５Ｖのしき
い値電圧が得られる。したがって、スイッチング・キャ
パシタ４２Ａ，４２Ｂよりそれぞれ約−２．８Ｖのスイ
ッチ・オン電圧がスイッチング用ＰＭＯＳ３６Ａ，３６
Ｂのゲート端子に与えられる。
【００４０】上述した実施例では、スイッチング・トラ
ンジスタとしてエンハンスメント型ＰＭＯＳを用いた構
成例について述べたが、他の型式のＭＯＳまたは電界効
果型トランジスタ（ＦＥＴ）でも勿論可能であり、ある
いはバイポーラ・トランジスタでも可能である。また、
上述した実施例では、ポンピング・キャパシタに対する
放電およびクランプ手段をエンハンスメント型ＰＭＯＳ
で構成したが、他の型のＭＯＳ、ＦＥＴ、バイポーラ・
トランジスタ等で構成したり、あるいはダイオード等で
構成することも可能である。スイッチング・キャパシタ
に対するクランプ手段も、同様に、エンハンスメント型
ＰＭＯＳに限らず、他の型のＭＯＳ、ＦＥＴ、バイポー
ラ・トランジスタ、ダイオード等で構成することが可能
である。また、入力パルスの振幅は外部電源電圧と異な
る値であってもよい。また、本発明の基板電圧発生回路
は、ＤＲＡＭの基板に限らず、任意の半導体デバイスの
基板に対して適用することが可能である。
ンジスタとしてエンハンスメント型ＰＭＯＳを用いた構
成例について述べたが、他の型式のＭＯＳまたは電界効
果型トランジスタ（ＦＥＴ）でも勿論可能であり、ある
いはバイポーラ・トランジスタでも可能である。また、
上述した実施例では、ポンピング・キャパシタに対する
放電およびクランプ手段をエンハンスメント型ＰＭＯＳ
で構成したが、他の型のＭＯＳ、ＦＥＴ、バイポーラ・
トランジスタ等で構成したり、あるいはダイオード等で
構成することも可能である。スイッチング・キャパシタ
に対するクランプ手段も、同様に、エンハンスメント型
ＰＭＯＳに限らず、他の型のＭＯＳ、ＦＥＴ、バイポー
ラ・トランジスタ、ダイオード等で構成することが可能
である。また、入力パルスの振幅は外部電源電圧と異な
る値であってもよい。また、本発明の基板電圧発生回路
は、ＤＲＡＭの基板に限らず、任意の半導体デバイスの
基板に対して適用することが可能である。
【００４１】
【発明の効果】以上説明したように、本発明の基板電圧
発生回路によれば、基板から効率よく電荷を引き込ん
で、短時間で所望のバックバイアスを得ることが可能で
あり、ホットキャリア効果による基板内電荷の増大また
は基板電圧の変動等にも余裕をもって対応することがで
きる。
発生回路によれば、基板から効率よく電荷を引き込ん
で、短時間で所望のバックバイアスを得ることが可能で
あり、ホットキャリア効果による基板内電荷の増大また
は基板電圧の変動等にも余裕をもって対応することがで
きる。
【図１】本発明の第１の実施例による基板電圧発生回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】第１の実施例による基板電圧発生回路と従来の
基板電圧発生回路のそれぞれの電流引き込み能力を比較
したデータの一例を示す図である。
基板電圧発生回路のそれぞれの電流引き込み能力を比較
したデータの一例を示す図である。
【図３】第１の実施例の基板電圧発生回路と従来の基板
電圧発生回路のそれぞれの電力消費効率を各基板電圧レ
ベル毎に比較したデータの一例を示す図である。
電圧発生回路のそれぞれの電力消費効率を各基板電圧レ
ベル毎に比較したデータの一例を示す図である。
【図４】本発明の第２の実施例による基板電圧発生回路
の構成を示す回路図である。
の構成を示す回路図である。
【図５】従来の基板電圧発生回路の構成を示す回路図で
ある。
ある。
１０ 入力端子 １６ ポンピング・キャパシタ ２０ スイッチング・キャパシタ ２２ スイッチング用ＰＭＯＳ ２４ 放電およびクランプ用ＰＭＯＳ ２６ 出力端子 ２８ クランプ用ＰＭＯＳ ３０ 入力端子 ３２ 出力端子 ３４Ａ 第１のポンピング・キャパシタ ３４Ｂ 第２のポンピング・キャパシタ ３６Ａ 第１のスイッチング用ＰＭＯＳ ３６Ｂ 第２のスイッチング用ＰＭＯＳ ４０Ａ 放電およびクランプ用ＰＭＯＳ ４０Ｂ 放電およびクランプ用ＰＭＯＳ ４２Ａ 第１のスイッチング・キャパシタ ４２Ｂ 第２のスイッチング・キャパシタ ５２Ａ 第１の基板電圧発生部 ５２Ｂ 第２の基板電圧発生部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407 H02M 3/07
Claims (3)
- 【請求項１】 所定の振幅を有するパルスを入力する入
力端子と、 半導体領域に接続されている出力端子と、 前記パルスに応動して前記半導体領域から前記出力端子
を介して周期的に電荷を引き込むためのポンピング・キ
ャパシタと、 前記ポンピング・キャパシタの一方の電極と前記出力端
子との間に接続され、前記出力端子と前記ポンピング・
キャパシタの一方の電極とを間欠的に電気的に接続する
ための第１のＰＭＯＳトランジスタと、 前記ポンピング・キャパシタの一方の電極と接地電位と
の間に接続され、 前記ポンピング・キャパシタに充電さ
れた電荷を放電するための第２のＰＭＯＳトランジスタ
と、 一方の電極が前記第１のＰＭＯＳトランジスタのゲート
端子に接続され、 前記パルスに応動して前記第１のＰＭ
ＯＳトランジスタのゲート端子にスイッチング電圧を供
給するためのスイッチング・キャパシタとを有し、前記
ポンピング・キャパシタの他方の電極と前記スイッチン
グ・キャパシタの他方の電極とに同相のパルス信号が印
加され、前記第２のＰＭＯＳトランジスタのゲート端子
が接地電位に接続されている基板電圧発生回路。 - 【請求項２】 ゲート端子が接地電位に接続され、前記
スイッチング・キャパシタの一方の電極と接地電位との
間に接続されている第３のＰＭＯＳトランジスタを有す
る請求項１に記載の基板電圧発生回路。 - 【請求項３】 前記第１のＰＭＯＳトランジスタの基板
領域に前記ポンピング・キャパシタの他方の電極に印加
されるパルス信号と同相のパルス信号が印加され、前記
第２および第３のＰＭＯＳトランジスタの基板領域に前
記ポンピング・キャパシタの他方の電極に印加されるパ
ルス信号と逆相のパルス信号が印加される請求項２に記
載の基板電圧発生回路。
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|---|---|---|---|
| JP17904192A JP3281984B2 (ja) | 1992-06-13 | 1992-06-13 | 基板電圧発生回路 |
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|---|---|---|---|
| JP17904192A JP3281984B2 (ja) | 1992-06-13 | 1992-06-13 | 基板電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05342869A JPH05342869A (ja) | 1993-12-24 |
| JP3281984B2 true JP3281984B2 (ja) | 2002-05-13 |
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|---|---|---|---|
| JP17904192A Expired - Fee Related JP3281984B2 (ja) | 1992-06-13 | 1992-06-13 | 基板電圧発生回路 |
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-
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- 1992-06-13 JP JP17904192A patent/JP3281984B2/ja not_active Expired - Fee Related
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