JPH0218779A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、主として、実効チャネル長が１μｍ以下のサ
ブミクロン単位のＭＯ３Ｉ−ランジスタを構成素子とす
るＭＯ８型ＬＳＩと電源電圧降圧回路とを同一チップ上
に有し、アドレスカウンタどタイマとを内蔵しセルフリ
フレッシュモード動作が可能で、ワード線駆動信号発生
回路の出力を内部電源電圧よりも高く保持する電圧保持
回路を有するダイナミック型半導体記憶装置に関する。

［従来の技術］ ＭＯ８型トランジスタを含むＬＳＩの発達は目覚ましく
、加工の微細化、高集積化が進み、近年では実効チャネ
ル長が１．２μｍ程度で素子数が数十万素子の超ＬＳＩ
　　（ＶＬＳＩ）へと発展を続けている。近い将来に実
効チャネル長が０．５μｍ程度のサブミクロンＭＯＳ）
ランジスタによるサブミクロン半導体ＬＳＩの出現が確
実になってきた。現在、ＭＯ９型ＬＩＳは外部供給電圧
をそのまま内部回路の駆動電源として用いて動作させて
おり、実効チャネル長の短縮とともに動作電源電圧は低
減しており、たとえば、現在の１．２μｍ実効チャネル
長を用いたものでは５ｖの単一電源下で動作させている
。

ところで、実効チャネル長の短縮に伴って素子中の電界
が高くなってきており、集積度向上の妨げとか性能劣化
、信頓性低下の原因となる次のような現象が問題となっ
てきている。すなわち、（ｉ）インパクトイオン化によ
るホットエレクトロンやホットホールの発生、（ｉｉ）
基板電流の増大、（ｉ　ｉ　ｉ）パンチスルー　（ｉｖ
）ソース。

ドレイン接合のブレークダウン、（■）ホットキャリア
のゲート絶縁膜中へのトラップによるＭＯＳトランジス
タの閾値電圧の経時的変化等であり、特に（Ｖ）の項目
は、性能、信頼性に大きく影響を及ぼす。この対策とし
て、次の２つの方法からアプローチがなされており、両
者を混合した例も現われている。

その１つは、ＬＤＤ　（Ｌｉｇｈｔ　Ｉｙ　　Ｄｏｐｅ
ｄ　　Ｄｒａｆｎ）トランジスタの導入によって、チャ
ネル内ドレイン側の高電界を緩和するものである。もう
１つのアプローチとしては、たとえばｒＴ、Ｍａｎｏ　
　ｅｔ　　ａｌ　　　“ＣｉｒｃｕｉｔＴｅｃｈｎｏｌ
ｏｇｉｅｓ　　ｆｏｒ　　１６ＭｂＤＲＡＭｓ　　　１
９８７　１ＥＥＥ　　Ｉｎｔｅｒｎａｔｉｏｎａｌ　　
５ｏｌｉｄ−８ｔａｔｅＣｉｒｃｕｉｔｓ　　Ｃｏｎｆ
ｏｒｅｎｃｅ　　Ｄｉｇｅｓｔ　　ｏｆ　　Ｔｅｃｈｎ
ｉｃａｌ　　Ｐａｐｅｒｓ、論文番号ＷＡＭ　　１．６
．ｐｐ２２−２３゜Ｆｅｂ　　１９８７Ｊに示されてい
るごと＜、電源電圧を現在の標準電源である５■単一電
源から低下させるものである。

一方、システム応用上からは、システムを構成する各Ｌ
ＳＩの電源は共通化されることが、小型化、低コスト化
の面から好ましく、またＴＴＬコンパティビリティを考
えたとき、前述したザブミクロン半導体ＬＳＩの現在の
標準電源である５Ｖ電＃、下で動作させることが好まし
い。そこで、特開昭５９−１１０２２５号公報、特開昭
５９−１２１８５４号公報、特開昭６０−１５７６１６
号公報に示されるように、外部供給電源からの電圧が印
加されその外部供給型？ｆｉ、電圧よりも低電圧の内部
電源電圧を生成するための電源変換回路をサブミクロン
半導体ＬＳＩチップ内に設けることにより、サブミクロ
ン半導体ＬＳＩを広い範囲の外部供給電源電圧の下で劣
化なく高い信頼性でかつ一定の性能で動作可能とし、シ
ステム応用上の適合性を持たせることが提案されている
。

また、ダイナミック型半導体記憶装置のメモリセルアレ
イに電源電圧５Ｖより降圧した３ｖ程度の電圧を供給し
、周辺回路に降圧しない電源電圧５Ｖをそのまま供給す
る例が、［Ｔ、Ｍａｎ。

ｅｔ　　ａｌ　　　”Ｓｕｂｍ［ｃｒｏｎ　　ＶＬＳＩ
Ｍｅｍｏｒｙ　　Ｃ１ｒｃｊ＋ｉｔｓ　　、１９８３Ｉ
ＥＥＥ　　Ｉｎｔｅｒｎａｔｉｏｎａｌ　　５ｏｌｉｄ
−Ｓｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ　　Ｃｏｎｆｏｒｅ
ｎｃｅ　　Ｄｉｇｅｓｔ　　ｏｆ　　Ｔｅｅｈｎｉｃａ
ｌ　　Ｐａｐｅｒｓ、論文番号ＦＡＭ１６゜６、ｐｐ２
３４−２３５．Ｆｅｂ　　１９８３Ｊに示されている。

内部降圧回路は、第２図に示すごとく、高電圧（ＶＭ　
Ｈ）発生回路１００と安定化回路１０２とコントロール
トランジスタＱｅからなる。高電圧（Ｖｈ　Ｈ）発生回
路１００はポンピング回路とリングオシレータ１０４か
らなり、５ｖ以上の高電圧を発生する。安定化回路１０
２はトランジスタＱｃのゲート電圧を一定に保つために
、抵抗Ｒを流れる電流を一定にする。この電圧は安定化
回路１０２のＭＯＳＦＥＴの閾値電圧によって決定され
る。内部のメモリセルアレイ５８（第４図参照）に供給
される最終電圧ＶＯＵ工は、Ｖｉｎ　　　ＶＴＨＣに等
しい。ここで、Ｖｌｎは外部供給電源電圧Ｅｘ　ｔ　Ｖ
ｃ　ｃで、ＶＴ）ＩｃはトランジスタＱｃの閾値電圧で
ある。前記高電圧（Ｖｌｌ、ｌ）発生回路１００と安定
化回路１０２とにより、外部供給電源電圧よりも降圧し
た定電圧を発生する内部降圧手段の一例である電源電圧
降圧回路が構成されている。

次に、この電源電圧降圧回路１０６の入出力特性を第３
図に示す。第３図に示すように、Ｖｌｎが５Ｖ程度にな
ったとしても、Ｖ、Ｕ　Ｔは３ｖ程度にしかならない。

さらに、近年、パーソナルコンピュータの普及が著しく
、特に近年では携帯型パーソナルコンピュータに対する
需要が増大している。このような携帯型パーソナルコン
ピュータに用いられる記憶装置は、バッテリバックアッ
プ（電池保持）が可能な低消費電力のものが必要となる
。このような記憶装置としては、通常ダイナミック型半
導体記憶装置あるいはスタティック型半導体記憶装置が
用いられている。このうち、ダイナミック型半導体記憶
装置は、メモリセルの構成が簡単で高集積に適する利点
がある。しかし、その半面、半導体基板上に設けられた
キャパシタに情報電荷を蓄積するという原理を用いるた
め、接合リーク等により蓄積電荷が徐々に失われ、成る
一定時間ごとに蓄積情報を再書込みするいわゆるリフレ
ッシュ動作が必要となる。また、前述のバッテリバック
アップ時においても当然に一定時間ごとにリフレッシュ
を行なわなければならない。そして、ダイナミック型半
導体記憶装置では、通常このようなリフレッシュは、Ｒ
’ＡＳオンリリフレッシュ、　　ＣＡＳビフォアＲＡＳ
リフレッシュ等のリフレッシュ操作が行なわれているが
、これらのリフレッシュ操作は、いずれも外部クロック
により１サイクルずつ制御する方式であるため、すべて
のメモリセルに対し再書込みを行なうには複雑な制御が
必要となり、特に前記バッテリバックアップ時には消費
電力の観点から好ましくなかった。

そこで、たとえば「山田他“Ａｕｔｏ／５ｅｌｆ　　Ｒ
ｅｆｒｅｓｈ機能内蔵６４Ｋｂｉｔ　　ＭＯＳダイナミ
ックＲＡＭ”電子通信学会論文誌°８３／１．　　　ｖ
ｏｌ、　Ｊ６６−Ｃ，Ｎｏ、　　１．　　ｐｐ、６２−
６９Ｊに示されるごとく、アドレスカウンタとタイマ回
路を内蔵して自動的にリフレッシュを続行するというセ
ルフリフレッシュモードを有するダイナミック型半導体
記憶装置が考案され商用に供されている。このセルフリ
フレッシュ動作は前述の文献に詳しく記載されているが
、以下に第４図に基づいて簡単に説明する。

第４図は、セルフリフレッシュ機能を備えた１ピンによ
るリフレッシュ回路５０を含むダイナミック型半導体記
憶装置を示すブロック図である。

この第４図に示すように、１ピンにリフレッシュ機能を
持たせるのに必要な付加回路は、リフレッシュコントロ
ール５２．リフレッシュアドレスカウンタ５４．マルチ
プレクサ５６およびタイマ手段の一例であるタイマ回路
３である。そして、ダイナミック型半導体記憶装置の待
機状態と動作状態を区別する信号ＲＡＳがハイレベル（
以下「Ｈレベル」と記載する）（待機状態）に保たれ、
外部からリフレッシュコントロール５２に与えられるリ
フレッシュ制御信号ＲＥＦがＨレベルからローレベル（
以下「Ｌレベル」と記載する）になると、セルフリフレ
ッシュが開始され、まずリフレッシュアドレスカウンタ
５４により指定されたアドレスのメモリセルに対しオー
トリフレッシュ時の動作と同じ１サイクルのリフレッシ
ュ動作が行なわれる。つまり、リフレッシュアドレスカ
ウンタ５４からのリフレッシュ用アドレス信号がマルチ
プレクサ５６を介してアドレスバッファ６０に入力され
、次いでロウデコーダ６２とコラムデコーダ６４を介し
てそのリフレッシュアドレスに対応するメモリセルがリ
フレッシュされるのである。

そして、この１サイクルのリフレッシュ動作が完了する
と、ダイナミック型半導体記憶装置に設けられているタ
イマ回路３が作動を開始し、予めタイマ回路３にセット
されている時間（約１６μｓ）を越えてリフレッシュ制
御信号ＲＥＦがＬレベルに保持されると、リフレッシュ
アドレスカウンタ５４が１ビツトインクリメントされて
そのリフレッシュアドレスに対応するメモリセルがリフ
レッシュされる。この後、再び前記タイマ回路３が作動
を開始し、前記と同様にして、さらに１ビツトインクリ
メントされたリフレッシュアドレスに対応するメモリセ
ルがリフレッシュされる。このような一連の動作は、リ
フレッシュ制御信号ＲＥＦがＬレベルに保持される限り
継続され、通常のリフレッシュモードと同様に（６４に
の場合）約２ｍｓ毎に１２８サイクルのりフレッシユが
行なわれ、全メモリセルがリフレッシュされる。

一方、ダイナミック型半導体記憶装置のワード線駆動信
号発生手段の一例のワード線駆動信号発生回路７におい
ては、たとえば特開昭５９−３８９９６号公報にも示さ
れているように、メモリセルへのデータの書込みを完全
に行なうため、ワード線駆動信号発生回路７からの出力
の電圧をアクセス期間中電源電圧よりも高く保持する電
圧保持手段の一例である電圧保持回路２１が付加されて
いる。この電圧保持回路２１は、発振手段の一例である
リングオシレータ１２より発生した繰返し信号を受けて
その信号毎にワード線駆動信号を昇圧し所定電圧値に保
持するようになっている。なお、図中８は従来から周知
の昇圧信号発生回路である。そして、電源電圧よりも高
（維持されたワード線駆動信号がロウデコーダ６２に入
力され、メモリセルへのデータの書込みが可能となる。

また、図中１は基板バイアス電圧発生手段の一例である
基板バイアス電圧発生回路であり、半導体基板の電位を
一定に保ち誤差動を防止するために半導体基板に与えら
れる電位、すなわぢ基板バイアス電圧を発生させるもの
であり、リングオシレータ２からの所定のパルスを受け
て作動する。

そして、前記リングオシレータ２からの出力パルスは前
記タイマ回路３にも与えられ、タイマ回路３から作動す
るよう構成されている。

第５図は、リングオシレータ、基板バイアス電圧発生回
路およびタイマ回路を備えた従来回路を示す図である。

同図において、１は基板バイアス電圧発生回路であり、
２は、前記内部降圧電源電圧ＩＮ　Ｔ　Ｖｃ　ｃと接地
電位ＧＮＤとの間で出力レベルが交互に変化するような
パルス波形を作成するリングオシレータである。このリ
ングオシレータ２による出力に基づいて基板バイアス電
圧発生回路１から基板バイアス電圧が出力されるように
構成されている。また、基板バ・イアスミ圧発生回路１
は、ＮチャネルＭＯＳトランジスタＱｌ、Ｑ２およびコ
ンデンサＣにより構成され、この回路１の入力側と出力
側との間にコンデンサＣおよびＮチャネルＭＯＳトラン
ジスタＱ、がこの順で直列に介挿されている。そして、
このＮチャネルＭＯＳトランジスタＱ１のゲートが出力
側と接続されている。また、コンデンサＣとＮチャネル
ＭＯＳトランジスタＱ、の間のノードＮ、と接地電位Ｇ
ＮＤとの間にＮチャネルＭＯＳトランジスタＱ２が介挿
され、このＮチャネルＭＯＳトランジスタＱ２のゲート
が前記ノードＮ、と接続されている。また、タイマ回路
３はリングオシレータ２の出力側と接続され、リングオ
シレータ２の出力信号に基づいてタイマ回路３に予めセ
ットされている時間（約１６μｓ）ごとにセルフリフレ
ッシュ用のタイミング信号を出力するように構成されて
いる。

この基板バイアス電圧発生回路１の動作は次のとおりで
ある。まず、リングオシレータ２の出力が内部降圧電源
電圧Ｉ。ｔ　Ｖｃ　ｃになるとき（ステップ１）、ノー
ドＮ、の電圧は、コンデンサＣによる容量結合により内
部降圧電源電圧１ｎｊ　Ｖ。。レベルまで高くなろうと
するが、ノードＮ。

の電圧がＮチャネルＭＯＳトランジスタＱ２の閾値電圧
ＶＴ２まで上昇するとＮチャネルＭＯＳトランジスタＱ
２が導通状態になってそれ以上の電圧上昇が抑えられ、
これによりノードＮ、は電圧■Ｔ２に保たれる。次に、
リングオシレータ２ｏ）出力が接地電位ＧＮＤになると
き（ステップ２）、ノードＮ、の電圧は、コンデンサＣ
の容量結合により電圧（ＶＴ　２−ＶＣＣ）になろうと
するが、ノードＮ１の電圧が端子Ｔの電圧ＶＴからＮチ
ャネルＭＯＳトランジスタＱ、の閾値電圧ｖＴＩを減じ
た電圧（ＶＴ　　ＶＴ　＋　）より小さくなるとＮチャ
ネルＭＯＳトランジスタＱ、が導通状態となって、ノー
ドＮ、の電圧はそれほど低くならない。

ステップ１およびステップ２をそれぞれ１回ずつ行なう
と、ノードＮ、の電圧および電圧ｖＴは低下する。なお
、その程度は容量Ｃおよび電圧Ｖ工の負荷容量の比で決
まる。さらに、ステップ１およびステップ２を数日繰返
すと、ノードＮ、の電圧は電圧（ＶＴ　２　　Ｖｃ　ｃ
　）と電圧■Ｔ２との間の発振となり、電圧Ｖ□は電圧
（Ｖ工２−Ｖｃｃ＋ＶＴ＋）の一定員電圧となる。たと
えば、■。

ｃ　＝５Ｖ、　　Ｖｔ　＋　＝Ｖｖ　２　＝ＩＶのとき
、Ｖ、−３Ｖが得られ、半導体基板（図示省略）に与え
られる。

ところで、半導体記憶装置の待機状態（制御信号ＲＡ　
ＳがＨレベル）における消費電力は、この基板バイアス
電圧発生回路１における消費電力が大部分を占める。そ
こで、これを低減するためにたとえば［Ｗ、Ｌ、Ｍａｒ
ｔｉｎｏ　　ｅｔ　　ａｔ。

’Ａｎ　　０ｎ−Ｃｈｉｐ　　Ｂａｃｋ−ＢｉａｓＧｅ
ｎｅｒａｔｏｒ　　ｆｏｒ　　ＭＯＳ　　Ｄｙｎａｍｉ
ｃ　　Ｍｅｍｏｒｙ　　ＩＥＥＥ　　Ｊ、５ｏｌｉｄ−
５ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、５Ｇ−１５
，Ｎｏ、５．　　ｐＴ）、８２０−８２６．Ｏｃｔ、１
９８０Ｊに記載されているごとく、基板バイアス電圧発
生回路１を間欠動作させる方法が考案されている。第６
図は、その考案に係る一実施例を示す図である。同図に
おいて、前記第５図との相違点は、基板バイアス電圧発
生回路１の出力電圧を検出する基板電位検出回路４が設
けられていることと、この基板電位検出回路４の出力信
号に基づいてリングオシレータ２の動作を制御する制御
回路５が設けられていることである。同図に示すように
、基板電位検出回路４により基板電位が常時監視されて
、この基板電位が所定のレベルに達した後は制御回路５
によりリングオシレータ夕２の発振が停止されて基板バ
イアス電圧発生回路］の動作が停止される。また、基板
電位が何らかの理由により所定のレベルよりも高くなれ
ば制御回路５を介して再びリングオシレータ２が動作さ
れるように構成されている。こうして、基板電位に基づ
いて基板バイアス電圧発生回路１が間欠的に作動し、消
費電極の低減が図られている。

次に、第４図に示したワード線駆動信号発生回路７の動
作を第７図の回路図を用いて説明する。

第７図において、７はワード線駆動信号φカを発生させ
るためのワード線駆動信号発生回路、８はワード線駆動
信号φ、を昇圧するための昇圧信号φＰを発生させる昇
圧信号発生回路、９はリングオシレータ１０により発生
した繰返し信号φ。

の供給端子である。また１１は一方の主電極を供給端子
９に他方の主電極をノードＮ２にゲート電極を昇圧信号
φｒの出力端子１３にそれぞれ接続されたトランジスタ
、１４はノードＮ２とノードＮ３との間に接続された昇
圧容量、１６は電源端子１７とノードＮ、との間に接続
されたゲート電極を昇圧信号φＢの出力端子１３に接続
された充電用トランジスタ、１８はドレインとゲーＩｆ
極をワード線駆動信号発生回路７の出力端子１９に接続
した整流用トランジスタ、２０はドレインとゲート電極
とをワード線駆動信号φ１の出力端子１９に接続しソー
スを電源端子１７に接続したクランプ用トランジスタで
ある。

第８図は前記第７図の回路の動作を説明するための各部
の信号波形図である。時刻ｔ１後昇圧信号φｒによって
トランジスタ１１がＯＮ状態になると、繰返し信号φ、
がＬからＨに変化したときにその変化分からトランジス
タ１１の閾値電圧分を差し引いたｌ。ｔ　Ｖｃ　ｃ　　
ＶＴ　ｓが昇圧容量１４を通じてノードＮ、に伝わり、
そのノードＮ。

のレベルが上昇し、整流用トランジスタ１８がＯＮ状態
になり、ノードＮ３から出力端子１９に向かって電流が
流れ出力端子１９の電圧レベルが上昇する。繰返し信号
φ。がＨからＬに代わると整流用トランジスタ１８はＯ
ＦＦになるので、出力端子１９からノードＮ、には電流
は流れない。ノードＮ、の電圧レベルは低下するが充電
用トランジスタ１６を通じてｌ。ｔＶｅｃに充電される
。

上記信号φ。の繰返し、昇圧容量１４の結合作用、充電
用トランジスタ１６を介するノードＮ、の充電、整流用
トランジスタ１８を介する出力端子１９の充電という一
連の動作を行なうと出力端子１９の電圧は低下しなくな
る。

次に、既に説明した？Ｉｉ源電圧電圧降圧回路１０６４
図に示す。この第４図に示す電源電圧降圧回路１０６を
構成している高電圧発生回路１００′は、前述した高電
圧（ＶＨ）ｌ　）発生回路１００からリングオシレータ
１０４を分離させたものであり、主としてボンピング回
路からなる。そして、既に説明したように、外部電源電
圧Ｅｘ　ｔ　Ｖｃ　ｃが入力されることによって、それ
よりも低い電圧である内部降圧電源電圧Ｉｎ　ｔ　Ｖｃ
　ｃを出力するのであり、この内部降圧比Ｒ電圧Ｉｎ　
ｔ　Ｖｃ　ｃは、メモリセルアレイ５８および周辺回路
に入力される。そして、前記外部電源電圧Ｅｘ　ｔ　Ｖ
ｃ。は入力バッファ９８と出力バッファ９９とに入力さ
れる。

［発明が解決しようとする課題］ ところで、第４図に示したように、主としてホットエレ
クトロン効果に強いサブミクロンダイナミックＲＡＭを
構成するためには、電源電圧降圧回路等からなる内部降
圧手段にリングオシレータ等からなる発振手段を使用し
、さらにセルフリフレッシュモード用のタイミング信号
を出力するためのタイマ手段に使用する発振手段と、ワ
ード線駆動信号発生手段の出力を前記内部低電圧よりも
高く保持するための電圧保持手段に接続された発振手段
との合計３つの発振手段を用いており、装置のサイズが
大きくなるという欠点があった。

本発明は、かかる実情に鑑み、内部降圧手段の付加に伴
う発振手段の増加に起因したダイナミック型半導体記憶
装置のサイズの大型化を防止することを目的とする。

［課題を解決するための手段］ 本発明に係るダイナミック型半導体記憶装置は、所定の
周波数入力信号が入力され、その入力信号に基づいて、
外部供給電源電圧よりも降圧した定電圧を発生するため
の内部降圧手段と、メモリセルが接続されたワード線に
ワード線駆動信号を供給するためのワード線駆動信号発
生手段と、 所定の周波数入力信号が入力され、その入力信号に基づ
いて、前記ワード線駆動信号発生手段の出力を内部電源
電圧よりも高く保持するための電圧保持手段と、 所定の周波？ａ入力信号が入力され、その入力信号に基
づいて、半導体基板の電位を一定に保持するための基板
バイアス電圧を発生する基板バイアス電圧発生手段と、 所定の周波数入力信号が入力され、その入力信号に基づ
いて、−一時間ごとにセルフリフレッシュ用のタイミン
グ信号を出力するためのタイマ手段と、 前記電圧保持手段および前記基板バイアス電圧発生手段
ならびに前記タイマ手段のうちの２つ以上のものあるい
は前記電圧保持手段または前記タイマ手段と、前記内部
降圧手段とに対し、所定の周波数信号を出力しその出力
信号を前記所定の周波数入力信号として与えるための発
振手段とを含むことを特徴とする。

〔作用］ 内部降圧手段の働きにより、外部供給電源電圧よりも降
圧した内部定電圧が発生される。ワード線駆動信号発生
手段の働きにより、メモリセルが接続されたワード線に
ワード線駆動信号が供給され、そのワード線駆動信号が
、電圧保持手段の働きにより、前記内部低電圧よりも高
く保持される。

また、基板バイアス電圧発生手段の働きにより、基板バ
イアス電圧が発生され、その基板バイアス電圧より半導
体基板の電位が一定に保持される。

また、タイマ手段の働きにより、一定時間ごとにセルフ
リフレッシュ用のタイミング信号が出力される。そして
、前記内部降圧手段、電圧保持手段、基板バイアス電圧
発生手段およびタイマ手段を作動させるために必要とな
る所定の周波数入力信号が発振手段によって出力される
。そしてこの発振手段は、前記内部降圧手段に所定の周
波数入力信号を導出するばかりでなく、前記所定の周波
数入力信号を必要とする前記種々の手段のうちの少なく
とも１つ以上のものにも所定の周波数入力信号を与えて
いるために、内部降圧手段を付加したとしてもそれに伴
う発振手段の増加を招くことがない。

［発明の実施例］ 次に、本発明の実施例を図面に基づいて説明する。

第１図はこの発明に係る一実施例を示す図である。なお
この実施例の説明において、従来技術の説明と重複する
部分については説明を省略する。

第１図において、２はリングオシレータ、２１はワード
線駆動信号の電圧保持回路、７はワード線駆動信号φ１
を発生させるためのワード線駆動信号発生手段の一例の
ワード線駆動信号発生回路、８はワード線駆動信号φい
を昇圧するための昇圧（Ｍ号φＰを発生させる昇圧信号
発生回路、１は基板バイアス電圧発生回路、３は一定時
間ごとにセルフリフレッシュ用のタイミング信号を出力
するためのタイマ回路、１００′は高電圧発生回路、］
０２は電圧安定化回路である。

そして、第１図において、従来例である第４図および第
６図と相違する点は、リングオシレータ２に対し、高電
圧発生回路１００’、電圧保持回路２１．基板バイアス
電圧発生回路１ならびにタイマ回路３が接続されている
こと、制御回路５により開閉が制御されるスイッチ回路
６およびインバータＩＩ＋　　’２が直列に接続されて
リングオシレータ２とコンデンサＣとの間に介挿されて
いることである。前記インバータ’Ｉ＋　　■２はコン
デンサＣを駆動するための比較的駆動能力の高いインバ
ータであり、第５図あるいは第６図におけるリングオシ
レータ２中の最終段のインバータ（図示省略）に相当す
るサイズである。

次に、動作について説明する。基板バイアス電圧発生回
路の動作原理は従来例である第５図あるいは第６図と同
じである。しかし、第６図における従来例では、基板電
位検出回路４により基板電位が常時監視されて、これが
所定のレベルに到達した後は制御回路５によりリングオ
シレータ２の発振が停止されていたが、本発明はリング
オシレータ２の発振そのものは停止されず、制御回路５
によりスイッチ回路６が遮断されてリングオシレータ２
の出力とコンデンサＣの間の電気的接続が切り離される
。また、基板電位が所定のレベルよりら高くなれば制御
回路５を介して再びスイッチ回路６が導通状態になりリ
ングオシレータ２の出力側とインバータＩ、の入力側と
が電気的に接続されて基板バイアス電圧発生回路１の動
作が再開される。このスイッチ回路６をＯＮ、ＯＦＦ制
御することにより、必要なときにのみリングオシレータ
２からの発振が入力され、不必要なときにはリングオシ
レータ２からの発振を遮断することができ、リングオシ
レータ２を停止Ｆさせることなく不必要な所定の周波数
入力信号の入力を防止でき、消費電力の節減が可能とな
る。そして、前記スイッチ回路６のＯＮ、０ＦＦｉ１１
御を採用し、りングオシレータ２を常に作動状態にでき
るようにしたために、前記電力節減を可能にしながらも
、そのリングオシレータ２からの所定の周波数信号を、
基板バイアス電圧発生回路１以外に、電圧保持回路２１
．高電圧発生回路１００′およびタイマ回路３にも常に
入力することができる。

前記高電圧発生回路１００’、電圧安定化回路１０２お
よびコントロールトランジスタＱｃとからなる電源電圧
降圧回路１０６により、所定の周波数入力信号が入力さ
れ、その入力信号に基づいて、外部供給電源電圧よりも
降圧した低電圧を発生する内部降圧手段が構成されてい
る。前記電圧保持回路２］により、所定の周波数入力信
号が入力され、その入力信号に基づいて、前記ワード線
駆動信号発生手段の出力を内部電源電圧の一例の前記降
圧電源電圧１ｎｔＶｃｃよりも高く保持する電圧保持手
段が構成されている。前記基板バ・ｆアス電圧発生回路
１により、所定の周波数入力信号が入力され、その入力
信号に基づいて、半導体基板の電位を一定に保持するた
めの基板バイアス電圧を発生する基板バイアス電圧発生
手段が構成されている。前記基板電位検出回路４．制御
回路５およびスイッチ回路６により、前記基板バイアス
電圧発生手段から出力された基板バイアス電圧に基づい
て、前記所定の周波数入力信号の入力を許容する導通状
態と前記所定の周波数入力信号の入力を拒否する遮断状
態とに切換える切換制御手段が構成されている。前記タ
イマ回路３により、所定の周波数入力信号が入力され、
その入力信号に基ツいて、一定時間ごとにセルフ、リフ
レッシュ用のタイミング信号を出力するタイマ手段が構
成されている。さらに、前記リングオシレータ２により
、所定の周波数を出力しその出力信号を前記所定の周波
数入力信号として前記柱々の手段に与える発振手段が構
成されている。なお、この発振手段からの出力信号が、
第１図に示す実施例では、基板バイアス電圧発生手段、
電圧保持手段、タイマ手段ならびに内部降圧手段のすべ
てに入力されるよう構成したものを示したが、本発明は
これに限らず、前記電圧保持手段および前記基板バイア
ス電圧発生手段ならびに前記タイマ手段のうちの２つ以
上のものあるいは前記電圧保持手段または前記タイマ手
段と、前記内部降圧手段とに対し、信号を与えるもので
あればよい。

〔発明の効果］ 前記構成を有する本発明は、内部降圧手段を付加したと
してもそれに伴う発振手段の増加を招くことがないため
に、内部降圧手段の付加に伴う発振手段の増加に起因し
たダイナミック型半導体記憶装置のサイズの大型化を防
止できるに至った。

【図面の簡単な説明】

第１図は本発明の一実施例におけるダイナミック型半導
体記憶装置の回路図、第２図は電源電圧降圧回路を示す
回路図、第３図は、第２図に示した電源電圧降圧回路の
入出力特性を示したグラフを表わす図、第４図は従来の
ダイナミック型半導体記憶装置の回路図、第５図は従来
のダイナミック型半導体記憶装置の要部を示す回路図、
第６図は従来の他のダイナミック型半導体記憶装置の要
部を示す回路図、第７図は従来のダイナミック型半導体
記憶装置の他の要部を示す回路図、第８図は第７図の回
路の動作を説明するための信号波形図である。 図中、７はワード線駆動信号発生手段の一例であるワー
ド線駆動信号発生回路、１は基板バイアス電圧発生手段
の一例である基板バイアス電圧発生回路、２１は電圧保
持手段の一例である電圧保持回路、２は発振手段の一例
であるリングオシレータ、３はタイマ手段の一例である
タイマ回路、４は基板電位検出回路、５は制御回路、６
はスイッチ回路、１０６は内部降圧手段の一例である電
源電圧降圧回路、１００′は高電圧発生回路、１０２は
電圧安定化回路、Ｑｃはコントロールトランジスタであ
る。 第１図

Claims (1)

1. 【特許請求の範囲】 所定の周波数入力信号が入力され、その入力信号に基づ
   いて、外部供給電源電圧よりも降圧した定電圧を発生す
   るための内部降圧手段と、 メモリセルが接続されたワード線にワード線駆動信号を
   供給するためのワード線駆動信号発生手段と、 所定の周波数入力信号が入力され、その入力信号に基づ
   いて、前記ワード線駆動信号発生手段の出力を内部電源
   電圧よりも高く保持するための電圧保持手段と、 所定の周波数入力信号が入力され、その入力信号に基づ
   いて、半導体基板の電位を一定に保持するための基板バ
   イアス電圧を発生する基板バイアス電圧発生手段と、 所定の周波数入力信号が入力され、その入力信号に基づ
   いて、一定時間ごとにセルフリフレッシュ用のタイミン
   グ信号を出力するためのタイマ手段と、 前記電圧保持手段および前記基板バイアス電圧発生手段
   ならびに前記タイマ手段のうちの２つ以上のものあるい
   は前記電圧保持手段または前記タイマ手段と、前記内部
   降圧手段とに対し、所定の周波数信号を出力しその出力
   信号を前記所定の周波数入力信号として与えるための発
   振手段とを含む、ダイナミック型半導体記憶装置。