KR0120560B1

KR0120560B1 - 고전압 발생회로

Info

Publication number: KR0120560B1
Application number: KR1019940005625A
Authority: KR
Inventors: 이재진
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-03-21
Filing date: 1994-03-21
Publication date: 1997-10-20

Abstract

본 발명은 서로 다른 전위를 갖는 제1 및 제2고전압을 출력하는 두 개의 고전압 발생회로를 구현하여 제2고전압의 전위가 급격하게 떨어지면 단시간 내에 제1고전압으로부터 전하를 공급함으로써 제2고전압의 전위를 높아주도록 하는 고전압 발생회로에 관한 기술이다.

Description

고전압 발생회로

제1도는 종래의 고전압 발생회로 및 관련 회로를 도시한 회로 구성도.

제2도는 본 발명에 의한 고전압 발생회로 및 관련회로를 도시한 회로구성도.

* 도면의 주요부분에 대한 부호의 설명

11 : 링 발진부 12 : 전하 펌핑부

13 : 전압 검출부 14 : 고전압 발생회로

14A : 제1고전압 발생회로 15B : 제2고전압 발생회로

15 : 고전압 유지회로

본 발명은 반도체 소자의 고전압 발생회로(high voltage generator )에 관한 것으로 특히, 서로 다른 전위를 갖는 제1 및 제2고전압을 출력하는 두 개의 고전압 발생회로를 구현하여 제2고전압의 전위가 급격하게 떨어지는 경우에 단시간 내에 제1고전압으로부터 전하를 공급함으로써, 제2고전압의 전위를 높여주도록 하는 고전압 발생회로에 관한 것이다.

일반적으로 트랜지스터의 특성에서 PMOS형 트랜지스터의 경우는 고전위는 잘 전달하지만 저전위를 전달하는 경우는 문턱전압(threshold voltage) 이하의 전위를 전달하기는 어렵고, NMOS형 트랜지스터의 경우는 저전위는 잘 전달하지만 고전위를 전달하는 경우에는 게이트보다 문턱전압 만큼 낮은 전위 이상의 전위를 전달하기가 어려운데, 이런 것을 문턱전압에 의한 전류 손실이라고 한다.

그런데, 소자의 크기를 줄이거나 래치-업(latch-up)을 방지할 목적으로 고전위를 전달하는 부분에도 NMOS형 트랜지스터를 사용하는 경우가 있으며, 이 경우에 고전위를 잘 전달하도록 하기 위하여 사용하는 방법이 NMOS형 트랜지스터의 게이트에 전달하려고 하는 고전위보다 최소한 문턱전압 이상으로 높은 전위를 인가하는 것이고, 이러한 경우의 대표적인 예가 디램 소자에 있어서의 워드선과 데이터 출력버퍼의 출력 드라이버단이다.

일반적으로, 전원전압 보다 높은 전위를 출력하는 고전압 발생회로(14)는 제1도에 도시된 바와 같이 고전압 출력단(vpp) 에 전하를 펌핑하는 전하펌핑부(12)와, 상기 전하 펌핑부(12)를 일정한 주기로 동작시키는 펌핑 인에이블신호(pump_en)를 출력하는 링 발진부(11)와, 상기 전하 펌핑부(12)를 통해 일정전위로 출력되는 고전압 출력단(vpp)의 전위를 검출하여 상기 링 발진부(11)의 동작을 제어하는 신호(rose_en)를 출력하는 전압 검출부(13)로 이루어져 있다.

그러나, 제1도에 도시된 바와 같이, 하나의 고전압 발생회로를 이용하여 워드선과 데이터 출력버퍼의 출력 드라이버단을 동작시키는 경우에 있어서는, 워드선이나 데이터 출력버퍼가 동작하는 과정에서 고전압 출력단(vpp)에 전압 강하가 발생하면 낮아진 고전압 출력단(vpp)의 전위를 감지하여 링 발진부(11)와 전하 펌핑부(12)를 차례로 동작시켜 고전압 출력단(vpp)의 전위를 다시 높이므로 고전압 출력단(vpp)의 전위가 회복되는데에는 얼마간의 지연시간이 생기는 문제가 있다.

그러므로, 상기 고전압 출력단(vpp)의 전위 변화를 최소한으로 줄이기 위해서는 고전압을 일정하게 유지시키기 위한 캐패시터의 크기를 크게 하기도 하는데 이럴 경우 소자의 면적을 증가시키는 문제가 발생한다.

따라서, 본 발명에서는 고전압 출력단(vpp)의 전위 보다 높은 전위를 출력하는 새로운 고전압 발생회로를 구현하고 이를 이용하여 고전압 출력단(vpp)에 전압 강하가 생기면 단시간 내에 그 전위를 높여주도록 하는데에 그 목적이 있다.

상기 목적을 달성하기 위하여, 본 발명에서는 높은 전위를 갖는 제1고전압을 출력하는 제1고전압 발생회로와, 전원전압 보다 높고 상기 제1고전압 보다 낮은 전위를 갖는 제2고전압을 출력하는 제2고전압 발생회로와, 상기 제1고전압 발생회로와 제2고전압 발생회로를 이어주는 고전압 유지회로를 구현하였다.

제2도는 본 발명에 의한 고전압 발생회로 및 관련 회로를 도시한 회로 구성도이다.

제2도에 도시된 제1고전압 발생회로(14A)와 제2고전압 발생회로(14B)는 상기 제1도에 도시된 바와 동일한 구조를 이루고 있으며, 단지 출력단의 전위가 다르게 조정되어 있다. 그리고, 두 고전압 발생회로(14A,14B)의 출력단(vpp_1,vpp) 사이에 이를 연결해주는 고전압 유지회로(15)를 포함하고 있다.

상기 고전압 유지회로(15)는 제1고전압(vpp_1)과 노드(n4) 사이에 연결된 저항(r1)과, 다이오드 구조로 상기 노드(n4)와 제2고전압(vpp) 사이에 접속된 NMOS형 트랜지스터(T5)와, 제1고전압(vpp_1)과 제2고전압(vpp) 사이에 접속되며 게이트가 노드(n4)에 의해 제어되는 NMOS형 트랜지스터(T4)로 이루어져 있다.

상기에서, 제1고전압(vpp_1)가 전위가 어떤 값을 갖더라도 제1고전압(vpp_1)과 제2고전압(vpp) 사이에 NMOS형 트랜지스터(T5)가 형성되고 그 NMOS형 트랜지스터(T5)의 게이트 전위가 vpp_target＋vt(vppp_target : 타겟 전압, vT : 트랜지스터(T5)의 문턱전압)인 경우에 있어서는 제2고전압(vpp)의 전위가 타겟 전압(vpp_target)보다 낮아지는 경우에만 제1고전압(vpp_1)으로부터 제2고전압(vpp)으로의 패스가 형성되므로 소자의 신뢰성이 허용하는 높은 전위로 전하를 저장할 수도 있다. 그리고 저장되는 전하의 양은 전위×캐패시턴스에 비례하므로 동일한 면적을 갖는 캐패시터로 더 많은 저하를 저장할 수 있다.

제2도의 고전압 유지회로(15)에서 제2고전압(vpp)과 제1고전압(vpp_1) 사이에 형성된 트랜지스터(T4)는 게이트로 인가되는 전위가 vpp_target＋vt(트랜지스터(T4)의 문턱전압)이므로 이 트랜지스터는 제2고전압(vpp)의 전위가 타겟 전압(vpp_target)보다 낮아지는 경우에만 턴-온된다.

이상에서 설명한 바와 같이 제2도에 도시된 고전압 발생회로를 반도체 소자에 구현하게 되면 고전압을 필요로 하는 소자에 전압 변화가 적은 고전압을 인가할 수 있으며, 전위가 낮아진 경우에도 고전압을 일정 전위로 회복시키는데 소요되는 시간을 아주 빠르게 할 수 있고, 동일한 면적에 많은 전하를 저장하는 효과를 얻게 된다.

Claims

반도체 소자에 전원전압 보다 높은 전위를 갖는 고전압을 공급하는 고전압 발생회로에 있어서, 제1고전압을 출력하는 제1고전압 발생회로와, 제2고전압을 출력하는 제2고전압 발생회로와, 상기 제1고전압 발생회로의 출력단과 상기 제2고전압 발생회로의 출력단 사이에 구현되어, 상기 제2고전압에 전압강하가 발생하면 상기 제1고전압으로 전하를 공급하도록 하는 고전압 유지회로를 포함하는 것을 특징으로하는 고전압 발생회로.
제1항에 있어서, 상기 고전압 유지회로는, 제1회로의 고전압과 노드(A) 사이에 연결된 저항 성분과, 다이오드 구조로 상기 노드(A)와 제2고전압 사이에 접속된 제1NMOS형 트랜지스터와, 상기 제1고전압과 제2고전압 사이에 접속되며 게이트가 상기 노드(A)에 의해 제어되는 제2NMOS형 트랜지스터를 포함하는 것을 특징으로 하는 고전압 발생회로.