JP2628724B2 - 電圧増倍器集積回路と整流器素子 - Google Patents

電圧増倍器集積回路と整流器素子

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JP2628724B2 JP63285924A JP28592488A JP2628724B2 JP 2628724 B2 JP2628724 B2 JP 2628724B2 JP 63285924 A JP63285924 A JP 63285924A JP 28592488 A JP28592488 A JP 28592488A JP 2628724 B2 JP2628724 B2 JP 2628724B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、整流器素子の直列接続回路へ接続された高
電圧出力端子を具える電圧増倍器集積回路であって、前
記整流器素子の各々が第１電界効果トランジスタを具え
ており、電荷蓄積用のバッファキャパシタンスが高電圧
出力端子と電源端子との間に接続され、隣り合う整流器
素子の各対の接合点がブースタキャパシタンスの一側へ
接続され、各整流器素子の両側に接続された２個のブー
スタキャパシタンスが相互に反対極性のクロック信号を
受けるように、ブースタキャパシタンスの他側へクロッ
ク信号が供給されている電圧増倍器集積回路に関するも
のである。
本発明はまたそのような電圧増倍器回路での使用に適
した整流器素子にも関連している。
〔従来の技術〕
この種の電圧増倍器回路は、例えばIEEE固態回路（IE
EE Solid State Circuit）、SC−11（３）、1976年６
月、頁375から既知であり、そしてなかんずく非揮発性
の電気的プログラム可能なメモリおよび消去可能なメモ
リに使用されている。
負出力電圧を発生する通常の電圧増倍器回路は、ダイ
オードとして接続されかつＰウエルプロセスで実現され
ているPMOSトランジスタの直列接続回路を具え、前記の
直列接続回路は低い供給電圧VSS（大地）を伝える点に
カソード側で接続されており、かつアノード側では高い
プログラミング電圧を供給するバッファキャパシタンス
を持つ出力端子を具えている。バッファキャパシタンス
は出力端子と高い供給電圧VDDとの間に接続されてい
る。これらのトランジスタが埋め込まれている基板はＮ
型のものであり、かつトランジスタから基板への電荷キ
ャリアの注入を避けるために、高い供給電圧（VDD）へ
結合されている。隣り合うダイオードの各対の接合点
は、各ブースタキャパシタンスを介して、第１クロック
ラインあるいは第２クロックラインのいずれかに接続さ
れ、それらのクロックラインは論理的に相補なクロック
信号を伝えている。種々のブースタキャパシタンスは反
対符号のクロック信号を交互に受け取る。クロック信号
の符号が周期的に変化するから、ダイオードは交互に導
通と遮断とになり、電荷が導通ダイオードを介して一方
のブースタキャパシタンスから他方のブースキャパシタ
ンスへ転送される。
ブースタキャパシタンスあるいはバッファキャパシタ
ンス上の電圧が電荷の転送によりさらに負となるから、
関連キャパシタンスへ接続されており、かつダイオード
として接続されているトランジスタのしきい値電圧は、
いわゆるバックゲートバイアス効果（back−gate bias
effect）により増大することが、通常の電圧増倍器回路
の欠点である。その結果、整流器素子を通ってボンプさ
れる電荷とクロック信号によって潜在的に転送されるべ
き電荷との比は減少される。ユニットすなわちブースタ
キャパシタンスと整流器素子との有効性は減少する。こ
の点に関して、ダブリュウ・カル（W.Carr）とジェー・
マイズ（J.Mize）の「MOS/LSI設計と応用（MOS/LSI Des
ign and Application）」、マグロヒル（McGraw−Hil
l）、1972年、頁56〜57が参照されている。
電圧増倍器回路の出力電圧のレベルはこの効果によっ
て制限されている。ダイオードを介するバッファキャパ
シタンスから次のブースタキャパシタンスへの電荷の転
送は、クロックライン間の電圧スイングが、ダイオード
のアノード上の電圧を、ダイオードのカソード上の電圧
以上に、１しきい値電圧上昇するのに小さ過ぎる場合に
ストップする。高い負出力電圧を得るために、大きい電
圧スイング、従って高い供給電圧が必要とされよう。
ダイオードとして接続されかつＰウエルプロセスによ
って実現されたNMOSトランジスタによるPMOSトランジス
タによる置き換えは、もう一つの問題点へ導く。トラン
ジスタのＰウエル接触はダイオードのアノード側へ接続
され、従って、カソード、Ｐウエルおよび基板は、基板
から電流を引き出す寄生npnトランジスタのエミッタ、
ベースおよびコレクタをそれぞれ形成する。例えば、公
開第WO 84/02607号である国際特許出願第PCT/US 83/019
77号はこの問題の解決法を開示しており、これはすべて
のウエルを充分低い負電圧に維持する補助電圧増倍器を
含んでいる。しかし、この補助増倍器は追加の基板表面
面積を必要とし、電力消費を増大し、生起する寄生トラ
ンジスタの効果を減少するために追加のステップを必要
とする。
前述の考察は、ＰウエルプロセスでのNMOSトランジス
タによって高い正出力電圧を達成する通常の電圧増倍器
回路、およびＮウエルプロセスでのPMOSトランジスタに
よって実現された電圧増倍器回路でもよく維持されてい
る。
〔発明が解決しようとする課題〕
本発明の目的はさらに効果的な電圧倍増を組み込んだ
電圧倍増器回路を与えることであり、ここで出力電圧は
バックゲートバイアス効果あるいは供給電圧のレベルに
よって制限されず、かつ寄生バイポーラトランジスタの
導通を避けることである。
〔課題を解決するための手段〕
このことを達成するために、本発明による電圧倍増器
回路は、整流器素子の電界効果トランジスタが、基板上
で基板の導電型とは反対の導電型の分離領域内に形成さ
れ、少なくとも前記電圧倍増器回路の高電圧側に位置し
ている整流器素子はそれぞれスイッチング手段を具え、
該スイッチング手段は、前記電界効果トランジスタのソ
ースおよびドレインと前記分離領域との間のｐ−ｎ接合
により前記電界効果トランジスタ内に形成された内部ダ
イオードを、前記電界効果トランジスタの導通状態では
ソースに、前記電界効果トランジスタの遮断状態ではド
レインに接続し、前記内部ダイオードを遮断状態に保つ
ようにしたことを特徴としている。この領域が前記電界
効果トランジスタの導通状態において電界効果トランジ
スタのソース接続された場合には、バックゲートバイア
ス電圧は零にとどまっている。この領域が前記電界効果
トランジスタの遮断状態において電界効果トランジスタ
のドレインへ接続された場合には、コレクタ、ベースお
よびエミッタが基板、ウエルおよびドレインによりそれ
ぞれ形成されている寄生バイポーラトランジスタは導通
にはならないであろう。
本発明による電圧倍増器回路の一実施例は、第１電界
効果トランジスタのスイッチング手段は、第１電界効果
トランジスタと同じ導電型で、かつ第１電界効果トラン
ジスタの領域へ結合された各領域で形成される第２およ
び第３電界効果トランジスタを具え、第２電界効果トラ
ンジスタのソースは第１電界効果トランジスタのソース
へ接続され、第３電界効果トランジスタのソースは第１
電界効果トランジスタのドレインへ接続されており、第
２電界効果トランジスタの制御電極は第１電界効果トラ
ンジスタのドレインへ結合され、第３電界効果トランジ
スタの制御電極は第１電界効果トランジスタのソースへ
結合されており、第２および第３電界効果トランジスタ
のドレインが第１電界効果トランジスタのウエル端子へ
接続されていることを特徴としている。第２および第３
トランジスタの形をしたスイッチング手段は小型構造を
有しており、追加の制御信号によって駆動される必要は
無い。そのようなＰウエルでNMOSトランジスタを具えて
いる構造は、高い負電圧を発生するのに適している。PM
OSトランジスタによって構成された電圧増倍器は高い正
電圧を発生するのに適している。
本発明による電圧増倍器回路の別の一実施例は、前記
の電圧増倍器回路が相互に位相シフトした各クロック信
号を各ブースタキャパシタンスへ印加する多重位相クロ
ック信号発生器を具え、関連ブースタキャパシタンスを
介して第１電界効果トランジスタのソースへ印加される
クロック信号が、次のブースタキャパシタンスを介して
第１電界効果トランジスタのドレインへ印加される相補
クロック信号よりも早く変化することを特徴としてい
る。第１トランジスタの両端間の電圧がしきい値電圧よ
りも小さい場合は、この領域は第１トランジスタの主電
極から分離している。しかし、この領域はウエルの接合
キャパシタンスが充電されていると言う理由で、分離し
た瞬間に有していた電圧を維持している。
関連ブースタキャパシタンスを介して前記の主電極へ
位相シフトした相補クロック信号を印加することによ
り、第１トランジスタのドレイン上の電圧が減少あるい
は増大する前に、ソース上の電圧がそれぞれ上昇あるい
は減少される場合、コレクタ、ベースおよびエミッタが
それぞれ第１トランジスタの基板、ウエルおよびソース
によって形成されているバイポーラ寄生トランジスタは
導通にならないであろう。
本発明による電圧増倍器回路の別の一実施例は多重位
相クロック信号発生器が多数のインバータ回路の直列接
続回路を具え、２個の隣り合うインバータ回路の各出力
が２個の隣り合うブースタキャパシタンスの各電極へ接
続されていることを特徴としている。その時クロック信
号発生器はクロック信号を反対位相で隣り合うブースタ
キャパシタンスへ印加するためのインバータ回路の直列
接続回路を具えており、インバータ回路のゲート遅延時
間は前述の位相シフトを生じる。
本発明による電圧増倍器回路の好ましい一実施例は、
一方側で第１および第２電界効果トランジスタの制御電
極の接続点と他方側で第１電界効果トランジスタのドレ
インとの間の素子において、前記双方の電界効果トラン
ジスタの制御電極を充電あるいは放電するスイッチ可能
な充電路あるいは放電路が設けられ、前記のスイッチ可
能な充電路あるいは放電路を介して前記双方の電界効果
トランジスタの制御電極がそれぞれ充電あるいは放電さ
れた後に、前記双方の電界効果トランジスタの制御電極
の電圧を増大または減少するために結合キャパシタンス
を介して前記双方の電界効果トランジスタの接続点へ接
続された制御手段を設けられたことを特徴としている。
第１電界効果トランジスタの両端間の電圧は、何のしき
い値損失も起こらないと言う理由により順方向で実質的
に零に減少している。このしきい値損失は、制御手段か
ら発生する制御電圧を、結合キャパシタンスを介して、
第１トランジスタの制御電極上に既に存在する制御電圧
に付加することにより回避される。
インバータ回路の直列接続回路がリング発振器の一部
分を形成する、本発明による電圧増倍器回路のもう一つ
の実施例は、前記のリング発振器がフリップフロップを
具え、該フリップフロップのフリップフロップ出力が前
記インバータを介して第１フリップフロップ入力端子へ
フィードバックされ、第２フリップフロップ入力端子が
エネーブル信号を受け取ることを特徴としている。フリ
ップフロップがリング発振器に含まれているから、この
リング発振器は完全に最後のクロックパルスの後でスイ
ッチオフすることがてきる。
〔実施例〕 以下、図面を参照して本発明を詳細に説明する。
通常の電圧増倍器回路 第１図は負出力電圧を発生するタイプの通常の電圧増
倍器回路を示している。電源端子VSSと出力端子VEEとの
間に整流器素子D1,D2,…,Dnの直列接続回路が配列され
ている。出力端子VEEと電源端子VDDとの間にはバッファ
キャパシタンスCEEが接続されている。各接合点K1,K2,
…,Kn-1は、関連ブースタキャパシタンスC1,C2,…,Cn-1
を介して、相補クロック信号を伝えるクロックラインＱ
ととに相互に接続されている。クロックラインＱと
とが周期的であるから偶数インデックスを有する整流器
素子D2,D4,…，と偶数インデックスを有する整流器素子
D1,D3,…，とはそれぞれ周期的に遮断されるか導通にな
るか、および周期的に導通になるか遮断されるかであろ
う。それで、電荷は１つのブースタキャパシタンス低い
インデックスを有する次のブースタキャパシタンスへ、
導通素子を介してポンプされる。このように電荷はバッ
ファキャパシタンスCEEから段階的にフェッチされ、そ
して最終的にVSS端子に流出される。
通常の整流器素子 第2a図と第2b図とは、電界効果トランジスタによって
構成された、第１図に示されたような電圧増倍器回路用
の通常の整流器素子を示している。第2a図に示された素
子は、ダイオードとして接続されたPMOSトランジスタで
あり、その基板接続SUは、基板への電荷注入を避けるた
めに正電源端子VDDへ接続されている。図示された素子
のアノード側Ａにおいて、この素子が第１図に示された
直列接続回路においてもっと近くに位置しているので、
もっと高い負電圧が存在しよう。そのような素子におけ
る高い基板−ソース電圧のために、素子が導通になるし
きい値電圧もまた高い。これは基板−ソース電圧が増大
するにつれてしきい値電圧が増大するからである。所定
の基板−ソース電圧が到達される場合、整流器素子のし
きい値電圧は非常に高くなり、従ってクロックラインＱ
ととの電圧スイングはトランジスタのしきい値電圧以
上に順方向の整流器素子Dnの両端間の電圧差を上昇する
のにもはや充分ではない。
第2a図および第2b図に示された素子はNMOSトランジス
タであり、これはダイオードとして接続され、かつＰウ
エルで実現されている。ウエルへの電荷注入を妨げるた
めにウエル接続ＷはアノードＡへ接続されている。もし
カソードＫの側の電圧がアノード側の電圧より低いな
ら、寄生バイポーラトランジスタPBは導通状態に設定さ
れる。
本発明による整流器素子の回路形態 第３図は本発明による整流器素子の回路図を示してい
る。本発明は、カソード端子Ｋの電圧がウエルの電圧以
下に降下し得ず、それ故アノード端子Ａの電圧以下に降
下し得ず、従って寄生トランジスタPBが導通になる場合
にのみ、第2b図よび第2c図に示された整流器素子が第１
図に示された電圧増倍器回路用の整流器素子として適し
ていると言う事実の認識に基づいている。もし本発明に
よるウエル接続が最低電圧を伝えるNMOSトランジスタの
主電極へ常に切り換えられるなら、第2c図を参照して記
載されるこの問題は解決される。これは第３図に示され
ている。トランジスタにおいて、一方側での主電極のた
めのＮ拡散と他方側でのＰウエルとの間のダイオード
は、カソードＫ上とアノードＡ上との電圧に依存して、
カソード端子Ｋへかまたはアノード端子Ａへかのいずれ
かへ接続されるので、ダイオードは常に遮断される。
整流器素子の第１の実施例 第４図は本発明による電圧増倍器回路用の整流器素子
の第１の実施例を示している。ダイオードとして接続さ
れる第1NMOSトランジスタN1のＰウエル端子Ｗは、第２
トランジスタN2を通ってトランジスタN1のカソードへ、
そして第３トランジスタN3を通ってトランジスタN1のア
ノードへ結合されている。トランジスタN2の制御電極の
トランジスタN1のアノードＡへの結合と、トランジスタ
N3の制御電極のトランジスタN1のカソードＫへの結合と
が、トランジスタN1の両端間の電圧がトランジスタN2お
よびN3のしきい値電圧よりも低い場合を除いて、Ｐウエ
ルがトランジスタN1の主電極の一方上に生じる最低電圧
へ常に接続されることを保証している。この場合、Ｐウ
エルはアノードＡならびにカソードＫから離されてい
る。しかし、ＰウエルはＰウエルと基板との間の接合キ
ャパシタンスでその電圧を維持している。第2c図に示さ
れているような寄生バイポーラトランジスタPBが、接合
キャパシタンスの電圧による駆動のために導通となるの
を防ぐために、トランジスタN1のソース（接合Ｋ）の電
圧はドレイン（接合Ａ）の電圧の前に変化しなければな
らない。これは第５図と第６図とを参照して今後詳細に
説明されよう。
電圧増倍器回路の第１の実施例 第５図は本発明による電圧増倍器回路の第１の実施例
を示している。この電圧増倍器回路は負出力電圧VEEを
発生する。第４図を参照して説明されたタイプの整流器
素子の直列接続回路R1,R2,…,Rnは、バッファキャパシ
タンスCFFを介して、アノード側で電源端子VDDへ接続さ
れている。２つの素子間の各接合はブースタキャパシタ
ンスを介して、２つのインバータI2,I3,…,In間の接合
点へ接続されている。インバータの直列接続回路はこれ
またフリップフロップFFを含んでいるリング発振器RTの
一部分を形成している。連続するブースタキャパシタン
スC1,C2,…,Cn-1は第１図を参照して既に説明されてい
るように反対位相でクロック信号を受け取っている。さ
らに、連続するブースタキャパシタンスへ印加されるク
ロック信号は、１インバータ遅延時間に等しい時間間隔
によりお互いに対して遅延されている。このインバータ
遅延時間は、整流器素子（例えばR2）内の第１トランジ
スタのソース（例えば接合点V2）上の電圧が、前記の第
１トランジスタのドレイン（例えば接合点V3）上の電圧
が変化する前に変化することを保証している。既に述べ
たように、これは遮断された整流器素子において寄生バ
イポーラトランジスタが導通になるのを防止し、このよ
うにして前記の整流器素子で電位が立ち上がることを妨
げるのに役立っている。リング発振器がエネーブル信号
EVMによってスイッチオフされる場合に、最後のクロッ
クパルスがなお完全に通過し、発振器のより良く規定さ
れた状態となることを保証するために、フリップフロッ
プFFがリング発振RT内に含まれている。
信号変化 第6a図は第５図の参照電圧V1とV2および第４図の参照
電圧V1,V2およびVBによって示された電圧の変化を示し
ている。第6b図は、素子中の第１トランジスタのソース
上の信号がそのドレイン上の信号と同時に変化した場合
の、これらの信号の変化を示している。信号V1は第４図
のトランジスタN1のソース上の信号であり、V2はトラン
ジスタN1のドレイン上の信号である。高い負電圧を有す
るバッファキャパシタンスCEEから、種々の段のキャパ
シタンスC1,C2,…Cnを通って、VSSへ電荷が段階的に流
出されるので、信号V2はV1より低い平均値を有してい
る。第４図のトランジスタN2は制御電圧V2−V1を受け取
り、トランジスタN3は制御電圧V1−V2を受け取る。これ
らの制御電圧はまた第6a図および第6b図に示されてい
る。制御電圧がしきい値電圧VTを越える場合、関連する
トランジスタは導通となる。Ｐウエルの電圧VBの変化は
このように簡単に図解され得る。前記の双方の制御電圧
がしきい値電圧VT以下に降下する場合は、ウエルはトラ
ンジスタN1の主電極から離される。しかし、このウエル
はその接合キャパシタンスに蓄積された電荷のためにそ
の電圧を維持する。信号VBは信号V2が信号V1に対して遅
延されている第6a図の至る所で電圧V1およびV2の一方よ
り低いかあるいは等しく維持されている。明確化のため
に、実際に一致したラインセグメントは、図面では僅か
ばかり離して示されているが、しかしこれは特に意味は
ない。しかし、第6b図においてV1とV2とがそれらの符号
を同時に換えるところでは、矢印ＸはVBがV1を越える電
圧変化を示し、そして矢印ＹはVBがV2を越える電圧変化
を示している。双方の状態で、先に述べられた寄生バイ
ポーラトランジスタは導通となり、かつ電荷の望ましく
ない損失が起こる。
整流器素子の好ましい実施例 第７図は、本発明による電圧増倍器集積回路用の整流
器素子の好ましい実施例を示している。第４図に示され
た部分に対応する部分は対応する参照記号によって示さ
れている。整流器トランジスタN1と第２トランジスタN2
とは、第４図に示された回路における場合のように、接
合点Ａの順電圧によってもはや制御されない。N1のドレ
インとN1の制御電極との間の接続は、スイッチオン・オ
フでき、かつダイオードとして接続されているゲートト
ランジスタN5とそれに逆並列に接続されておりかつ接合
点Ｋの電圧により制御されるゲートトランジスタN4とを
具えた、電流通路により形成されている。接合点Ａの電
圧V2が増大し、接合点Ｋの電圧V1が減少する場合に、ま
ず整流器トランジスタN1と第２トランジスタN2との制御
電圧がゲートトランジスタN5を介して制御電圧を受け取
るであろう。その後でのみ、パルスの形をした追加の制
御電圧VGが、結合キャパシタンスCPを介して、既に存在
する制御電圧へ加えられよう。トランジスタN1用の制御
電圧は、どんなしきい値損失もトランジスタN1の両端間
に生じないように電圧V2に対する量だけ増大し、かつ電
圧V1は原理上電圧V2に等しくなる。引き続いて電圧V1が
再び増大すると、トランジスタN1の制御電極上の電荷
は、ゲートトランジスタN4を介して再び流出される。そ
のような素子は次の図を参照して説明される電圧増倍器
回路での使用に適している。
電圧増倍器回路の好ましい実施例 第８図は本発明による電圧増倍器回路の第２の実施例
を示している。第５図に示された部分に対応する部分
は、対応する参照記号により示されている。整流器素子
G1,G2,…,Gnの直列接続回路は、第７図に示されたタイ
プの整流器素子を具えている。これらの素子G1,G2,…,G
nの各々は関連するNORゲートB1,B2,…,Bnへ結合された
付加的な制御入力端子を具えている。そのようなNORゲ
ートの出力端子は、第７図を参照して説明されたパルス
信号VGを結合キャパシタンスCPに供給する。その動作は
第７図に明示的に示されている第８図の素子G1を参照し
て説明されよう。電圧V2が電圧V1を越える場合、トラン
ジスタN4は遮断される。NORゲートB1はVSSに等しい出力
信号を最初に供給する。電圧V2が増大すると、トランジ
スタN1の制御電極はソースフォロワーN5を介して高い電
圧に上昇される。引き続いて全順電圧V2−V1がトランジ
スタN1の両端間に立ち上げられると、NORゲートB1は出
力信号をVSSからVDDにスイッチし、このようにして、結
合キャパシタンスCPを介して、電圧V2以上にトランジス
タN1の制御電極の電圧をおさえる。従って、トランジス
タN1はもはやしきい値電圧損失を生じない（V1＝V2）。
この充電動作の終端において、NORゲートB1はVDDからV
SSに切り替わり、その後逆の電圧V1−V2がトランジスタ
N1の両端間に立ち上げられる。NORゲートを介して素子
を駆動するための正しい位相は、リング発振器のインバ
ータI-1,I0,I1,…,In+2の入力端子および出力端子上の
電圧から引き出される。
（要約） この発明は電圧増倍器回路に関連し、この電圧増倍器
回路は隣接する素子の対の接合点へ接続されているキャ
パシタンスへ相補クロック信号を交互に印加することに
より交互に導通にされる整流器素子の直列接続回路を具
えている。その整流器素子は前記の素子が実現される基
板内のウエルが、アノード電圧かまたはカソード電圧か
のいずれかを受け取るように、電界効果トランジスタに
よって構成されている。これが素子のしきい値電圧を増
大し、かつ電圧増倍器の出力電圧を制限するいわゆるバ
ックゲートバイアス効果を防いでいる。
【図面の簡単な説明】
第１図は通常の電圧増倍器回路の一例を示し、 第2a,b,c図は第１図に示された電圧増倍器回路の整流器
素子を示し、 第３図は本発明による電圧増倍器回路用の整流器素子の
回路図を示し、 第４図は本発明による電圧増倍器回路用の整流器素子の
第１の実施例を示し、 第５図は本発明による電圧増倍器回路の第１の実施例を
示し、 第６図は第５図に示された電圧増倍器回路に使用される
第４図に示されたような整流器素子における信号電圧の
変化を示し、 第７図は本発明による電圧増倍器回路用の整流器素子の
第２の実施例を示し、 第８図は本発明による電圧増倍器回路の第２の実施例を
示している。

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】整流器素子の直列接続回路へ接続された高
    電圧出力端子を具える電圧増倍器集積回路であって、整
    流器素子の各々が第１電界効果トランジスタを具えてお
    り、電荷蓄積用のバッファキャパシタンスが高電圧出力
    端子と電源端子との間に接続され、隣り合う整流器素子
    の各対の接合点がブースタキャパシタンスの一側へ接続
    され、各整流器素子の両側へ接続された２個のブースタ
    キャパシタンスが相互に反対極性のクロック信号を受け
    るように、ブースタキャパシタンスの他側へクロック信
    号が供給されるている電圧増倍器集積回路において、 前記整流器素子の前記第１電界効果トランジスタが、基
    板上で基板の導電型とは反対の導電型の分離領域内で形
    成され、少なくとも前記電圧増倍器集積回路の高電圧側
    に位置している整流器素子はそれぞれスイッチング手段
    を具え、該スイッチング手段は、前記第１電界効果トラ
    ンジスタのソースおよびドレインと前記分離領域との間
    のｐ−ｎ接合により前記第１電界効果トランジスタ内に
    形成された内部ダイオードを、前記第１電界効果トラン
    ジスタの導通状態ではソースに、前記第１電界効果トラ
    ンジスタの遮断状態ではドレインに接続し、前記内部ダ
    イオードを遮断状態に保つようにしたことを特徴とする
    電圧増倍器集積回路。
  2. 【請求項２】請求項１記載の電圧増倍器集積回路におい
    て、 前記の第１電界効果トランジスタのスイッチング手段
    は、第１電界効果トランジスタと同じ導電型で、かつ第
    １電界効果トランジスタの領域へ結合された各領域内に
    形成される第２および第３電界効果トランジスタを具
    え、第２電界効果トランジスタのソースは第１電界効果
    トランジスタのソースへ接続され、第３電界効果トラン
    ジスタのソースは第１電界効果トランジスタのドレイン
    へ接続されており、第２電界効果トランジスタの制御電
    極は第１電界効果トランジスタのドレインへ結合され、
    第３電界効果トランジスタの制御電極は第１電界効果ト
    ランジスタのソースへ結合されており、第２および第３
    電界効果トランジスタのドレインが第１電界効果トラン
    ジスタのウエル端子へ接続されていることを特徴とする
    電圧増倍器集積回路。
  3. 【請求項３】請求項２記載の電圧増倍器集積回路におい
    て、 前記の電圧増倍器集積回路が相互に位相シフトした各ク
    ロック信号を各ブースタキャパシタンスへ印加する多重
    位相クロック信号発生器を具え、関連ブースタキャパシ
    タンスを介して第１電界効果トランジスタのソースへ印
    加されるクロック信号が、次のブースタキャパシタンス
    を介して第１電界効果トランジスタのドレインへ印加さ
    れる相補クロック信号よりも早く変化し、相補クロック
    信号の遅延期間は信号の半周期よりも小さいことを特徴
    とする電圧増倍器集積回路。
  4. 【請求項４】請求項３記載の電圧増倍器集積回路におい
    て、 前記の多重位相クロック信号発生器が多数のインバータ
    回路の直列接続回路を具え、２個の隣り合うインバータ
    回路の各出力が２個の隣り合うブースタキャパシタンス
    の各電極へ接続されていることを特徴とする電圧増倍器
    集積回路。
  5. 【請求項５】請求項４記載の電圧増倍器集積回路におい
    て、 前記の直列接続回路の最後のインバータ回路の出力端子
    が、他側が前記電圧増倍器集積回路の出力端子を形成し
    ている最後の整流器素子の一側へ接続されているブース
    タキャパシタンスの電極へ接続され、前記インバータ回
    路の入力端子が、最後から二つ目の整流器素子へ接続さ
    れている隣り合うブースタキャパシタンスの電極へ接続
    されていることを特徴とする電圧増倍器集積回路。
  6. 【請求項６】請求項４または５記載の電圧増倍器集積回
    路において、 前記のインバータ回路の直列接続回路がリング発振器の
    一部分を形成することを特徴とする電圧増倍器集積回
    路。
  7. 【請求項７】請求項２〜６のうちいずれか１項記載の電
    圧増倍器集積回路において、 第１および第２電界効果トランジスタの制御電極の接続
    点と第１電界効果トランジスタのドレインとの間の素子
    において、前記双方の電界効果トランジスタの制御電極
    を充電あるいは放電するスイッチ可能な充電路あるいは
    放電路が設けられ、前記の充電路あるいは放電路を介し
    て前記双方の電界効果トランジスタの制御電極がそれぞ
    れ充電あるいは放電された後に、前記双方の電界効果ト
    ランジスタの制御電極の電圧を増大または減少するため
    に結合キャパシタンスを介して前記双方の電界効果トラ
    ンジスタの接続点へ接続された制御手段を設けられたこ
    とを特徴とする電圧増倍器集積回路。
  8. 【請求項８】請求項７記載の電圧増倍器集積回路におい
    て、 前記の充電路あるいは放電路が第４および第５電界効果
    トランジスタを具え、双方のトランジスタが第１電界効
    果トランジスタと同じ導電型であり、かつ第１電界効果
    トランジスタの各領域へ結合された各領域内に形成され
    ており、第５電界効果トランジスタのドレインと制御電
    極とは第１電界効果トランジスタのドレインへ接続され
    ており、第５電界効果トランジスタのソースは第１およ
    び第２電界効果トランジスタの制御電極の接合点へ接続
    され、第４電界効果トランジスタのドレインは第１およ
    び第２電界効果トランジスタの制御電極の接合点へ接続
    されており、かつ第４電界効果トランジスタのソースは
    第１電界効果トランジスタのドレインへ、第４電界効果
    トランジスタの制御電極は第１電界効果トランジスタの
    ソースへ接続されていることを特徴とする電圧増倍器集
    積回路。
  9. 【請求項９】請求項４〜６および請求項７または請求項
    ８のうちのいずれか１項記載の電圧増倍器集積回路にお
    いて、 前記の制御手段が論理ゲートを具え、該論理ゲートのゲ
    ート出力端子が結合キャパシタンスへ接続され、かつ該
    論理ゲートの各ゲート入力端子が前記インバータ回路の
    間へ接続されたことを特徴とする電圧増倍器集積回路。
  10. 【請求項１０】請求項９記載の電圧増倍器集積回路にお
    いて、 前記の各整流器素子が各Ｐウエル内のNMOSトランジスタ
    によって構成された場合には、前記の論理ゲートがNOR
    ゲートであり、該NORゲートのゲート出力端子が結合キ
    ャパシタンスへ接続され、第１ゲート入力端子が第１電
    界効果トランジスタのソースに供給されるよりも２イン
    バータ遅延時間だけ早くクロック信号を受け取り、第２
    入力端子が第１電界効果トランジスタのソースに供給さ
    れるよりも２インバータ遅延時間だけ遅くクロック信号
    を受け取ることを特徴とする電圧増倍器集積回路。
  11. 【請求項１１】請求項９記載の電圧増倍器集積回路にお
    いて、 前記の各整流器素子が各Ｎウエル内のPMOSトランジスタ
    によって構成された場合には、前記の論理ゲートがNAND
    ゲートであり、該NANDゲートのゲート出力端子が結合キ
    ャパシタンスへ接続され、第１電界効果トランジスタの
    ソースの２インバータ遅延時間前に第１ゲート入力端子
    がクロック信号を受け取り、第１電界効果トランジスタ
    のソースよりも２インバータ遅延時間後に第２ゲート入
    力端子がクロック信号を受け取ることを特徴とする電圧
    増倍器集積回路。
  12. 【請求項１２】請求項６記載の電圧増倍器集積回路にお
    いて、 前記のリング発振器がフリップフロップを具え、該フリ
    ップフロップのフリップフロップ出力が前記インバータ
    を介して第１フリップフロップ入力端子へフィードバッ
    クされ、第２フリップフロップ入力端子がエネーブル信
    号を受け取ることを特徴とする電圧増倍器集積回路。
  13. 【請求項１３】電気的プログラム可能なメモリおよび消
    去可能なメモリと結合されている請求項１〜12のうちの
    いずれか１項記載の電圧増倍器集積回路。
  14. 【請求項１４】電界効果トランジスタとスイッチング手
    段を具えている整流器素子であって、該スイッチング手
    段は、前記電界効果トランジスタのそれぞれソースおよ
    びドレインとウエル領域との間のｐ−ｎ接合により前記
    電界効果トランジスタ内に形成された内部ダイオード
    を、前記電界効果トランジスタの導通状態ではソース
    に、前記電界効果トランジスタの遮断状態ではドレイン
    に接続し、前記内部ダイオードを遮断状態に保つ整流器
    素子。
  15. 【請求項１５】請求項14記載の整流器素子において、 第１電界効果トランジスタのスイッチング手段が、第１
    電界効果トランジスタと同じ導電型で、且つ第１電界効
    果トランジスタの領域へ結合された第２および第３電界
    効果トランジスタを具え、第２電界効果トランジスタの
    ソースは第１電界効果トランジスタのソースへ接続さ
    れ、第３電界効果トランジスタのソースは第１電界効果
    トランジスタのドレインへ接続されており、第２電界効
    果トランジスタの制御電極は第１電界効果トランジスタ
    のドレインへ結合され、第３電界効果トランジスタの制
    御電極は第１電界効果トランジスタのソースへ結合され
    ており、第２および第３電界効果トランジスタのドレイ
    ンは第１電界効果トランジスタのウエル端子へ接続され
    ていることを特徴とする整流素子。
  16. 【請求項１６】請求項15記載の整流器素子において、 第１および第２電界効果トランジスタの制御電極の接続
    点と第１電界効果トランジスタのドレインとの間の素子
    において、前記双方の電界効果トランジスタの制御電極
    を充電あるいは放電するスイッチ可能な充電路あるいは
    放電路が設けられ、前記の充電路あるいは放電路を介し
    て前記双方の電界効果トランジスタの制御電極がそれぞ
    れ充電あるいは放電された後に、前記双方の電界効果ト
    ランジスタの制御電極の電圧を増大または減少するため
    に結合キャパシタンスを介して前記双方の電界効果トラ
    ンジスタの接続点へ接続された制御手段を設けられたこ
    とを特徴とする整流素子。
  17. 【請求項１７】請求項16記載の整流器素子において、 前記の充電路あるいは放電路が第４および第５電界効果
    トランジスタを具え、双方のトランジスタが第１電界効
    果トランジスタと同じ導電型であり、かつ、第１電界効
    果トランジスタの各領域へ結合された各領域内に形成さ
    れており、第５電界効果トランジスタのドレインと制御
    電極とは第１電界効果トランジスタのドレインへ接続さ
    れており、第５電界効果トランジスタのソースは第１お
    よび第２電界効果トランジスタの制御電極の接合点へ接
    続され、第４電界効果トランジスタのドレンインは第１
    および第２電界効果トランジスタの制御電極の接合点へ
    接続されており、かつ第４電界効果トランジスタのソー
    スは第１電界効果トランジスタのドレインへ、第４電界
    効果トランジスタの制御電極は第１電界効果トランジス
    タのソースへ接続されていることを特徴とする整流素
    子。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05244766A (ja) * 1992-02-27 1993-09-21 Texas Instr Japan Ltd チャージポンプ回路
JP2830593B2 (ja) * 1992-03-23 1998-12-02 日本電気株式会社 昇圧回路
DE4217382A1 (de) * 1992-05-26 1993-12-02 Philips Patentverwaltung Schaltungsanordnung zum Erzeugen einer Versorgungsspannung
USH1423H (en) * 1992-12-10 1995-04-04 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating a silicon-on-insulator voltage multiplier
US5438504A (en) * 1993-10-08 1995-08-01 Sgs-Thomson Microelectronics, Inc. Voltage multiplier circuits or the like
TW271011B (ja) 1994-04-20 1996-02-21 Nippon Steel Corp
US5537072A (en) * 1994-06-30 1996-07-16 Sgs-Thomson Microelectronics, Inc. Charge pump switch circuits
EP0691729A3 (en) * 1994-06-30 1996-08-14 Sgs Thomson Microelectronics Charge pump circuit with feedback control
SE504371C2 (sv) * 1995-02-28 1997-01-20 Ericsson Telefon Ab L M Anordning och förfarande i telekommunikationssystem för optisk spänningsmultiplicering i integrerad krets
JP3394133B2 (ja) * 1996-06-12 2003-04-07 沖電気工業株式会社 昇圧回路
JP2845206B2 (ja) * 1996-08-15 1999-01-13 日本電気株式会社 高電圧発生回路
EP0931379B1 (en) * 1996-10-10 2008-08-06 Macronix International Co., Ltd. Triple well charge pump
US6100557A (en) * 1996-10-10 2000-08-08 Macronix International Co., Ltd. Triple well charge pump
US6130574A (en) * 1997-01-24 2000-10-10 Siemens Aktiengesellschaft Circuit configuration for producing negative voltages, charge pump having at least two circuit configurations and method of operating a charge pump
WO1998033264A1 (de) * 1997-01-24 1998-07-30 Siemens Aktiengesellschaft Schaltungsanordnung zum erzeugen negativer spannungen
DE69819381T2 (de) * 1997-02-03 2004-09-09 Denso Corp., Kariya Ladungspumpenschaltung
FR2759507B1 (fr) * 1997-02-12 1999-03-26 Sgs Thomson Microelectronics Pompe de charge dans une technologie a double caisson
US6100752A (en) * 1997-09-12 2000-08-08 Information Storage Devices, Inc. Method and apparatus for reducing power supply current surges in a charge pump using a delayed clock line
FR2773012B1 (fr) 1997-12-24 2001-02-02 Sgs Thomson Microelectronics Dispositif a pompe de charges negatives
US6448841B1 (en) * 1998-05-01 2002-09-10 Texas Instruments Incorporated Efficiency charge pump circuit
DE19953882C2 (de) 1999-11-09 2001-10-18 Infineon Technologies Ag Ladungspumpe zum Erzeugen von hohen Spannungen für Halbleiterschaltungen
DE10045693A1 (de) * 2000-09-15 2002-04-04 Infineon Technologies Ag Ladungspumpenschaltung
JP4040467B2 (ja) 2001-02-01 2008-01-30 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ プログラマブルチャージポンプ装置
US6430067B1 (en) * 2001-04-12 2002-08-06 Sun Microsystems, Inc. Voltage multiplier for low voltage microprocessor
JP4336489B2 (ja) * 2002-11-18 2009-09-30 株式会社ルネサステクノロジ 半導体集積回路
DE10351050A1 (de) * 2003-10-31 2005-06-09 Infineon Technologies Ag Integrierter Ladungspumpen-Spannungswandler
KR100610013B1 (ko) * 2004-08-23 2006-08-09 삼성전자주식회사 반도체 메모리에 채용하기 적합한 차아지 펌프회로
US20090219079A1 (en) * 2005-09-02 2009-09-03 Nxp B.V. Charge pump circuit for rfid integrated circuits
US8456225B1 (en) * 2011-12-27 2013-06-04 Fairchild Semiconductor Corporation Negative charge pump

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7103303A (ja) * 1970-03-13 1971-09-15
JPS5922471B2 (ja) * 1975-08-25 1984-05-26 日本電気株式会社 直流昇圧回路
IT1073440B (it) * 1975-09-22 1985-04-17 Seiko Instr & Electronics Circuito elevatore di tensione realizzato in mos-fet
US4539490A (en) * 1979-12-08 1985-09-03 Tokyo Shibaura Denki Kabushiki Kaisha Charge pump substrate bias with antiparasitic guard ring
US4559548A (en) * 1981-04-07 1985-12-17 Tokyo Shibaura Denki Kabushiki Kaisha CMOS Charge pump free of parasitic injection
US4403158A (en) * 1981-05-15 1983-09-06 Inmos Corporation Two-way regulated substrate bias generator
JPS5914359A (ja) * 1982-07-16 1984-01-25 Toshiba Corp 昇圧回路
US4481566A (en) * 1983-04-04 1984-11-06 International Business Machines Corporation On chip charge trap compensated high voltage converter
JPS61268053A (ja) * 1985-05-22 1986-11-27 Mitsubishi Electric Corp 昇圧回路
US4621315A (en) * 1985-09-03 1986-11-04 Motorola, Inc. Recirculating MOS charge pump
JPS6266656A (ja) * 1985-09-19 1987-03-26 Toshiba Corp 基板電位生成回路
JPS62196861A (ja) * 1986-02-24 1987-08-31 Mitsubishi Electric Corp 内部電位発生回路

Also Published As

Publication number Publication date
NL8702734A (nl) 1989-06-16
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US4922403A (en) 1990-05-01
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DE3870592D1 (de) 1992-06-04
JPH01164264A (ja) 1989-06-28
KR0136664B1 (ko) 1998-05-15
EP0319063B1 (en) 1992-04-29
KR890009090A (ko) 1989-07-15

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