JPS5922471B2 - 直流昇圧回路 - Google Patents
直流昇圧回路Info
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- JPS5922471B2 JPS5922471B2 JP10266175A JP10266175A JPS5922471B2 JP S5922471 B2 JPS5922471 B2 JP S5922471B2 JP 10266175 A JP10266175 A JP 10266175A JP 10266175 A JP10266175 A JP 10266175A JP S5922471 B2 JPS5922471 B2 JP S5922471B2
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Description
【発明の詳細な説明】
この発明はＮチヤンネルとＰチヤンネルの２種類の絶縁
ゲート型電界効果トランジスタ（以下ＩＧＦＥＴと称す
）から構成された相補１ＧＦＥＴを含む半導体集積回路
において、その回路に印加された直流電圧を高くする直
流昇圧回路に関する。
ゲート型電界効果トランジスタ（以下ＩＧＦＥＴと称す
）から構成された相補１ＧＦＥＴを含む半導体集積回路
において、その回路に印加された直流電圧を高くする直
流昇圧回路に関する。
相補１ＧＦＥＴを含む半導体集積回路において、液晶等
を駆動するために電源電圧より高い電圧を前記集積回路
の出力に要求されることがある。従来は電源電圧より高
い電圧を得るのにダイオードと容量を組合せた倍電圧整
流回路を用いたが、Ｐ−Ｎ接合ダイオードは拡散電位が
高く変換効率（出力電力／入力電圧）が悪いことから障
壁電位の低いシヨツトキ接合ダイオードを用いねばなら
ず、したがつて昇電圧回路は混成集積回路化する他はな
く、製造工程の増加、装置の大型化および組立工程の増
加という欠点があり、しかもこの種のダイオードは後述
のように残存する順方向電圧降下のため変換効率は８０
％程度しかなく、いずれの面からみても満足すべきもの
ではなかつた。本発明の目的はＩＧＦＥＴにて構成され
て相補ＩＧＦＥＴを含む半導体集積回路と同一製造工程
で同一基板上に製造でき、而も変換効率の高い直流昇圧
回路を提供するにある。本発明の直流昇圧回路は、回路
構成の基本的な考えは従来と同じであるが、従来装置の
欠点の根源であつたシヨツトキ接合ダイオードを排し、
代りにＩＧＦＥＴを用い、そのゲートを相補１ＧＦＥＴ
で構成したインバータの出力で駆動してスイツチ作用を
賦与したものであり、ほかに回路構成上必要な若干の附
加回路を含むものである。
を駆動するために電源電圧より高い電圧を前記集積回路
の出力に要求されることがある。従来は電源電圧より高
い電圧を得るのにダイオードと容量を組合せた倍電圧整
流回路を用いたが、Ｐ−Ｎ接合ダイオードは拡散電位が
高く変換効率（出力電力／入力電圧）が悪いことから障
壁電位の低いシヨツトキ接合ダイオードを用いねばなら
ず、したがつて昇電圧回路は混成集積回路化する他はな
く、製造工程の増加、装置の大型化および組立工程の増
加という欠点があり、しかもこの種のダイオードは後述
のように残存する順方向電圧降下のため変換効率は８０
％程度しかなく、いずれの面からみても満足すべきもの
ではなかつた。本発明の目的はＩＧＦＥＴにて構成され
て相補ＩＧＦＥＴを含む半導体集積回路と同一製造工程
で同一基板上に製造でき、而も変換効率の高い直流昇圧
回路を提供するにある。本発明の直流昇圧回路は、回路
構成の基本的な考えは従来と同じであるが、従来装置の
欠点の根源であつたシヨツトキ接合ダイオードを排し、
代りにＩＧＦＥＴを用い、そのゲートを相補１ＧＦＥＴ
で構成したインバータの出力で駆動してスイツチ作用を
賦与したものであり、ほかに回路構成上必要な若干の附
加回路を含むものである。
すなわち本発明の直流昇圧回路は、ＮチヤンネルとＰチ
ヤンネルの絶縁ゲート型電界効果トランジスタを主体と
して構成された半導体集積回路であつて、直流電源、第
１のＩＧＦＥＴスイツチ、および第２のＩＧＦＥＴスイ
ツチを順次直列に配設した主回路と、前記２つのＩＧＦ
ＥＴスイツチの中間の節点に接続した第１のキャパシタ
と、前記第２のＧＦＥＴスイツチの出力端子に接続され
た第２のキャパシタと、信号源と、前記節点における電
圧を一方の電源とし前記信号源の信号を入力とし生じた
出力で前記第１のＩＧＦＥＴスイツチを開閉するように
した第１の相補１ＧＦＥＴインバータと、前記出力端子
における電圧を一方の電源とし前記第１の相補１ＧＦＥ
Ｔインバータの出力を入力とし生じた出力で前記第２の
ＩＧＦＥＴスイツチを開閉するようにした第２の相補１
ＧＦＥＴインバータと、前記直流電源を一方の電源とし
前記信号源の信号を入力とし生じた出力で前記第１のキ
ヤパシタの前記節点とは反対側の端子に前記直流電源の
電圧を断続的に与えるようにした第３の相補１ＧＦＥＴ
インバータと、前記直流電源と前記出力端子の間に接続
されこの出力端子の電圧が前記直流電源の電圧より低い
ときは前記直流電源から電流を補充するようにしたＧＦ
ＥＴ整流子を含む直流昇圧回路である。
ヤンネルの絶縁ゲート型電界効果トランジスタを主体と
して構成された半導体集積回路であつて、直流電源、第
１のＩＧＦＥＴスイツチ、および第２のＩＧＦＥＴスイ
ツチを順次直列に配設した主回路と、前記２つのＩＧＦ
ＥＴスイツチの中間の節点に接続した第１のキャパシタ
と、前記第２のＧＦＥＴスイツチの出力端子に接続され
た第２のキャパシタと、信号源と、前記節点における電
圧を一方の電源とし前記信号源の信号を入力とし生じた
出力で前記第１のＩＧＦＥＴスイツチを開閉するように
した第１の相補１ＧＦＥＴインバータと、前記出力端子
における電圧を一方の電源とし前記第１の相補１ＧＦＥ
Ｔインバータの出力を入力とし生じた出力で前記第２の
ＩＧＦＥＴスイツチを開閉するようにした第２の相補１
ＧＦＥＴインバータと、前記直流電源を一方の電源とし
前記信号源の信号を入力とし生じた出力で前記第１のキ
ヤパシタの前記節点とは反対側の端子に前記直流電源の
電圧を断続的に与えるようにした第３の相補１ＧＦＥＴ
インバータと、前記直流電源と前記出力端子の間に接続
されこの出力端子の電圧が前記直流電源の電圧より低い
ときは前記直流電源から電流を補充するようにしたＧＦ
ＥＴ整流子を含む直流昇圧回路である。
上記本発明の直流昇圧回路によれば、トランジスタある
いはダイオード作用を行う素子はすべてＩＧＦＥＴであ
り且つ順方向電圧降下がないので、この装置を設けるた
めに特に製造工程を増加する必要はなく、而も変換効率
の極めて高いものが得られる。
いはダイオード作用を行う素子はすべてＩＧＦＥＴであ
り且つ順方向電圧降下がないので、この装置を設けるた
めに特に製造工程を増加する必要はなく、而も変換効率
の極めて高いものが得られる。
次に図面を参照して本発明につき説明する。
第１図は、本発明の特徴を明らかにするため比較のため
に示した、従来のシヨツトキ接合ダイオードを用いた直
流昇電圧回路の図である。この回路は、電圧Ｄの電池、
第１のダイオードＤ１、節点１、第２のダイオードＤ２
、出力端子２および負荷Ｌが直列に配設されていて、こ
の節点１に第１のキャパシタＣ１を接続し、出力端子２
に第２のキャパシタＣ２を接続し、第１のキヤパシタＣ
１の他の端子３に図に円で囲んで示したような波形の信
号を加えるようにしたものである。この信号により節点
１は信号波形に近い電圧変動を受け、２つのダイオード
Ｄ，およびＤ２が交互に導通状態となり、２つのキヤパ
シタＣ１およびＣ２の電荷は順次交互に左に移り、負荷
Ｌの抵抗値が大きければ最終的に出力端子２の電圧が直
流電圧源の電圧ＶＤのほぼ倍の値になることが知られて
いる。しかし実際には、ダイオードＤ，あるいはＤ２は
整流電流の大小に関係のない順方向電圧降下ＶＦを有し
ているので、節点１の電位は信号端子３の電位が零のと
きはＤ−ＶＦとなり、Ｄのときは２Ｄ−ＶＦとなり、し
たがつて出力端子２の電圧は２（Ｄ−ＶＦ）より高くな
ることができない。直流電源として１．５ボルトの電池
を使用すると、Ｆがふつう約０．３ボルトであるので、
出力電圧として約２．４ボルト以上の電圧を得ることが
できず、また電池の電圧が低下してくると出力電圧の降
下の比率が大きくなるとで、電池の使用効率は極めて悪
かつた。第２図は本発明の直流昇圧回路の構成を示した
図であつて、電圧ＶＤの直流電源と、第１Ｎチヤンネル
ＩＧＦＥＴであるＱｌＮ（Ｎ型半導体基板のＰウエル上
に形成されているとする）と、節点１１と、第２Ｎチャ
ンネルＧＦＥＴであるＱ２Ｎと、出力端子１２と、負荷
Ｌが直列に設けられており、節点１１および出力端子１
２にはキヤパシタＣｌ，およびＣｌ２がそれぞれ接続さ
れている。
に示した、従来のシヨツトキ接合ダイオードを用いた直
流昇電圧回路の図である。この回路は、電圧Ｄの電池、
第１のダイオードＤ１、節点１、第２のダイオードＤ２
、出力端子２および負荷Ｌが直列に配設されていて、こ
の節点１に第１のキャパシタＣ１を接続し、出力端子２
に第２のキャパシタＣ２を接続し、第１のキヤパシタＣ
１の他の端子３に図に円で囲んで示したような波形の信
号を加えるようにしたものである。この信号により節点
１は信号波形に近い電圧変動を受け、２つのダイオード
Ｄ，およびＤ２が交互に導通状態となり、２つのキヤパ
シタＣ１およびＣ２の電荷は順次交互に左に移り、負荷
Ｌの抵抗値が大きければ最終的に出力端子２の電圧が直
流電圧源の電圧ＶＤのほぼ倍の値になることが知られて
いる。しかし実際には、ダイオードＤ，あるいはＤ２は
整流電流の大小に関係のない順方向電圧降下ＶＦを有し
ているので、節点１の電位は信号端子３の電位が零のと
きはＤ−ＶＦとなり、Ｄのときは２Ｄ−ＶＦとなり、し
たがつて出力端子２の電圧は２（Ｄ−ＶＦ）より高くな
ることができない。直流電源として１．５ボルトの電池
を使用すると、Ｆがふつう約０．３ボルトであるので、
出力電圧として約２．４ボルト以上の電圧を得ることが
できず、また電池の電圧が低下してくると出力電圧の降
下の比率が大きくなるとで、電池の使用効率は極めて悪
かつた。第２図は本発明の直流昇圧回路の構成を示した
図であつて、電圧ＶＤの直流電源と、第１Ｎチヤンネル
ＩＧＦＥＴであるＱｌＮ（Ｎ型半導体基板のＰウエル上
に形成されているとする）と、節点１１と、第２Ｎチャ
ンネルＧＦＥＴであるＱ２Ｎと、出力端子１２と、負荷
Ｌが直列に設けられており、節点１１および出力端子１
２にはキヤパシタＣｌ，およびＣｌ２がそれぞれ接続さ
れている。
第３ＮチヤンネルＩＧＦＥＴであるＱ３Ｎおよび第１Ｐ
チヤンネルＩＧＦＥＴであるＱｌｐ（Ｎ型基板に直接形
成されている）から構成される回路は第１の相補１ＧＦ
ＥＴインバータを形成し、共通ゲート部１３に加えられ
る信号源からの入力により、Ｑ３ＮＯＰウエル・ソース
電圧（この場合節点１１の電圧）とＱｌＰのソース電圧
（この場合共通零電位）を共通ドレイン節点１４に交互
に生ぜしめ、この出力をＱ，Ｎのゲートに加えてＱ，Ｎ
を交互に導通非導通にさせるよう、すなわちスイツチ作
用を行わせるようになつている。
チヤンネルＩＧＦＥＴであるＱｌｐ（Ｎ型基板に直接形
成されている）から構成される回路は第１の相補１ＧＦ
ＥＴインバータを形成し、共通ゲート部１３に加えられ
る信号源からの入力により、Ｑ３ＮＯＰウエル・ソース
電圧（この場合節点１１の電圧）とＱｌＰのソース電圧
（この場合共通零電位）を共通ドレイン節点１４に交互
に生ぜしめ、この出力をＱ，Ｎのゲートに加えてＱ，Ｎ
を交互に導通非導通にさせるよう、すなわちスイツチ作
用を行わせるようになつている。
同様に第４ＮチヤンネルＩＧＦＥＴであるＱ４Ｎおよび
第２ＰチヤンネルＧＦＥＴであるＱ２Ｐから構成される
回路は第２の相補１ＧＦＥＴインバータ回路を形成し、
前記Ｑ２Ｎにスイツチ作用を行わせる。同様に第５Ｎチ
ヤンネルＩＧＦＥＴであるＱ５Ｎと第３ＰチヤンネルＩ
ＧＦＥＴであるＱ３Ｐから構成される回路は第３の相補
１ＧＦＥＴインバータを形成し、直流電源電圧をキヤパ
シタＣ，ｌに断続して加えるようになつている。なお上
記３つのインバータのうちの第１と第２のインバータは
、その主回路側のＰウエル・ソース側の電圧は、負荷の
大きさ或いは電源投入からの時間によつて若干変化する
ので正確な意味のインバータとはいえないが、動作その
ものは同じであるのでインバータとして説明してある。
次にこの装置の動作について説明する。
第２ＰチヤンネルＧＦＥＴであるＱ２Ｐから構成される
回路は第２の相補１ＧＦＥＴインバータ回路を形成し、
前記Ｑ２Ｎにスイツチ作用を行わせる。同様に第５Ｎチ
ヤンネルＩＧＦＥＴであるＱ５Ｎと第３ＰチヤンネルＩ
ＧＦＥＴであるＱ３Ｐから構成される回路は第３の相補
１ＧＦＥＴインバータを形成し、直流電源電圧をキヤパ
シタＣ，ｌに断続して加えるようになつている。なお上
記３つのインバータのうちの第１と第２のインバータは
、その主回路側のＰウエル・ソース側の電圧は、負荷の
大きさ或いは電源投入からの時間によつて若干変化する
ので正確な意味のインバータとはいえないが、動作その
ものは同じであるのでインバータとして説明してある。
次にこの装置の動作について説明する。
最初に信号端子１５の電位が直流電源電圧と同じ電位Ｖ
Ｄになつたときについて考える。
Ｄになつたときについて考える。
第３の相補１ＧＦＥＴインバータはＱ３Ｐが導通になつ
て節点１６は零電位となる。第１の相補１ＧＦＥＴイン
ベータは共通ゲー口３がＶＤとなりＱ，ｐが導通となつ
て節点１４すなわちＱｌＮのゲートが零電位となり、Ｑ
ｌＮは導通となる。そして第２の相補ＧＦＥＴインバー
タは前記節点１４の零電位を受けてＱ４Ｎを導通にし、
Ｐウエル・ソースの電位すなわち出力端子１２の電位（
但し動炸開始時はＶＤ）をＱ２Ｎに与えこれを非導通に
する。したがつてキヤパシタＣｌｌは充電されて節点１
１は電位がＶＤになる。次に信号端子１５の電位が零に
なつたときについて考える。
て節点１６は零電位となる。第１の相補１ＧＦＥＴイン
ベータは共通ゲー口３がＶＤとなりＱ，ｐが導通となつ
て節点１４すなわちＱｌＮのゲートが零電位となり、Ｑ
ｌＮは導通となる。そして第２の相補ＧＦＥＴインバー
タは前記節点１４の零電位を受けてＱ４Ｎを導通にし、
Ｐウエル・ソースの電位すなわち出力端子１２の電位（
但し動炸開始時はＶＤ）をＱ２Ｎに与えこれを非導通に
する。したがつてキヤパシタＣｌｌは充電されて節点１
１は電位がＶＤになる。次に信号端子１５の電位が零に
なつたときについて考える。
第１の相補１ＧＦＥＴインバータはＱ３Ｎが導通となる
ので節点１４は接点１１と同電位になつてＱｌＮは非導
通になる。そして第２の相補１ＧＦＥＴインバータはＱ
２Ｐが導通となつてＱ２Ｎのゲートを零電位にしてこれ
を導通にする。第３の相補１ＧＦＥＴインバータはＱ５
Ｎが導通となつて節点１６は電位が電源電圧Ｄとなり、
節点１１はキヤパシタＣｌ，により電位が２ＶＤとなる
。したがつてＣｌｌの電荷はＣ，２に移動する。以上の
動作を繰返せば、出力端子１２の電位は、負荷が大きけ
れば常に２ＶＤに近い状態を保持するようになり、又動
作開始時においてはＶＤ（あとに説明する）から出発し
て２ＶＤに近づくように動作する。以上の説明において
も若干触れてきたが、回路の電源投入時直後における動
作で特に定常時におけると異る点について述べる。
ので節点１４は接点１１と同電位になつてＱｌＮは非導
通になる。そして第２の相補１ＧＦＥＴインバータはＱ
２Ｐが導通となつてＱ２Ｎのゲートを零電位にしてこれ
を導通にする。第３の相補１ＧＦＥＴインバータはＱ５
Ｎが導通となつて節点１６は電位が電源電圧Ｄとなり、
節点１１はキヤパシタＣｌ，により電位が２ＶＤとなる
。したがつてＣｌｌの電荷はＣ，２に移動する。以上の
動作を繰返せば、出力端子１２の電位は、負荷が大きけ
れば常に２ＶＤに近い状態を保持するようになり、又動
作開始時においてはＶＤ（あとに説明する）から出発し
て２ＶＤに近づくように動作する。以上の説明において
も若干触れてきたが、回路の電源投入時直後における動
作で特に定常時におけると異る点について述べる。
この時点ではキヤパシタＣｌ，およびＣｌ２はいずれも
零電位から出発するので、ＱｌＮ−Ｑ４ＮｓＱｌＰおよ
びＱ２Ｐはいずれも正常な動作を行えず、したがつてキ
ヤパシタＣｌｌとＣｌ２を充電する別の回路が必要とな
る。後にやや詳しく述べるようにＱｌＮおよびＱ２Ｎの
それぞれの両端に掛る電圧がＶＤより相当小さければ第
３図に点線で接続した寄生バイポーラトランジスタＴ１
およびＴ２が生じ、そのベース電流でキヤパシタを充電
するような形になり、実際にＣｌ，はＱｌＮに寄生する
Ｔ，によつて徐々ではあるが一応は充電される。しかし
Ｃｌ２の充電については、Ｑ２Ｎに寄生するＴ２を通る
ベース電流が非常に小さいので或るところまで充電する
と負荷電流とバランスし、それ以上充電が進まなくなる
。そこでＣｌ２の充電のためには特別の回路を附加する
必要が生じ、この充電回路として設けられたのが第２図
にＱ４Ｐで示した第４ＰチヤンネルＩＧＦＥＴ整流子で
あつて、電源を投入するとＣｌ２は直ちに充電される。
そしてこの充電により第２のＧＦＥＴインバータおよび
Ｑ２Ｎが次第に正常に働くようになると共に、Ｃｌ，は
Ｑ２Ｎの方からも充電されるようになる。第４図は以上
のような構成で得られた負荷抵抗と出力電圧の関係を示
したもので、負荷抵抗が十分に大きければ入力電圧の約
２倍（１．９９倍以上）の出力電圧が得られることを示
す。
零電位から出発するので、ＱｌＮ−Ｑ４ＮｓＱｌＰおよ
びＱ２Ｐはいずれも正常な動作を行えず、したがつてキ
ヤパシタＣｌｌとＣｌ２を充電する別の回路が必要とな
る。後にやや詳しく述べるようにＱｌＮおよびＱ２Ｎの
それぞれの両端に掛る電圧がＶＤより相当小さければ第
３図に点線で接続した寄生バイポーラトランジスタＴ１
およびＴ２が生じ、そのベース電流でキヤパシタを充電
するような形になり、実際にＣｌ，はＱｌＮに寄生する
Ｔ，によつて徐々ではあるが一応は充電される。しかし
Ｃｌ２の充電については、Ｑ２Ｎに寄生するＴ２を通る
ベース電流が非常に小さいので或るところまで充電する
と負荷電流とバランスし、それ以上充電が進まなくなる
。そこでＣｌ２の充電のためには特別の回路を附加する
必要が生じ、この充電回路として設けられたのが第２図
にＱ４Ｐで示した第４ＰチヤンネルＩＧＦＥＴ整流子で
あつて、電源を投入するとＣｌ２は直ちに充電される。
そしてこの充電により第２のＧＦＥＴインバータおよび
Ｑ２Ｎが次第に正常に働くようになると共に、Ｃｌ，は
Ｑ２Ｎの方からも充電されるようになる。第４図は以上
のような構成で得られた負荷抵抗と出力電圧の関係を示
したもので、負荷抵抗が十分に大きければ入力電圧の約
２倍（１．９９倍以上）の出力電圧が得られることを示
す。
第５図は同様に負荷抵抗と変換効率の関係を示したもの
で、実用的には９５ｑ６以上とみることができる。
で、実用的には９５ｑ６以上とみることができる。
これに対し従来装置では同じ負荷に対し８０％程度にす
ぎない。以上の本発明の回路において、Ｎチヤンネルお
よびＰチヤンネルの相補１ＧＦＥＴより成るインバータ
が３組用いられているが、これらのＩＧＦＥＴは同一半
導体基板上に形成されており、集積回路としての特性的
な面から閾値をむやみに高くすることができず、実用的
には閾値を直流電源電圧の半分よりはあまり小さくない
ところで使用せざるを得ないことがある。
ぎない。以上の本発明の回路において、Ｎチヤンネルお
よびＰチヤンネルの相補１ＧＦＥＴより成るインバータ
が３組用いられているが、これらのＩＧＦＥＴは同一半
導体基板上に形成されており、集積回路としての特性的
な面から閾値をむやみに高くすることができず、実用的
には閾値を直流電源電圧の半分よりはあまり小さくない
ところで使用せざるを得ないことがある。
したがつてこのような場合、１ＧＦＥＴの特性のばらつ
きが大きかつたり或は電源電圧の低下があつたりすると
、信号源が零になつて節点１１が電源に対してＤ（節点
１１の電位そのものは２Ｄ）になるときＱ，ＮおよびＱ
，ｐを貫通する電流が流れるおそれが生じる。この貫通
電流が生じると節点１１の電位は次第に小さくなり、或
る電圧以下になると第３図に示すような寄生バイポーラ
トランジスタＴ１およびＴ２がＱ，ＮとＱ２Ｎにそれぞ
れ並列に寄生した形になり、Ｔ，およびＴ，を通してコ
レクタ電流が流れ、直流昇電圧回路としての変換効率が
低下する性質がある。そしてこの寄生効果が起るのは、
節点１１の電源電圧に対する電圧が、寄生バイポーラト
ランジスタのエミツタ部分に生じるとみられる順方向電
圧降下分（先述のダイオードのときのＶＦと同じ）以下
に下つたとき、すなわち１Ｄ−ＶＦｌより小さくなつた
ときに起るものである。上記のような寄生バイポーラト
ランジスタがあられれるのを防止するには、ＩＮチヤン
ネルＩＧＦＥＴの閾値：〉｛ＰチヤンネルＩＧＦＥＴの
閾値１とするか、又は（Ｑ３Ｎの導通時抵抗）〉（Ｑｌ
ｐの導通時抵抗）となるようにＱ３Ｎ．ｌ５ＱｌＰのチ
ヤンネル長とチャンネル幅を決定すればよい。
きが大きかつたり或は電源電圧の低下があつたりすると
、信号源が零になつて節点１１が電源に対してＤ（節点
１１の電位そのものは２Ｄ）になるときＱ，ＮおよびＱ
，ｐを貫通する電流が流れるおそれが生じる。この貫通
電流が生じると節点１１の電位は次第に小さくなり、或
る電圧以下になると第３図に示すような寄生バイポーラ
トランジスタＴ１およびＴ２がＱ，ＮとＱ２Ｎにそれぞ
れ並列に寄生した形になり、Ｔ，およびＴ，を通してコ
レクタ電流が流れ、直流昇電圧回路としての変換効率が
低下する性質がある。そしてこの寄生効果が起るのは、
節点１１の電源電圧に対する電圧が、寄生バイポーラト
ランジスタのエミツタ部分に生じるとみられる順方向電
圧降下分（先述のダイオードのときのＶＦと同じ）以下
に下つたとき、すなわち１Ｄ−ＶＦｌより小さくなつた
ときに起るものである。上記のような寄生バイポーラト
ランジスタがあられれるのを防止するには、ＩＮチヤン
ネルＩＧＦＥＴの閾値：〉｛ＰチヤンネルＩＧＦＥＴの
閾値１とするか、又は（Ｑ３Ｎの導通時抵抗）〉（Ｑｌ
ｐの導通時抵抗）となるようにＱ３Ｎ．ｌ５ＱｌＰのチ
ヤンネル長とチャンネル幅を決定すればよい。
前者の対策は、多数の素子の内から上記の条件に合つた
ものを選ぶとか、製造条件を厳重に制御することによつ
て実現はできる。しかし量産という立場からいうと望ま
しい方法ではない。後者の対策はマスク寸法の設計の問
題であり、量産的に容易に実現することができ、これに
よつて負荷および昇電圧回路に流れる電流に起因する節
点１１と直流電源間の電圧降下および出力端子１２と節
点１１間の電圧降下をそれぞれＦより小さくすることが
できる。そしてこの構造のＩＧＦＥＴは、直流電源電圧
の半分より相当小さいときに用いても何ら支障となるも
のではなく、それどころかＩＧＦＥＴの特性のばらつき
が相当大きな場合にも用いられることとなり、実用的に
極めて有用である。以上説明したように本発明の直流昇
電圧回路はスイツチとして動作する２つのＩＧＦＥＴｌ
ダイオードとして動作する１つのＩＧＦＥＴｌ３組のイ
ンバータおよび２つの容量で構成できるので、製造工程
の増加なしに集積回路の他の回路部分のＩＧＦＥＴと同
時に製造できる。
ものを選ぶとか、製造条件を厳重に制御することによつ
て実現はできる。しかし量産という立場からいうと望ま
しい方法ではない。後者の対策はマスク寸法の設計の問
題であり、量産的に容易に実現することができ、これに
よつて負荷および昇電圧回路に流れる電流に起因する節
点１１と直流電源間の電圧降下および出力端子１２と節
点１１間の電圧降下をそれぞれＦより小さくすることが
できる。そしてこの構造のＩＧＦＥＴは、直流電源電圧
の半分より相当小さいときに用いても何ら支障となるも
のではなく、それどころかＩＧＦＥＴの特性のばらつき
が相当大きな場合にも用いられることとなり、実用的に
極めて有用である。以上説明したように本発明の直流昇
電圧回路はスイツチとして動作する２つのＩＧＦＥＴｌ
ダイオードとして動作する１つのＩＧＦＥＴｌ３組のイ
ンバータおよび２つの容量で構成できるので、製造工程
の増加なしに集積回路の他の回路部分のＩＧＦＥＴと同
時に製造できる。
而もその昇電圧の変換効率は従来の回路よりはるかに優
れている。なお以上の説明では電源電圧の約２倍に昇圧
する場合について説明したが、本発明の直流昇圧回路の
全部又は一部分を直列接続することによりさらに高い出
力電圧を得ることができる。又、大きな出力電流を必要
とする場合は上記２つの容量を大きくするか、信号周波
数を高めることにより最適な条件で動作させることがで
きる。また上述においてはＰウエルを用いた場合の相補
型１ＧＦＥＴ集積回路の場合について説明したがＮウエ
ルを用いた場合にも本発明回路を使用できることはいう
までもない。
れている。なお以上の説明では電源電圧の約２倍に昇圧
する場合について説明したが、本発明の直流昇圧回路の
全部又は一部分を直列接続することによりさらに高い出
力電圧を得ることができる。又、大きな出力電流を必要
とする場合は上記２つの容量を大きくするか、信号周波
数を高めることにより最適な条件で動作させることがで
きる。また上述においてはＰウエルを用いた場合の相補
型１ＧＦＥＴ集積回路の場合について説明したがＮウエ
ルを用いた場合にも本発明回路を使用できることはいう
までもない。
第１図は従来の直流昇電圧回路を示した図、第２図は本
発明の直流昇電圧回路を示した図、第３図は第２図の回
路に寄生バイポーラトランジスタが生じた場合を示す図
、第４図は本発明の直流昇電圧回路の負荷抵抗一出力電
圧特性を示す図、第５図は同じく負荷抵抗一変換効率特
性を示す図である。 記号の説明：１１は節点、１２は出力端子、１５は信号
源端子、Ｄは直流電源、ＣｌｌおよびＣ，２はキヤパシ
タ、Ｑ，Ｎ−Ｑ，ＮはＮチヤンネルＩＧＦＥＴｓＱｌｐ
−Ｑ４ｐはＰチヤンネルＩＧＰＥＴｌただしＱ３ＮとＱ
ｌＰ，Ｑ４ＮとＱ２ＰおよびＱ，ＮとＱ３ｐはそれぞれ
組合わさつて第１、第２および第３の相補ＩＧＦＥＴイ
ンバータと名づける゜Ｑ３Ｐはそれぞれ組合わさって第
１、第２および第３の相補ＩＧＦＥＴインバータと名づ
ける。
発明の直流昇電圧回路を示した図、第３図は第２図の回
路に寄生バイポーラトランジスタが生じた場合を示す図
、第４図は本発明の直流昇電圧回路の負荷抵抗一出力電
圧特性を示す図、第５図は同じく負荷抵抗一変換効率特
性を示す図である。 記号の説明：１１は節点、１２は出力端子、１５は信号
源端子、Ｄは直流電源、ＣｌｌおよびＣ，２はキヤパシ
タ、Ｑ，Ｎ−Ｑ，ＮはＮチヤンネルＩＧＦＥＴｓＱｌｐ
−Ｑ４ｐはＰチヤンネルＩＧＰＥＴｌただしＱ３ＮとＱ
ｌＰ，Ｑ４ＮとＱ２ＰおよびＱ，ＮとＱ３ｐはそれぞれ
組合わさつて第１、第２および第３の相補ＩＧＦＥＴイ
ンバータと名づける゜Ｑ３Ｐはそれぞれ組合わさって第
１、第２および第３の相補ＩＧＦＥＴインバータと名づ
ける。
Claims (1)
- 【特許請求の範囲】 １ 電源端子と出力端子との間に直列に接続された第１
および第２の絶縁ゲート型電界効果トランジスタと、上
記第１および第２のトランジスタの中間接続点に一端が
接続された容量素子と、それぞれ第１と第２の端子、入
力端子および出力端子を有し、入力端子の電位に応じて
出力端子に該第１および第２の端子の電位の一方を出力
する第１および第２のインバータ回路と、該第１のイン
バータの第１の端子および第２の端子を前記第１および
第２のトランジスタの中間接続点および基準電位にそれ
ぞれ接続する手段と、該第２のインバータの第１の端子
および第２の端子を前記出力端子と該基準電位にそれぞ
れ接続する手段と、該第１のインバータの出力端子を前
記第１の絶縁ゲート型電界効果トランジスタのゲートに
接続する手段と、該第２のインバータの出力端子を前記
第２の絶縁ゲート型電界効果トランジスタのゲートに接
続する手段と、上記第１と第２のインバータの入力端子
に互いに位相の異なる第１および第２の信号を印加する
手段と、上記容量素子の他端に上記第１のトランジスタ
が非導通時にほぼ電源電圧の値を有し、該第１のトラン
ジスタが導通時に基準電位を有する第３の信号を供給す
る手段と、上記電源端子と上記出力端子との間に接続さ
れ上記出力端子の電位が上記電源端子の電位よりも絶対
値において小さい時に上記電源端子から上記出力端子へ
電荷を供給する手段とを含む直流昇圧回路。 ２ 電源端子と出力端子との間に直列に接続された第１
および第２の絶縁ゲート型電界効果トランジスタと、上
記第１および第２のトランジスタの中間接続点に一端が
接続された容量素子と、それぞれ第１と第２の端子の間
に導電型の異なる一対の絶縁ゲート型電界効果トランジ
スタを直列に接続すると共に該一対の絶縁ゲート型電界
効果トランジスタのゲートを共通に接続して入力端子と
し該一対のトランジスタの中間接続点から出力端子を引
き出した第１および第２のインバータ回路と、該第１の
インバータの第１の端子および第２の端子を前記第１お
よび第２のトランジスタの中間接続点および基準電位に
それぞれ接続する手段と、該第２のインバータの第１の
端子および第２の端子を前記出力端子と該基準電位にそ
れぞれ接続する手段と、該第１のインバータの出力端子
を前記第１の絶縁ゲート型電界効果トランジスタのゲー
トに接続する手段と、該第２のインバータの出力端子を
前記第２の絶縁ゲート型電界効果トランジスタのゲート
に接続する手段と、上記第１と第２のインバータの入力
端子に互いに位相の異なる第１および第２の信号を印加
する手段と、上記容量素子の他端に上記第１のトランジ
スタが非導通時にほぼ電源電圧の値を有し、該第１のト
ランジスタが導通時に基準電位を有する第３の信号を供
給する手段と、上記電源端子と上記出力端子との間に接
続され、上記電源端子から該電源端子の電荷を該出力端
子へのみ供給する方向性回路とを有し、上記第１および
第２のインバータの一方は該インバータの対応する上記
第１又は第２のトランジスタのゲートのみにその出力端
子が接続されていることを特徴とする直流昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10266175A JPS5922471B2 (ja) | 1975-08-25 | 1975-08-25 | 直流昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10266175A JPS5922471B2 (ja) | 1975-08-25 | 1975-08-25 | 直流昇圧回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12592183A Division JPS5925575A (ja) | 1983-07-11 | 1983-07-11 | 直流昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5226419A JPS5226419A (en) | 1977-02-28 |
| JPS5922471B2 true JPS5922471B2 (ja) | 1984-05-26 |
Family
ID=14333405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10266175A Expired JPS5922471B2 (ja) | 1975-08-25 | 1975-08-25 | 直流昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922471B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557890A (en) * | 1978-06-05 | 1980-04-30 | Sanyo Electric Co | Voltage step down circuit |
| US4290100A (en) * | 1980-03-24 | 1981-09-15 | Intersil, Inc. | Four terminal voltage tripler for monolithic LCD clock circuit |
| US4433282A (en) * | 1981-12-08 | 1984-02-21 | Intersil | Monolithic voltage divider |
| US4829482A (en) * | 1985-10-18 | 1989-05-09 | Xicor, Inc. | Current metering apparatus for optimally inducing field emission of electrons in tunneling devices and the like |
| NL8702734A (nl) * | 1987-11-17 | 1989-06-16 | Philips Nv | Spanningsvermenigvuldigschakeling en gelijkrichtelement. |
| US5012132A (en) * | 1989-10-05 | 1991-04-30 | Xicor, Inc. | Dual mode high voltage coupler |
-
1975
- 1975-08-25 JP JP10266175A patent/JPS5922471B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5226419A (en) | 1977-02-28 |
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