JPS5922471B2 - 直流昇圧回路 - Google Patents
直流昇圧回路Info
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- JPS5922471B2 JPS5922471B2 JP10266175A JP10266175A JPS5922471B2 JP S5922471 B2 JPS5922471 B2 JP S5922471B2 JP 10266175 A JP10266175 A JP 10266175A JP 10266175 A JP10266175 A JP 10266175A JP S5922471 B2 JPS5922471 B2 JP S5922471B2
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Description
【発明の詳細な説明】
この発明はNチヤンネルとPチヤンネルの2種類の絶縁
ゲート型電界効果トランジスタ(以下IGFETと称す
)から構成された相補1GFETを含む半導体集積回路
において、その回路に印加された直流電圧を高くする直
流昇圧回路に関する。
ゲート型電界効果トランジスタ(以下IGFETと称す
)から構成された相補1GFETを含む半導体集積回路
において、その回路に印加された直流電圧を高くする直
流昇圧回路に関する。
相補1GFETを含む半導体集積回路において、液晶等
を駆動するために電源電圧より高い電圧を前記集積回路
の出力に要求されることがある。従来は電源電圧より高
い電圧を得るのにダイオードと容量を組合せた倍電圧整
流回路を用いたが、P−N接合ダイオードは拡散電位が
高く変換効率(出力電力/入力電圧)が悪いことから障
壁電位の低いシヨツトキ接合ダイオードを用いねばなら
ず、したがつて昇電圧回路は混成集積回路化する他はな
く、製造工程の増加、装置の大型化および組立工程の増
加という欠点があり、しかもこの種のダイオードは後述
のように残存する順方向電圧降下のため変換効率は80
%程度しかなく、いずれの面からみても満足すべきもの
ではなかつた。本発明の目的はIGFETにて構成され
て相補IGFETを含む半導体集積回路と同一製造工程
で同一基板上に製造でき、而も変換効率の高い直流昇圧
回路を提供するにある。本発明の直流昇圧回路は、回路
構成の基本的な考えは従来と同じであるが、従来装置の
欠点の根源であつたシヨツトキ接合ダイオードを排し、
代りにIGFETを用い、そのゲートを相補1GFET
で構成したインバータの出力で駆動してスイツチ作用を
賦与したものであり、ほかに回路構成上必要な若干の附
加回路を含むものである。
を駆動するために電源電圧より高い電圧を前記集積回路
の出力に要求されることがある。従来は電源電圧より高
い電圧を得るのにダイオードと容量を組合せた倍電圧整
流回路を用いたが、P−N接合ダイオードは拡散電位が
高く変換効率(出力電力/入力電圧)が悪いことから障
壁電位の低いシヨツトキ接合ダイオードを用いねばなら
ず、したがつて昇電圧回路は混成集積回路化する他はな
く、製造工程の増加、装置の大型化および組立工程の増
加という欠点があり、しかもこの種のダイオードは後述
のように残存する順方向電圧降下のため変換効率は80
%程度しかなく、いずれの面からみても満足すべきもの
ではなかつた。本発明の目的はIGFETにて構成され
て相補IGFETを含む半導体集積回路と同一製造工程
で同一基板上に製造でき、而も変換効率の高い直流昇圧
回路を提供するにある。本発明の直流昇圧回路は、回路
構成の基本的な考えは従来と同じであるが、従来装置の
欠点の根源であつたシヨツトキ接合ダイオードを排し、
代りにIGFETを用い、そのゲートを相補1GFET
で構成したインバータの出力で駆動してスイツチ作用を
賦与したものであり、ほかに回路構成上必要な若干の附
加回路を含むものである。
すなわち本発明の直流昇圧回路は、NチヤンネルとPチ
ヤンネルの絶縁ゲート型電界効果トランジスタを主体と
して構成された半導体集積回路であつて、直流電源、第
1のIGFETスイツチ、および第2のIGFETスイ
ツチを順次直列に配設した主回路と、前記2つのIGF
ETスイツチの中間の節点に接続した第1のキャパシタ
と、前記第2のGFETスイツチの出力端子に接続され
た第2のキャパシタと、信号源と、前記節点における電
圧を一方の電源とし前記信号源の信号を入力とし生じた
出力で前記第1のIGFETスイツチを開閉するように
した第1の相補1GFETインバータと、前記出力端子
における電圧を一方の電源とし前記第1の相補1GFE
Tインバータの出力を入力とし生じた出力で前記第2の
IGFETスイツチを開閉するようにした第2の相補1
GFETインバータと、前記直流電源を一方の電源とし
前記信号源の信号を入力とし生じた出力で前記第1のキ
ヤパシタの前記節点とは反対側の端子に前記直流電源の
電圧を断続的に与えるようにした第3の相補1GFET
インバータと、前記直流電源と前記出力端子の間に接続
されこの出力端子の電圧が前記直流電源の電圧より低い
ときは前記直流電源から電流を補充するようにしたGF
ET整流子を含む直流昇圧回路である。
ヤンネルの絶縁ゲート型電界効果トランジスタを主体と
して構成された半導体集積回路であつて、直流電源、第
1のIGFETスイツチ、および第2のIGFETスイ
ツチを順次直列に配設した主回路と、前記2つのIGF
ETスイツチの中間の節点に接続した第1のキャパシタ
と、前記第2のGFETスイツチの出力端子に接続され
た第2のキャパシタと、信号源と、前記節点における電
圧を一方の電源とし前記信号源の信号を入力とし生じた
出力で前記第1のIGFETスイツチを開閉するように
した第1の相補1GFETインバータと、前記出力端子
における電圧を一方の電源とし前記第1の相補1GFE
Tインバータの出力を入力とし生じた出力で前記第2の
IGFETスイツチを開閉するようにした第2の相補1
GFETインバータと、前記直流電源を一方の電源とし
前記信号源の信号を入力とし生じた出力で前記第1のキ
ヤパシタの前記節点とは反対側の端子に前記直流電源の
電圧を断続的に与えるようにした第3の相補1GFET
インバータと、前記直流電源と前記出力端子の間に接続
されこの出力端子の電圧が前記直流電源の電圧より低い
ときは前記直流電源から電流を補充するようにしたGF
ET整流子を含む直流昇圧回路である。
上記本発明の直流昇圧回路によれば、トランジスタある
いはダイオード作用を行う素子はすべてIGFETであ
り且つ順方向電圧降下がないので、この装置を設けるた
めに特に製造工程を増加する必要はなく、而も変換効率
の極めて高いものが得られる。
いはダイオード作用を行う素子はすべてIGFETであ
り且つ順方向電圧降下がないので、この装置を設けるた
めに特に製造工程を増加する必要はなく、而も変換効率
の極めて高いものが得られる。
次に図面を参照して本発明につき説明する。
第1図は、本発明の特徴を明らかにするため比較のため
に示した、従来のシヨツトキ接合ダイオードを用いた直
流昇電圧回路の図である。この回路は、電圧Dの電池、
第1のダイオードD1、節点1、第2のダイオードD2
、出力端子2および負荷Lが直列に配設されていて、こ
の節点1に第1のキャパシタC1を接続し、出力端子2
に第2のキャパシタC2を接続し、第1のキヤパシタC
1の他の端子3に図に円で囲んで示したような波形の信
号を加えるようにしたものである。この信号により節点
1は信号波形に近い電圧変動を受け、2つのダイオード
D,およびD2が交互に導通状態となり、2つのキヤパ
シタC1およびC2の電荷は順次交互に左に移り、負荷
Lの抵抗値が大きければ最終的に出力端子2の電圧が直
流電圧源の電圧VDのほぼ倍の値になることが知られて
いる。しかし実際には、ダイオードD,あるいはD2は
整流電流の大小に関係のない順方向電圧降下VFを有し
ているので、節点1の電位は信号端子3の電位が零のと
きはD−VFとなり、Dのときは2D−VFとなり、し
たがつて出力端子2の電圧は2(D−VF)より高くな
ることができない。直流電源として1.5ボルトの電池
を使用すると、Fがふつう約0.3ボルトであるので、
出力電圧として約2.4ボルト以上の電圧を得ることが
できず、また電池の電圧が低下してくると出力電圧の降
下の比率が大きくなるとで、電池の使用効率は極めて悪
かつた。第2図は本発明の直流昇圧回路の構成を示した
図であつて、電圧VDの直流電源と、第1Nチヤンネル
IGFETであるQlN(N型半導体基板のPウエル上
に形成されているとする)と、節点11と、第2Nチャ
ンネルGFETであるQ2Nと、出力端子12と、負荷
Lが直列に設けられており、節点11および出力端子1
2にはキヤパシタCl,およびCl2がそれぞれ接続さ
れている。
に示した、従来のシヨツトキ接合ダイオードを用いた直
流昇電圧回路の図である。この回路は、電圧Dの電池、
第1のダイオードD1、節点1、第2のダイオードD2
、出力端子2および負荷Lが直列に配設されていて、こ
の節点1に第1のキャパシタC1を接続し、出力端子2
に第2のキャパシタC2を接続し、第1のキヤパシタC
1の他の端子3に図に円で囲んで示したような波形の信
号を加えるようにしたものである。この信号により節点
1は信号波形に近い電圧変動を受け、2つのダイオード
D,およびD2が交互に導通状態となり、2つのキヤパ
シタC1およびC2の電荷は順次交互に左に移り、負荷
Lの抵抗値が大きければ最終的に出力端子2の電圧が直
流電圧源の電圧VDのほぼ倍の値になることが知られて
いる。しかし実際には、ダイオードD,あるいはD2は
整流電流の大小に関係のない順方向電圧降下VFを有し
ているので、節点1の電位は信号端子3の電位が零のと
きはD−VFとなり、Dのときは2D−VFとなり、し
たがつて出力端子2の電圧は2(D−VF)より高くな
ることができない。直流電源として1.5ボルトの電池
を使用すると、Fがふつう約0.3ボルトであるので、
出力電圧として約2.4ボルト以上の電圧を得ることが
できず、また電池の電圧が低下してくると出力電圧の降
下の比率が大きくなるとで、電池の使用効率は極めて悪
かつた。第2図は本発明の直流昇圧回路の構成を示した
図であつて、電圧VDの直流電源と、第1Nチヤンネル
IGFETであるQlN(N型半導体基板のPウエル上
に形成されているとする)と、節点11と、第2Nチャ
ンネルGFETであるQ2Nと、出力端子12と、負荷
Lが直列に設けられており、節点11および出力端子1
2にはキヤパシタCl,およびCl2がそれぞれ接続さ
れている。
第3NチヤンネルIGFETであるQ3Nおよび第1P
チヤンネルIGFETであるQlp(N型基板に直接形
成されている)から構成される回路は第1の相補1GF
ETインバータを形成し、共通ゲート部13に加えられ
る信号源からの入力により、Q3NOPウエル・ソース
電圧(この場合節点11の電圧)とQlPのソース電圧
(この場合共通零電位)を共通ドレイン節点14に交互
に生ぜしめ、この出力をQ,Nのゲートに加えてQ,N
を交互に導通非導通にさせるよう、すなわちスイツチ作
用を行わせるようになつている。
チヤンネルIGFETであるQlp(N型基板に直接形
成されている)から構成される回路は第1の相補1GF
ETインバータを形成し、共通ゲート部13に加えられ
る信号源からの入力により、Q3NOPウエル・ソース
電圧(この場合節点11の電圧)とQlPのソース電圧
(この場合共通零電位)を共通ドレイン節点14に交互
に生ぜしめ、この出力をQ,Nのゲートに加えてQ,N
を交互に導通非導通にさせるよう、すなわちスイツチ作
用を行わせるようになつている。
同様に第4NチヤンネルIGFETであるQ4Nおよび
第2PチヤンネルGFETであるQ2Pから構成される
回路は第2の相補1GFETインバータ回路を形成し、
前記Q2Nにスイツチ作用を行わせる。同様に第5Nチ
ヤンネルIGFETであるQ5Nと第3PチヤンネルI
GFETであるQ3Pから構成される回路は第3の相補
1GFETインバータを形成し、直流電源電圧をキヤパ
シタC,lに断続して加えるようになつている。なお上
記3つのインバータのうちの第1と第2のインバータは
、その主回路側のPウエル・ソース側の電圧は、負荷の
大きさ或いは電源投入からの時間によつて若干変化する
ので正確な意味のインバータとはいえないが、動作その
ものは同じであるのでインバータとして説明してある。
次にこの装置の動作について説明する。
第2PチヤンネルGFETであるQ2Pから構成される
回路は第2の相補1GFETインバータ回路を形成し、
前記Q2Nにスイツチ作用を行わせる。同様に第5Nチ
ヤンネルIGFETであるQ5Nと第3PチヤンネルI
GFETであるQ3Pから構成される回路は第3の相補
1GFETインバータを形成し、直流電源電圧をキヤパ
シタC,lに断続して加えるようになつている。なお上
記3つのインバータのうちの第1と第2のインバータは
、その主回路側のPウエル・ソース側の電圧は、負荷の
大きさ或いは電源投入からの時間によつて若干変化する
ので正確な意味のインバータとはいえないが、動作その
ものは同じであるのでインバータとして説明してある。
次にこの装置の動作について説明する。
最初に信号端子15の電位が直流電源電圧と同じ電位V
Dになつたときについて考える。
Dになつたときについて考える。
第3の相補1GFETインバータはQ3Pが導通になつ
て節点16は零電位となる。第1の相補1GFETイン
ベータは共通ゲー口3がVDとなりQ,pが導通となつ
て節点14すなわちQlNのゲートが零電位となり、Q
lNは導通となる。そして第2の相補GFETインバー
タは前記節点14の零電位を受けてQ4Nを導通にし、
Pウエル・ソースの電位すなわち出力端子12の電位(
但し動炸開始時はVD)をQ2Nに与えこれを非導通に
する。したがつてキヤパシタCllは充電されて節点1
1は電位がVDになる。次に信号端子15の電位が零に
なつたときについて考える。
て節点16は零電位となる。第1の相補1GFETイン
ベータは共通ゲー口3がVDとなりQ,pが導通となつ
て節点14すなわちQlNのゲートが零電位となり、Q
lNは導通となる。そして第2の相補GFETインバー
タは前記節点14の零電位を受けてQ4Nを導通にし、
Pウエル・ソースの電位すなわち出力端子12の電位(
但し動炸開始時はVD)をQ2Nに与えこれを非導通に
する。したがつてキヤパシタCllは充電されて節点1
1は電位がVDになる。次に信号端子15の電位が零に
なつたときについて考える。
第1の相補1GFETインバータはQ3Nが導通となる
ので節点14は接点11と同電位になつてQlNは非導
通になる。そして第2の相補1GFETインバータはQ
2Pが導通となつてQ2Nのゲートを零電位にしてこれ
を導通にする。第3の相補1GFETインバータはQ5
Nが導通となつて節点16は電位が電源電圧Dとなり、
節点11はキヤパシタCl,により電位が2VDとなる
。したがつてCllの電荷はC,2に移動する。以上の
動作を繰返せば、出力端子12の電位は、負荷が大きけ
れば常に2VDに近い状態を保持するようになり、又動
作開始時においてはVD(あとに説明する)から出発し
て2VDに近づくように動作する。以上の説明において
も若干触れてきたが、回路の電源投入時直後における動
作で特に定常時におけると異る点について述べる。
ので節点14は接点11と同電位になつてQlNは非導
通になる。そして第2の相補1GFETインバータはQ
2Pが導通となつてQ2Nのゲートを零電位にしてこれ
を導通にする。第3の相補1GFETインバータはQ5
Nが導通となつて節点16は電位が電源電圧Dとなり、
節点11はキヤパシタCl,により電位が2VDとなる
。したがつてCllの電荷はC,2に移動する。以上の
動作を繰返せば、出力端子12の電位は、負荷が大きけ
れば常に2VDに近い状態を保持するようになり、又動
作開始時においてはVD(あとに説明する)から出発し
て2VDに近づくように動作する。以上の説明において
も若干触れてきたが、回路の電源投入時直後における動
作で特に定常時におけると異る点について述べる。
この時点ではキヤパシタCl,およびCl2はいずれも
零電位から出発するので、QlN−Q4NsQlPおよ
びQ2Pはいずれも正常な動作を行えず、したがつてキ
ヤパシタCllとCl2を充電する別の回路が必要とな
る。後にやや詳しく述べるようにQlNおよびQ2Nの
それぞれの両端に掛る電圧がVDより相当小さければ第
3図に点線で接続した寄生バイポーラトランジスタT1
およびT2が生じ、そのベース電流でキヤパシタを充電
するような形になり、実際にCl,はQlNに寄生する
T,によつて徐々ではあるが一応は充電される。しかし
Cl2の充電については、Q2Nに寄生するT2を通る
ベース電流が非常に小さいので或るところまで充電する
と負荷電流とバランスし、それ以上充電が進まなくなる
。そこでCl2の充電のためには特別の回路を附加する
必要が生じ、この充電回路として設けられたのが第2図
にQ4Pで示した第4PチヤンネルIGFET整流子で
あつて、電源を投入するとCl2は直ちに充電される。
そしてこの充電により第2のGFETインバータおよび
Q2Nが次第に正常に働くようになると共に、Cl,は
Q2Nの方からも充電されるようになる。第4図は以上
のような構成で得られた負荷抵抗と出力電圧の関係を示
したもので、負荷抵抗が十分に大きければ入力電圧の約
2倍(1.99倍以上)の出力電圧が得られることを示
す。
零電位から出発するので、QlN−Q4NsQlPおよ
びQ2Pはいずれも正常な動作を行えず、したがつてキ
ヤパシタCllとCl2を充電する別の回路が必要とな
る。後にやや詳しく述べるようにQlNおよびQ2Nの
それぞれの両端に掛る電圧がVDより相当小さければ第
3図に点線で接続した寄生バイポーラトランジスタT1
およびT2が生じ、そのベース電流でキヤパシタを充電
するような形になり、実際にCl,はQlNに寄生する
T,によつて徐々ではあるが一応は充電される。しかし
Cl2の充電については、Q2Nに寄生するT2を通る
ベース電流が非常に小さいので或るところまで充電する
と負荷電流とバランスし、それ以上充電が進まなくなる
。そこでCl2の充電のためには特別の回路を附加する
必要が生じ、この充電回路として設けられたのが第2図
にQ4Pで示した第4PチヤンネルIGFET整流子で
あつて、電源を投入するとCl2は直ちに充電される。
そしてこの充電により第2のGFETインバータおよび
Q2Nが次第に正常に働くようになると共に、Cl,は
Q2Nの方からも充電されるようになる。第4図は以上
のような構成で得られた負荷抵抗と出力電圧の関係を示
したもので、負荷抵抗が十分に大きければ入力電圧の約
2倍(1.99倍以上)の出力電圧が得られることを示
す。
第5図は同様に負荷抵抗と変換効率の関係を示したもの
で、実用的には95q6以上とみることができる。
で、実用的には95q6以上とみることができる。
これに対し従来装置では同じ負荷に対し80%程度にす
ぎない。以上の本発明の回路において、Nチヤンネルお
よびPチヤンネルの相補1GFETより成るインバータ
が3組用いられているが、これらのIGFETは同一半
導体基板上に形成されており、集積回路としての特性的
な面から閾値をむやみに高くすることができず、実用的
には閾値を直流電源電圧の半分よりはあまり小さくない
ところで使用せざるを得ないことがある。
ぎない。以上の本発明の回路において、Nチヤンネルお
よびPチヤンネルの相補1GFETより成るインバータ
が3組用いられているが、これらのIGFETは同一半
導体基板上に形成されており、集積回路としての特性的
な面から閾値をむやみに高くすることができず、実用的
には閾値を直流電源電圧の半分よりはあまり小さくない
ところで使用せざるを得ないことがある。
したがつてこのような場合、1GFETの特性のばらつ
きが大きかつたり或は電源電圧の低下があつたりすると
、信号源が零になつて節点11が電源に対してD(節点
11の電位そのものは2D)になるときQ,NおよびQ
,pを貫通する電流が流れるおそれが生じる。この貫通
電流が生じると節点11の電位は次第に小さくなり、或
る電圧以下になると第3図に示すような寄生バイポーラ
トランジスタT1およびT2がQ,NとQ2Nにそれぞ
れ並列に寄生した形になり、T,およびT,を通してコ
レクタ電流が流れ、直流昇電圧回路としての変換効率が
低下する性質がある。そしてこの寄生効果が起るのは、
節点11の電源電圧に対する電圧が、寄生バイポーラト
ランジスタのエミツタ部分に生じるとみられる順方向電
圧降下分(先述のダイオードのときのVFと同じ)以下
に下つたとき、すなわち1D−VFlより小さくなつた
ときに起るものである。上記のような寄生バイポーラト
ランジスタがあられれるのを防止するには、INチヤン
ネルIGFETの閾値:〉{PチヤンネルIGFETの
閾値1とするか、又は(Q3Nの導通時抵抗)〉(Ql
pの導通時抵抗)となるようにQ3N.l5QlPのチ
ヤンネル長とチャンネル幅を決定すればよい。
きが大きかつたり或は電源電圧の低下があつたりすると
、信号源が零になつて節点11が電源に対してD(節点
11の電位そのものは2D)になるときQ,NおよびQ
,pを貫通する電流が流れるおそれが生じる。この貫通
電流が生じると節点11の電位は次第に小さくなり、或
る電圧以下になると第3図に示すような寄生バイポーラ
トランジスタT1およびT2がQ,NとQ2Nにそれぞ
れ並列に寄生した形になり、T,およびT,を通してコ
レクタ電流が流れ、直流昇電圧回路としての変換効率が
低下する性質がある。そしてこの寄生効果が起るのは、
節点11の電源電圧に対する電圧が、寄生バイポーラト
ランジスタのエミツタ部分に生じるとみられる順方向電
圧降下分(先述のダイオードのときのVFと同じ)以下
に下つたとき、すなわち1D−VFlより小さくなつた
ときに起るものである。上記のような寄生バイポーラト
ランジスタがあられれるのを防止するには、INチヤン
ネルIGFETの閾値:〉{PチヤンネルIGFETの
閾値1とするか、又は(Q3Nの導通時抵抗)〉(Ql
pの導通時抵抗)となるようにQ3N.l5QlPのチ
ヤンネル長とチャンネル幅を決定すればよい。
前者の対策は、多数の素子の内から上記の条件に合つた
ものを選ぶとか、製造条件を厳重に制御することによつ
て実現はできる。しかし量産という立場からいうと望ま
しい方法ではない。後者の対策はマスク寸法の設計の問
題であり、量産的に容易に実現することができ、これに
よつて負荷および昇電圧回路に流れる電流に起因する節
点11と直流電源間の電圧降下および出力端子12と節
点11間の電圧降下をそれぞれFより小さくすることが
できる。そしてこの構造のIGFETは、直流電源電圧
の半分より相当小さいときに用いても何ら支障となるも
のではなく、それどころかIGFETの特性のばらつき
が相当大きな場合にも用いられることとなり、実用的に
極めて有用である。以上説明したように本発明の直流昇
電圧回路はスイツチとして動作する2つのIGFETl
ダイオードとして動作する1つのIGFETl3組のイ
ンバータおよび2つの容量で構成できるので、製造工程
の増加なしに集積回路の他の回路部分のIGFETと同
時に製造できる。
ものを選ぶとか、製造条件を厳重に制御することによつ
て実現はできる。しかし量産という立場からいうと望ま
しい方法ではない。後者の対策はマスク寸法の設計の問
題であり、量産的に容易に実現することができ、これに
よつて負荷および昇電圧回路に流れる電流に起因する節
点11と直流電源間の電圧降下および出力端子12と節
点11間の電圧降下をそれぞれFより小さくすることが
できる。そしてこの構造のIGFETは、直流電源電圧
の半分より相当小さいときに用いても何ら支障となるも
のではなく、それどころかIGFETの特性のばらつき
が相当大きな場合にも用いられることとなり、実用的に
極めて有用である。以上説明したように本発明の直流昇
電圧回路はスイツチとして動作する2つのIGFETl
ダイオードとして動作する1つのIGFETl3組のイ
ンバータおよび2つの容量で構成できるので、製造工程
の増加なしに集積回路の他の回路部分のIGFETと同
時に製造できる。
而もその昇電圧の変換効率は従来の回路よりはるかに優
れている。なお以上の説明では電源電圧の約2倍に昇圧
する場合について説明したが、本発明の直流昇圧回路の
全部又は一部分を直列接続することによりさらに高い出
力電圧を得ることができる。又、大きな出力電流を必要
とする場合は上記2つの容量を大きくするか、信号周波
数を高めることにより最適な条件で動作させることがで
きる。また上述においてはPウエルを用いた場合の相補
型1GFET集積回路の場合について説明したがNウエ
ルを用いた場合にも本発明回路を使用できることはいう
までもない。
れている。なお以上の説明では電源電圧の約2倍に昇圧
する場合について説明したが、本発明の直流昇圧回路の
全部又は一部分を直列接続することによりさらに高い出
力電圧を得ることができる。又、大きな出力電流を必要
とする場合は上記2つの容量を大きくするか、信号周波
数を高めることにより最適な条件で動作させることがで
きる。また上述においてはPウエルを用いた場合の相補
型1GFET集積回路の場合について説明したがNウエ
ルを用いた場合にも本発明回路を使用できることはいう
までもない。
第1図は従来の直流昇電圧回路を示した図、第2図は本
発明の直流昇電圧回路を示した図、第3図は第2図の回
路に寄生バイポーラトランジスタが生じた場合を示す図
、第4図は本発明の直流昇電圧回路の負荷抵抗一出力電
圧特性を示す図、第5図は同じく負荷抵抗一変換効率特
性を示す図である。 記号の説明:11は節点、12は出力端子、15は信号
源端子、Dは直流電源、CllおよびC,2はキヤパシ
タ、Q,N−Q,NはNチヤンネルIGFETsQlp
−Q4pはPチヤンネルIGPETlただしQ3NとQ
lP,Q4NとQ2PおよびQ,NとQ3pはそれぞれ
組合わさつて第1、第2および第3の相補IGFETイ
ンバータと名づける゜Q3Pはそれぞれ組合わさって第
1、第2および第3の相補IGFETインバータと名づ
ける。
発明の直流昇電圧回路を示した図、第3図は第2図の回
路に寄生バイポーラトランジスタが生じた場合を示す図
、第4図は本発明の直流昇電圧回路の負荷抵抗一出力電
圧特性を示す図、第5図は同じく負荷抵抗一変換効率特
性を示す図である。 記号の説明:11は節点、12は出力端子、15は信号
源端子、Dは直流電源、CllおよびC,2はキヤパシ
タ、Q,N−Q,NはNチヤンネルIGFETsQlp
−Q4pはPチヤンネルIGPETlただしQ3NとQ
lP,Q4NとQ2PおよびQ,NとQ3pはそれぞれ
組合わさつて第1、第2および第3の相補IGFETイ
ンバータと名づける゜Q3Pはそれぞれ組合わさって第
1、第2および第3の相補IGFETインバータと名づ
ける。
Claims (1)
- 【特許請求の範囲】 1 電源端子と出力端子との間に直列に接続された第1
および第2の絶縁ゲート型電界効果トランジスタと、上
記第1および第2のトランジスタの中間接続点に一端が
接続された容量素子と、それぞれ第1と第2の端子、入
力端子および出力端子を有し、入力端子の電位に応じて
出力端子に該第1および第2の端子の電位の一方を出力
する第1および第2のインバータ回路と、該第1のイン
バータの第1の端子および第2の端子を前記第1および
第2のトランジスタの中間接続点および基準電位にそれ
ぞれ接続する手段と、該第2のインバータの第1の端子
および第2の端子を前記出力端子と該基準電位にそれぞ
れ接続する手段と、該第1のインバータの出力端子を前
記第1の絶縁ゲート型電界効果トランジスタのゲートに
接続する手段と、該第2のインバータの出力端子を前記
第2の絶縁ゲート型電界効果トランジスタのゲートに接
続する手段と、上記第1と第2のインバータの入力端子
に互いに位相の異なる第1および第2の信号を印加する
手段と、上記容量素子の他端に上記第1のトランジスタ
が非導通時にほぼ電源電圧の値を有し、該第1のトラン
ジスタが導通時に基準電位を有する第3の信号を供給す
る手段と、上記電源端子と上記出力端子との間に接続さ
れ上記出力端子の電位が上記電源端子の電位よりも絶対
値において小さい時に上記電源端子から上記出力端子へ
電荷を供給する手段とを含む直流昇圧回路。 2 電源端子と出力端子との間に直列に接続された第1
および第2の絶縁ゲート型電界効果トランジスタと、上
記第1および第2のトランジスタの中間接続点に一端が
接続された容量素子と、それぞれ第1と第2の端子の間
に導電型の異なる一対の絶縁ゲート型電界効果トランジ
スタを直列に接続すると共に該一対の絶縁ゲート型電界
効果トランジスタのゲートを共通に接続して入力端子と
し該一対のトランジスタの中間接続点から出力端子を引
き出した第1および第2のインバータ回路と、該第1の
インバータの第1の端子および第2の端子を前記第1お
よび第2のトランジスタの中間接続点および基準電位に
それぞれ接続する手段と、該第2のインバータの第1の
端子および第2の端子を前記出力端子と該基準電位にそ
れぞれ接続する手段と、該第1のインバータの出力端子
を前記第1の絶縁ゲート型電界効果トランジスタのゲー
トに接続する手段と、該第2のインバータの出力端子を
前記第2の絶縁ゲート型電界効果トランジスタのゲート
に接続する手段と、上記第1と第2のインバータの入力
端子に互いに位相の異なる第1および第2の信号を印加
する手段と、上記容量素子の他端に上記第1のトランジ
スタが非導通時にほぼ電源電圧の値を有し、該第1のト
ランジスタが導通時に基準電位を有する第3の信号を供
給する手段と、上記電源端子と上記出力端子との間に接
続され、上記電源端子から該電源端子の電荷を該出力端
子へのみ供給する方向性回路とを有し、上記第1および
第2のインバータの一方は該インバータの対応する上記
第1又は第2のトランジスタのゲートのみにその出力端
子が接続されていることを特徴とする直流昇圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10266175A JPS5922471B2 (ja) | 1975-08-25 | 1975-08-25 | 直流昇圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10266175A JPS5922471B2 (ja) | 1975-08-25 | 1975-08-25 | 直流昇圧回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12592183A Division JPS5925575A (ja) | 1983-07-11 | 1983-07-11 | 直流昇圧回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5226419A JPS5226419A (en) | 1977-02-28 |
JPS5922471B2 true JPS5922471B2 (ja) | 1984-05-26 |
Family
ID=14333405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10266175A Expired JPS5922471B2 (ja) | 1975-08-25 | 1975-08-25 | 直流昇圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5922471B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5557890A (en) * | 1978-06-05 | 1980-04-30 | Sanyo Electric Co | Voltage step down circuit |
US4290100A (en) * | 1980-03-24 | 1981-09-15 | Intersil, Inc. | Four terminal voltage tripler for monolithic LCD clock circuit |
US4433282A (en) * | 1981-12-08 | 1984-02-21 | Intersil | Monolithic voltage divider |
US4829482A (en) * | 1985-10-18 | 1989-05-09 | Xicor, Inc. | Current metering apparatus for optimally inducing field emission of electrons in tunneling devices and the like |
NL8702734A (nl) * | 1987-11-17 | 1989-06-16 | Philips Nv | Spanningsvermenigvuldigschakeling en gelijkrichtelement. |
US5012132A (en) * | 1989-10-05 | 1991-04-30 | Xicor, Inc. | Dual mode high voltage coupler |
-
1975
- 1975-08-25 JP JP10266175A patent/JPS5922471B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5226419A (en) | 1977-02-28 |
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