JPS5925575A - 直流昇圧回路 - Google Patents
直流昇圧回路Info
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- JPS5925575A JPS5925575A JP12592183A JP12592183A JPS5925575A JP S5925575 A JPS5925575 A JP S5925575A JP 12592183 A JP12592183 A JP 12592183A JP 12592183 A JP12592183 A JP 12592183A JP S5925575 A JPS5925575 A JP S5925575A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＮチャンネルとＰチャンネルの２１１１％の
絶縁グ［−ト屋電界効果トランジスタ（以下ＩＧＦＢＴ
と称す）から構成された相＠ＩＧＦＢ’ｌ’を含む半導
体集積回路において、その回路に印加された直流電圧を
高くする直流昇圧回路に関する。
絶縁グ［−ト屋電界効果トランジスタ（以下ＩＧＦＢＴ
と称す）から構成された相＠ＩＧＦＢ’ｌ’を含む半導
体集積回路において、その回路に印加された直流電圧を
高くする直流昇圧回路に関する。
、 相補ＩＧＦＨＴを含む半導体集積回路において、
液晶等を駆動するために電源電圧よシ高い電圧を前記集
積回路の出力に要求されることがある。従来は電源電圧
よシ高い電圧を得るのにダイオードと容量を組合せた倍
電圧整流回路を用いたが、Ｐ−Ｎ接合ダイオードは拡散
電位が高く変換効率（出力電力゛ハ ／入力電力）が悪いことから障壁電位の低いシ宣ットキ
接合ダイオードを用いねばならず、しだがって昇電圧回
路は混成集積回路化する他はなく、製造工程の増加、装
置の大型化および組立工程の増加という欠点があり、し
かもこの種のダイオード杖後述のように残存する順方向
電圧降下のため変換効率は８０チ程度しかなく、いずれ
の面からみても満足すべ＾ものではなか−た。
液晶等を駆動するために電源電圧よシ高い電圧を前記集
積回路の出力に要求されることがある。従来は電源電圧
よシ高い電圧を得るのにダイオードと容量を組合せた倍
電圧整流回路を用いたが、Ｐ−Ｎ接合ダイオードは拡散
電位が高く変換効率（出力電力゛ハ ／入力電力）が悪いことから障壁電位の低いシ宣ットキ
接合ダイオードを用いねばならず、しだがって昇電圧回
路は混成集積回路化する他はなく、製造工程の増加、装
置の大型化および組立工程の増加という欠点があり、し
かもこの種のダイオード杖後述のように残存する順方向
電圧降下のため変換効率は８０チ程度しかなく、いずれ
の面からみても満足すべ＾ものではなか−た。
本発明の目的はＩＧＦｇＴにて構成された相補ＩＧＦＥ
Ｔを含む半導体集積回路と同一製造工程で同一基板上に
製造でき、而も変換効率の高い直流昇圧回路を提供する
にある。
Ｔを含む半導体集積回路と同一製造工程で同一基板上に
製造でき、而も変換効率の高い直流昇圧回路を提供する
にある。
本発明の直流昇圧回路は、回路構成の基本的な考えは従
来・と同じであるが、従来装置の欠点の根源であったシ
評ットキ接合ダイオードを排し、代シにＩＧＦ］’８Ｔ
を用い、そのゲートを相補ＩＧＦＥＴで構成したインバ
ータの出力で駆動してスイッチ作用を賦与したものであ
り、ほかに回路構成上必要な若干の附加回路を含むもの
である。
来・と同じであるが、従来装置の欠点の根源であったシ
評ットキ接合ダイオードを排し、代シにＩＧＦ］’８Ｔ
を用い、そのゲートを相補ＩＧＦＥＴで構成したインバ
ータの出力で駆動してスイッチ作用を賦与したものであ
り、ほかに回路構成上必要な若干の附加回路を含むもの
である。
すなわち本発明の直流昇圧回路は、ＮチャンネルとＰチ
ャンネルの絶縁ゲート型電界効果トランジスタを主体と
して構成された半導体集積回路であって、直流電源、第
１のＩＧＦＢＴスイッチ、および第２のＩＧＦＥＴスイ
ッチＩＦ次直列に耐直列た主回路と、前記２つのＩＧＦ
ＥＴスイッチの中間の節点に接続した第１のキャパシタ
と、前記第２のＩＧＦＥＴスイッチの出力端子に接続さ
れた第２のキャパシタと、信号源と前記節点における電
圧を一方の電源とし前記信号源の信号を入力よし生じた
出力で前記第】のＩＧＦＥＴスイッチを開閉するように
した第１の相補ＩＧＦＥＴインバータと、前記出力端子
における電圧を一方の１！源とし前記第１の相補ＩＧＦ
ＥＴインバータの出力を入力とし生じた出力で前記第２
のＩＧＦＢＴスイッチを開閉するようにした第２の相補
ＩＧＦＥＴインバータと、前記直流電源を一方の電源と
し前記信号源の信号を入力とし生じた出力で前記第１の
キャパシタの前記節点とは反対側の端子に前記直流電源
の電圧を断続的に与えるようにした第３の相ｍＩＧＦＥ
Ｔインバータとを含み、第１のＩＧＦＥＴの基体および
第２のＩＧＦＥＴの基体をそれぞれ上記中間の接点およ
び出力端子に接続して構成される直流昇圧回路である。
ャンネルの絶縁ゲート型電界効果トランジスタを主体と
して構成された半導体集積回路であって、直流電源、第
１のＩＧＦＢＴスイッチ、および第２のＩＧＦＥＴスイ
ッチＩＦ次直列に耐直列た主回路と、前記２つのＩＧＦ
ＥＴスイッチの中間の節点に接続した第１のキャパシタ
と、前記第２のＩＧＦＥＴスイッチの出力端子に接続さ
れた第２のキャパシタと、信号源と前記節点における電
圧を一方の電源とし前記信号源の信号を入力よし生じた
出力で前記第】のＩＧＦＥＴスイッチを開閉するように
した第１の相補ＩＧＦＥＴインバータと、前記出力端子
における電圧を一方の１！源とし前記第１の相補ＩＧＦ
ＥＴインバータの出力を入力とし生じた出力で前記第２
のＩＧＦＢＴスイッチを開閉するようにした第２の相補
ＩＧＦＥＴインバータと、前記直流電源を一方の電源と
し前記信号源の信号を入力とし生じた出力で前記第１の
キャパシタの前記節点とは反対側の端子に前記直流電源
の電圧を断続的に与えるようにした第３の相ｍＩＧＦＥ
Ｔインバータとを含み、第１のＩＧＦＥＴの基体および
第２のＩＧＦＥＴの基体をそれぞれ上記中間の接点およ
び出力端子に接続して構成される直流昇圧回路である。
上記本発明の直流昇圧回路によれば、トランジスタある
いはダイオード作用を行う素子はすべてＩＧＦＥＴであ
シ且っ順方向電圧降下がないので、この装置を設けるた
めに特に製造工程を増加する必要はなく、而も変換効率
の極めて高いものが得られる。
いはダイオード作用を行う素子はすべてＩＧＦＥＴであ
シ且っ順方向電圧降下がないので、この装置を設けるた
めに特に製造工程を増加する必要はなく、而も変換効率
の極めて高いものが得られる。
次に図面を参照して本発明につき説明する。
第１図社、本発明の特徴を明らかにするため比較のため
に示した、従来のショット虚接合ダイオードを用いた直
流ｎ電圧回路の図である。この回路１よ、短、圧■ゎの
ｗ１池、第１のダイオードＩ）１、節点１、第２のダイ
オード１）！、出力端子２および負荷りが直列に配設さ
れていて、この節点１に第１のキャノ（シタＣ３を接続
し、出力端子２に第２のキャパシタＣ２を接続し、第１
のキャパシタＣ１の他の端子３に図に円で囲んで示した
ような波形の信号を加えるようにしたものである。この
信号により節点１＃ＪＥ、信号波形に近い電圧変動を受
け、２つのダイオードＤ１およびＤ！が交互に導通状態
となり、２つのキャノクシタＣ＋およびＣｆの電荷は順
次交互に左に移り、負荷Ｉ、の抵抗値が大きければ最終
的に出力端子２の電圧が直流電圧源の雷、圧■ｏのはは
倍の値になることが知られている。
に示した、従来のショット虚接合ダイオードを用いた直
流ｎ電圧回路の図である。この回路１よ、短、圧■ゎの
ｗ１池、第１のダイオードＩ）１、節点１、第２のダイ
オード１）！、出力端子２および負荷りが直列に配設さ
れていて、この節点１に第１のキャノ（シタＣ３を接続
し、出力端子２に第２のキャパシタＣ２を接続し、第１
のキャパシタＣ１の他の端子３に図に円で囲んで示した
ような波形の信号を加えるようにしたものである。この
信号により節点１＃ＪＥ、信号波形に近い電圧変動を受
け、２つのダイオードＤ１およびＤ！が交互に導通状態
となり、２つのキャノクシタＣ＋およびＣｆの電荷は順
次交互に左に移り、負荷Ｉ、の抵抗値が大きければ最終
的に出力端子２の電圧が直流電圧源の雷、圧■ｏのはは
倍の値になることが知られている。
しかし実際には、ダイオードＤ、あるいはり、は整流電
流の大小に関係のない順方向電圧降下Ｖ、を有しいるの
で、節点１の電位ｉｌｌ：信号端子３の電位が零のとき
はＶｌ、ＶＦとな９、■ワのときは２■。−■、となり
、したかりて出力端子２の電圧は２（Ｖｎ Ｖｒ）よ
り高くなることができない。直流電源として１．５ボル
トの電池を使用すると、■、がふつう約０，３ボルトで
あるので、出力電圧として約２４ボルト以上の電圧を得
ることができず、また電池の電圧が低下してくると出力
電圧の降下の比率が大きくなるとで、電池の使用効率は
極めて悪かった０ 第２図は本発明の直流外圧回路の構成を示した図であっ
て、電圧ＶＤの直流電源と、第１ＮチヤンネルＩＧＦＢ
ＴであるＱｓＮ（Ｎ型半導体基板のＰウェル上に形成さ
れているとする）と、節点１１と、第２ＮチヤンネルＩ
ＧＦＥＴであるＱｌ７と、出力端子１２と、負荷りが直
列に設けられており、節点１１および出力端子１２には
キャパシタＣ＋＋およびＣＩｔがそれぞれ接続されてい
る。
流の大小に関係のない順方向電圧降下Ｖ、を有しいるの
で、節点１の電位ｉｌｌ：信号端子３の電位が零のとき
はＶｌ、ＶＦとな９、■ワのときは２■。−■、となり
、したかりて出力端子２の電圧は２（Ｖｎ Ｖｒ）よ
り高くなることができない。直流電源として１．５ボル
トの電池を使用すると、■、がふつう約０，３ボルトで
あるので、出力電圧として約２４ボルト以上の電圧を得
ることができず、また電池の電圧が低下してくると出力
電圧の降下の比率が大きくなるとで、電池の使用効率は
極めて悪かった０ 第２図は本発明の直流外圧回路の構成を示した図であっ
て、電圧ＶＤの直流電源と、第１ＮチヤンネルＩＧＦＢ
ＴであるＱｓＮ（Ｎ型半導体基板のＰウェル上に形成さ
れているとする）と、節点１１と、第２ＮチヤンネルＩ
ＧＦＥＴであるＱｌ７と、出力端子１２と、負荷りが直
列に設けられており、節点１１および出力端子１２には
キャパシタＣ＋＋およびＣＩｔがそれぞれ接続されてい
る。
第３ＮチヤンネルＩＧＦＥＴであるＱｓＮおよび第１Ｐ
チヤンネルＩＧＦＥＴであるＱｌ、（Ｎ型基板に直接形
成されている）から構成される回路は第１の相補ＩＧＦ
ＥＴインバータを形成し、共通ゲート部１３に加えられ
る信号源からの入力により、Ｑ・８のＰウェル・ソース
電、圧（この場合節点１１の電圧）とＱＩＰのソース電
圧（この場合共通零電位）を共通ドレイン節点１４に交
互罠生ぜしめ、この出力をＱ７、のゲートに加えてＱｌ
）ｌを交互に導通非導通にさせるよう、すなわちスイッ
チ作用を行わせるようになっている。同様に第４Ｎチャ
ンネルＩＧＦＥＴであるＱｔｕおよび第２Ｐチャンネル
ｌ０ＦＢ、ＴであるＱＩＦから構成される回路は第２の
相補ＩＧＦＥＴインバータ回路を形成し、前記Ｑｐｎに
スイッチ作用を行わせる。同様に第５ＮチヤンネルＩＧ
ＦＥＴであるＱ−と第３ＰチヤネルＩＣｌＦＥＴである
ＱＩＰから構成される回路は第３の相補ｌ０ＦＦＴイン
バータを形成し、直流軍、源電圧をキャパシタＣｎに断
続して加えるようになっている。なお上言己３つのイン
バータのうちの第１と第２のインバータは、その主回路
側のＰウェル・ソース側の電圧は、負荷の大きさ或いは
電源投入からの時間によって若干変化するので正確な意
味のインバータとはいえないが、動作そのものは同じで
あるのでインパ、−夕として説明しである。
チヤンネルＩＧＦＥＴであるＱｌ、（Ｎ型基板に直接形
成されている）から構成される回路は第１の相補ＩＧＦ
ＥＴインバータを形成し、共通ゲート部１３に加えられ
る信号源からの入力により、Ｑ・８のＰウェル・ソース
電、圧（この場合節点１１の電圧）とＱＩＰのソース電
圧（この場合共通零電位）を共通ドレイン節点１４に交
互罠生ぜしめ、この出力をＱ７、のゲートに加えてＱｌ
）ｌを交互に導通非導通にさせるよう、すなわちスイッ
チ作用を行わせるようになっている。同様に第４Ｎチャ
ンネルＩＧＦＥＴであるＱｔｕおよび第２Ｐチャンネル
ｌ０ＦＢ、ＴであるＱＩＦから構成される回路は第２の
相補ＩＧＦＥＴインバータ回路を形成し、前記Ｑｐｎに
スイッチ作用を行わせる。同様に第５ＮチヤンネルＩＧ
ＦＥＴであるＱ−と第３ＰチヤネルＩＣｌＦＥＴである
ＱＩＰから構成される回路は第３の相補ｌ０ＦＦＴイン
バータを形成し、直流軍、源電圧をキャパシタＣｎに断
続して加えるようになっている。なお上言己３つのイン
バータのうちの第１と第２のインバータは、その主回路
側のＰウェル・ソース側の電圧は、負荷の大きさ或いは
電源投入からの時間によって若干変化するので正確な意
味のインバータとはいえないが、動作そのものは同じで
あるのでインパ、−夕として説明しである。
次にこの装置の動作について説明する。
最初に信号端子１５の電位が直流電源電圧と同じ電位ｖ
ｒｌになりたときについ°〔考える。第３の相補ＩＧＦ
ＢＴインバータはＱＱが導通になって節点１６は零電位
となる。第１の相補ＩＧＦＥＴインバータは共通ゲート
１３が■９となりＱＩ、が導通となりて節点１４すなわ
ちＱＩＮのゲートが零電位とカリ、（Ｊ＋Ｈは導通とな
る。そして第２の相補ＩＧＦＥＴインバータは前記節点
１４の常電１位を受けてＱ４Ｎを導通にし、Ｐウェル・
ソースの電位すなわち出力端子１２の電位（但し動作開
始時はＶＤ）をＱｔＰｌに与えこれを非導通にする。し
だがってキャパシタＣ＋＋は充電されて節点１１は電位
が■ゎになる。
ｒｌになりたときについ°〔考える。第３の相補ＩＧＦ
ＢＴインバータはＱＱが導通になって節点１６は零電位
となる。第１の相補ＩＧＦＥＴインバータは共通ゲート
１３が■９となりＱＩ、が導通となりて節点１４すなわ
ちＱＩＮのゲートが零電位とカリ、（Ｊ＋Ｈは導通とな
る。そして第２の相補ＩＧＦＥＴインバータは前記節点
１４の常電１位を受けてＱ４Ｎを導通にし、Ｐウェル・
ソースの電位すなわち出力端子１２の電位（但し動作開
始時はＶＤ）をＱｔＰｌに与えこれを非導通にする。し
だがってキャパシタＣ＋＋は充電されて節点１１は電位
が■ゎになる。
次に信号端子１５の電位が零になったときについて考え
る。
る。
第１の相補１ＧＦＥＴインバータはＱ、８が導通となる
ので節点１４は接点１１と同電位に寿ってＱＩ８は非導
通になる。そして第２の相補ＩＧＦＥＴインバータはＱ
、Ｐが導通となってＱｔ？ｌのゲートを零電位にしてこ
れを導通にする。第３の相補ＩＧＦＥＴインバータはＱ
ｗ、、が導通となって節点１６は電位が雷、源電圧ｖＩ
、とたり、節点１１はキャパシタＣ＋＋により電位が２
■ゎとなる。したがってＣ＋＋の電荷けＣｒｔに移動す
る。
ので節点１４は接点１１と同電位に寿ってＱＩ８は非導
通になる。そして第２の相補ＩＧＦＥＴインバータはＱ
、Ｐが導通となってＱｔ？ｌのゲートを零電位にしてこ
れを導通にする。第３の相補ＩＧＦＥＴインバータはＱ
ｗ、、が導通となって節点１６は電位が雷、源電圧ｖＩ
、とたり、節点１１はキャパシタＣ＋＋により電位が２
■ゎとなる。したがってＣ＋＋の電荷けＣｒｔに移動す
る。
以上の動作を繰返せば、出力端子１２の電位は、負荷が
大きければ常に２Ｖ、に近い状態を保持するようになシ
、又動作開始時においては■ゎ（あとに説明する）から
出発して２Ｖ！ｌに近づくように動作する。
大きければ常に２Ｖ、に近い状態を保持するようになシ
、又動作開始時においては■ゎ（あとに説明する）から
出発して２Ｖ！ｌに近づくように動作する。
以上の説明においても若干触れてきたが、回路の電源投
入時直後における動作で特に定常時における異る点につ
いて述べる８この時点ではキャパシタＣＢおよびＣｒｔ
はいずれも零電位から出発するので、Ｑ＋Ｈ〜Ｑ＋、、
Ｑ、Ｐ およびＱ、Ｐはいずれも正常な動作を行えず、
したがってキャパシタＣ＋＋とＣｒｔを充電する別の回
路が必要となる。後にやや詳しく述べるようにＱＩＷお
よびＱｂ＋のそれぞれの両端に掛る電圧が■ゎより相当
小さければ第３図に点線で接続した寄生バイボー２トラ
ンジスタＴ、およびＴ、が生じ、そのペース電流でキャ
パシタを充電するような形になり、実際にＣＩｌはＱＩ
ヨに寄生するＴＩによって徐々ではあるが一応は充電さ
れる。しかしＣｒｔの充電については、Ｑ２）ｌに寄生
するＴ２を通るペース電流が非常に小さいので成るとこ
ろまで充電すると負荷電流とバランスし、それ以上充電
が進まなくなる。そこでＣｒｔの充電のためには特別の
回路を附加する必要が生じ、この充電回路として設けら
れたのが第２図にＱ４Ｆで示した第４ＰチヤンネルＩＧ
ＦＥＴ整流子であって、電源を投入するとＣ１２は直ち
に充電される。
入時直後における動作で特に定常時における異る点につ
いて述べる８この時点ではキャパシタＣＢおよびＣｒｔ
はいずれも零電位から出発するので、Ｑ＋Ｈ〜Ｑ＋、、
Ｑ、Ｐ およびＱ、Ｐはいずれも正常な動作を行えず、
したがってキャパシタＣ＋＋とＣｒｔを充電する別の回
路が必要となる。後にやや詳しく述べるようにＱＩＷお
よびＱｂ＋のそれぞれの両端に掛る電圧が■ゎより相当
小さければ第３図に点線で接続した寄生バイボー２トラ
ンジスタＴ、およびＴ、が生じ、そのペース電流でキャ
パシタを充電するような形になり、実際にＣＩｌはＱＩ
ヨに寄生するＴＩによって徐々ではあるが一応は充電さ
れる。しかしＣｒｔの充電については、Ｑ２）ｌに寄生
するＴ２を通るペース電流が非常に小さいので成るとこ
ろまで充電すると負荷電流とバランスし、それ以上充電
が進まなくなる。そこでＣｒｔの充電のためには特別の
回路を附加する必要が生じ、この充電回路として設けら
れたのが第２図にＱ４Ｆで示した第４ＰチヤンネルＩＧ
ＦＥＴ整流子であって、電源を投入するとＣ１２は直ち
に充電される。
そしてこの充電により第２のＩＧＦＥＴインバータおよ
びＱ、８が次第に正常に働くようになると共に、Ｃ＋＋
はＱｖ、ｌの方からも充電されるようになる。
びＱ、８が次第に正常に働くようになると共に、Ｃ＋＋
はＱｖ、ｌの方からも充電されるようになる。
第４図は以上のような構成で得られた負荷抵抗と出力電
圧の関係を示したもので、負荷抵抗が十分に大きければ
入力電圧の約２倍（１，９９倍以上）の出力電圧が得ら
れることを示す。
圧の関係を示したもので、負荷抵抗が十分に大きければ
入力電圧の約２倍（１，９９倍以上）の出力電圧が得ら
れることを示す。
第５図は同様に負荷抵抗と変換効率の関係全示したもの
で、実用的には９５％以上とみることができる。これに
対し従来装置では同じ負荷に対し８０％程度にすぎない
。
で、実用的には９５％以上とみることができる。これに
対し従来装置では同じ負荷に対し８０％程度にすぎない
。
以上の本発明の回路において、ＮチャンネルおよびＰチ
ャンネルの相補ＩＧＦＢＴよ構成るインバータが３組用
いられているが、これらのＩＧｌ’ＥＴは同一半導体基
板上に形成されており、集積回路としての特性的々面か
ら閾値をむやみに高くするととができず、実用的には閾
値を直流電源電圧の半分よ′ シはあまり小さくないと
ころで使用せざるを得ないことがある。したがってこの
ような場合、ＩＧＦＥＴの特性のばらつきが太きかりた
り或は電源電圧の低下がちったシすると、信号源が零に
なって節点１１が電源に対してＶｏ （節点１１の電位
そのものは２■Ｉｌ＋）になるときＱＩＮおよびＱＩ
ｐを貫通する電流が流れるおそれが生じる。この貫通電
流が生じると節点１１の電位は次第に小さくなシ、成る
電圧以下になると第３図に示すような寄生バイポーラト
ランジスタＴ、およびＴ！がＱｌｏとＱ、、ｌにそれぞ
れ並列に寄生した形になυ、Ｔ１およびＴ、を通してコ
レクタ電流が流れ、直流昇電圧回路としての変換効率が
低下する性質がある。そしてこの寄生効果が起るのは、
節点１１の電源電圧に対する電圧が、寄生バイポーラト
ランジスタのエミッタ部分に生じるとみられる順方向電
圧降下分（先述のダイオードのときの■、と同じ）以下
に下ったとき、すなわちｌｖｎ Ｖｔ１ より小さ
くなったときに起るものである。
ャンネルの相補ＩＧＦＢＴよ構成るインバータが３組用
いられているが、これらのＩＧｌ’ＥＴは同一半導体基
板上に形成されており、集積回路としての特性的々面か
ら閾値をむやみに高くするととができず、実用的には閾
値を直流電源電圧の半分よ′ シはあまり小さくないと
ころで使用せざるを得ないことがある。したがってこの
ような場合、ＩＧＦＥＴの特性のばらつきが太きかりた
り或は電源電圧の低下がちったシすると、信号源が零に
なって節点１１が電源に対してＶｏ （節点１１の電位
そのものは２■Ｉｌ＋）になるときＱＩＮおよびＱＩ
ｐを貫通する電流が流れるおそれが生じる。この貫通電
流が生じると節点１１の電位は次第に小さくなシ、成る
電圧以下になると第３図に示すような寄生バイポーラト
ランジスタＴ、およびＴ！がＱｌｏとＱ、、ｌにそれぞ
れ並列に寄生した形になυ、Ｔ１およびＴ、を通してコ
レクタ電流が流れ、直流昇電圧回路としての変換効率が
低下する性質がある。そしてこの寄生効果が起るのは、
節点１１の電源電圧に対する電圧が、寄生バイポーラト
ランジスタのエミッタ部分に生じるとみられる順方向電
圧降下分（先述のダイオードのときの■、と同じ）以下
に下ったとき、すなわちｌｖｎ Ｖｔ１ より小さ
くなったときに起るものである。
上記のような寄生バイポーラトランジスタがあられれる
のを防止するには、ＩＮチャンネルＩＧＦＥＴの閾値１
〉ＩＰチャンネルＩＧＦＥＴの閾値１とするか、又は（
Ｑ、ヨの導通時抵抗）＞（Ｑ＋ｐの導通時抵抗）となる
ようにＱ、ｎとＱ＋ｐのチャンネル長とチャンネル幅を
決定すればよい。前者の対策は、多数の素子の内から上
記の条件に合ったものを選ぶとか、製造条件を厳重に制
御することによって実現はできる。しかし量産という立
場からいうと鋼重しい方法ではない。後者の対策はマス
ク寸法の設計の問題であり、量産的に容易に実現するこ
とができ、これによって負荷および昇電圧回路に流れる
電流に起因する節点１１と直流電源間の電圧降下および
出力端子１２と節点１１間の電圧降下をそれぞれ■、よ
り小さくすることができる。そしてこの構造のＩＧＦＥ
Ｔｉｌｔ、直流電源電圧の半分よυ相当小さいときに用
いても何ら支障となるものではなく、それどころかＩＯ
，ＦＥＴの特性のばらつきが相当大きな場合にも用いら
れることとなり、実用的に極めて有用である０ 以上説明したように本発明の直流昇電圧回路はスイッチ
として動作する２つの１．０ＦＥＴ、ダイオードとして
動作する１つのｌ０ＦＥＴ、３組のインバータおよび２
つの容量で構成できるので、製造工程の増加なしに集積
回路の他の回路部分のＩＧＦＥＴと同時に製造できる。
のを防止するには、ＩＮチャンネルＩＧＦＥＴの閾値１
〉ＩＰチャンネルＩＧＦＥＴの閾値１とするか、又は（
Ｑ、ヨの導通時抵抗）＞（Ｑ＋ｐの導通時抵抗）となる
ようにＱ、ｎとＱ＋ｐのチャンネル長とチャンネル幅を
決定すればよい。前者の対策は、多数の素子の内から上
記の条件に合ったものを選ぶとか、製造条件を厳重に制
御することによって実現はできる。しかし量産という立
場からいうと鋼重しい方法ではない。後者の対策はマス
ク寸法の設計の問題であり、量産的に容易に実現するこ
とができ、これによって負荷および昇電圧回路に流れる
電流に起因する節点１１と直流電源間の電圧降下および
出力端子１２と節点１１間の電圧降下をそれぞれ■、よ
り小さくすることができる。そしてこの構造のＩＧＦＥ
Ｔｉｌｔ、直流電源電圧の半分よυ相当小さいときに用
いても何ら支障となるものではなく、それどころかＩＯ
，ＦＥＴの特性のばらつきが相当大きな場合にも用いら
れることとなり、実用的に極めて有用である０ 以上説明したように本発明の直流昇電圧回路はスイッチ
として動作する２つの１．０ＦＥＴ、ダイオードとして
動作する１つのｌ０ＦＥＴ、３組のインバータおよび２
つの容量で構成できるので、製造工程の増加なしに集積
回路の他の回路部分のＩＧＦＥＴと同時に製造できる。
而もその昇電圧の変換効率は従来の回路よりはるかに優
れている。
れている。
なお以上の説明では電源電圧の約２倍に昇圧する場合に
ついて説明したが、本発明の直流昇圧回路の全部又は一
部分を直列接続することによりさらに高い出力電圧を得
ることができる。又、大きな出力電流を必要とする場合
は上記２つの容量を大きくするか、信号周波数を高める
ことにより最適な条件で動作させることがで撚る。また
上述においてはＰウェルを用いた場合の相補型１．０Ｆ
ＥＴ集積回路の場合について説明したがＮウェルを用い
た場合にも本発明回路を使用できることはいうまでもな
い。
ついて説明したが、本発明の直流昇圧回路の全部又は一
部分を直列接続することによりさらに高い出力電圧を得
ることができる。又、大きな出力電流を必要とする場合
は上記２つの容量を大きくするか、信号周波数を高める
ことにより最適な条件で動作させることがで撚る。また
上述においてはＰウェルを用いた場合の相補型１．０Ｆ
ＥＴ集積回路の場合について説明したがＮウェルを用い
た場合にも本発明回路を使用できることはいうまでもな
い。
第１図は従来の直流昇電圧回路を示した図、第２図は本
発明の直流昇圧回路金示した図、第３図は第２図の回路
に寄生パイポーラトランジ、スタが生じた場合を示す図
、第４図は本発明の直流昇電圧回路の負荷抵抗−出力電
圧特性を示す図、第５図は同じ・、負荷抵抗−変換効率
特性を示す図である。 記号の説明：１１は節点、１２は出力端子、１５は信号
一端子、Ｖカは直流電源、Ｃ＋＋およびＣ，＋、はキャ
パシタ、Ｑｎ＋〜Ｑｇ、４はＮチャンネルＩＧＦＥＴ、
ＱＩＦ〜ＱＩＰはＰチャンネルＩＧＦＥＴ、ただしＱ＋
＋ｑとＱＩＦ 、 Ｑ４ＮとＱ計およびＱｈ＋とＱへ？
はそれぞれ組合わさって第１、第２およびＭ３の相補ｌ
０ＦＥＴインバータと名づける。 第３目 算宵槍坑□□□Ｊ 第５目 ／、Ｊ ／：ρ Ｊ、ｌ）
Ｉ／負篩Ｉさ復ＭｎＪ
発明の直流昇圧回路金示した図、第３図は第２図の回路
に寄生パイポーラトランジ、スタが生じた場合を示す図
、第４図は本発明の直流昇電圧回路の負荷抵抗−出力電
圧特性を示す図、第５図は同じ・、負荷抵抗−変換効率
特性を示す図である。 記号の説明：１１は節点、１２は出力端子、１５は信号
一端子、Ｖカは直流電源、Ｃ＋＋およびＣ，＋、はキャ
パシタ、Ｑｎ＋〜Ｑｇ、４はＮチャンネルＩＧＦＥＴ、
ＱＩＦ〜ＱＩＰはＰチャンネルＩＧＦＥＴ、ただしＱ＋
＋ｑとＱＩＦ 、 Ｑ４ＮとＱ計およびＱｈ＋とＱへ？
はそれぞれ組合わさって第１、第２およびＭ３の相補ｌ
０ＦＥＴインバータと名づける。 第３目 算宵槍坑□□□Ｊ 第５目 ／、Ｊ ／：ρ Ｊ、ｌ）
Ｉ／負篩Ｉさ復ＭｎＪ
Claims (1)
- 電源端子と出力端子との間に直列に接続された第１およ
び第２の絶縁ゲート型電界効果トランジスタと、上記第
４および第２のトランジスタの中間接続点に一端が接続
された容量素子と、それぞれ＃￥１とＫｃ２の端子の間
に導電型の異々る一対の絶縁ゲート型電界効果トランジ
スタを直列に接続すると共に該一対の絶縁ゲート型電界
効果トランジスタのゲートを共通に接続して入力端子と
し該一対のトランジスタの中間接続点から出力端子を引
き出した第１および第２のインバータ回路と、該第１の
インパークの第１の端子および第２の端子を前記第１お
よび第２のトランジスタの中間接続点および基準電位に
それぞれ接続する手段と、該第２のインバータの第１の
端子および第２の端子を前記出力端子と該基準電位にそ
れぞれ接続する手段と、該第１のインバータの出力端子
を前記第１の絶縁ゲート型電界効果 ′トランジスタの
ゲートに接続する手段と、該第２のインバータの出力端
子を前記第２の絶縁ゲー）Ｗ電界効果トランジスタのゲ
ートに接続する手段と、上記第１と第２のインバータの
入力端子に互いに位相の異たる第、１および第２の信号
を印加する手段と、上記容量素子の他端に上記第１のト
ランジスタが非導通時に＃まぼ電源電圧の値を有し、該
第１のトランジスタが導通時に基準電位を有する第３の
信号を供給する手段とを有し、上記第１および第２のイ
ンバータの一方は該インバータの対応する上記第１又は
第２のトランジスタのゲートのみ（その出力端子が接続
され、上記第１のトランジスタの基体は上記中間接続点
に、上記第２のトランジスタの基体は上記出力端子にそ
れぞれ接続されていることを特徴とする直流昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592183A JPS5925575A (ja) | 1983-07-11 | 1983-07-11 | 直流昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12592183A JPS5925575A (ja) | 1983-07-11 | 1983-07-11 | 直流昇圧回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10266175A Division JPS5922471B2 (ja) | 1975-08-25 | 1975-08-25 | 直流昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5925575A true JPS5925575A (ja) | 1984-02-09 |
Family
ID=14922237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12592183A Pending JPS5925575A (ja) | 1983-07-11 | 1983-07-11 | 直流昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170269U (ja) * | 1985-04-10 | 1986-10-22 |
-
1983
- 1983-07-11 JP JP12592183A patent/JPS5925575A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170269U (ja) * | 1985-04-10 | 1986-10-22 | ||
| JPH0216628Y2 (ja) * | 1985-04-10 | 1990-05-08 |
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