JPH01164264A - 電圧増倍器集積回路と整流器素子 - Google Patents
電圧増倍器集積回路と整流器素子Info
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- JPH01164264A JPH01164264A JP63285924A JP28592488A JPH01164264A JP H01164264 A JPH01164264 A JP H01164264A JP 63285924 A JP63285924 A JP 63285924A JP 28592488 A JP28592488 A JP 28592488A JP H01164264 A JPH01164264 A JP H01164264A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- Engineering & Computer Science (AREA)
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- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は整流器素子の直列接続に接続された高電圧出力
を具える集積電圧増倍器回路であって、その各々が第１
電界効果トランジスタと、高電圧出力と電源端子との間
に接続されている電荷蓄積用バッファキャパシタンスを
具え、近傍の素子の各ペアーの接合点は他の側にクロッ
ク信号が印加されているブースターキャパシタンスの片
側に接続され、従って１つの整流器素子の各側に接続さ
れた２つのブースターキャパシタンスが相互に反対極性
のクロック信号を受信するものである。
を具える集積電圧増倍器回路であって、その各々が第１
電界効果トランジスタと、高電圧出力と電源端子との間
に接続されている電荷蓄積用バッファキャパシタンスを
具え、近傍の素子の各ペアーの接合点は他の側にクロッ
ク信号が印加されているブースターキャパシタンスの片
側に接続され、従って１つの整流器素子の各側に接続さ
れた２つのブースターキャパシタンスが相互に反対極性
のクロック信号を受信するものである。
本発明はまたそのような電圧増倍器回路の使用に適した
整流器素子にも関連している。
整流器素子にも関連している。
この種の電圧増倍器回路は、例えばｌ［ＥＥε固態回路
（ＩＢＥＢ ５ｏｌｉｄ＊５ｔａｔｅ Ｃ１ｒｃｕｉｔ
）、５Ｃ−１１（３）、１９７６年６月、頁３７５から
既知であり、そしてなかんずく非揮発性の電気的プログ
ラム可能なメモリおよび消去可能なメモリに使用されて
いる。
（ＩＢＥＢ ５ｏｌｉｄ＊５ｔａｔｅ Ｃ１ｒｃｕｉｔ
）、５Ｃ−１１（３）、１９７６年６月、頁３７５から
既知であり、そしてなかんずく非揮発性の電気的プログ
ラム可能なメモリおよび消去可能なメモリに使用されて
いる。
負出力電圧を発生する通常の電圧増倍器回路はダイオー
ドとして接続され、かつＰウェルプロセスで実現されて
いるＰＭＯ３）ランジスタの直列接続を具え、上記の直
列接続は低い供給電圧Ｖｓｓ （大地）を伝える点にカ
ソード側で接続されており、かつアノード側では高いプ
ログラミング電圧を供給するバッファキャパシタンスを
持つ出力を具えている。バッファキャパシタンスは出力
と高い供給電圧Ｖ、［］の間に接続されている。これら
のトランジスタが埋め込まれている基板はＮ型のもので
あり、かつトランジスタから基板への電荷キャリアの注
入を赴けるために、高い供給電圧（ＶＩ］ｏ） に結合
されている。近傍ダイオードの各ペアーの接合点は各ブ
ースターキャパシタンスを介して第１クロンクラインあ
るいは第２クロックラインのいずれかに接続され、その
タロツクラインは論理的に相補なりロック信号を伝えて
いる。種々のブースターキャパシタンスは反対符号のク
ロック信号を交互に受信している。クロック信号の符号
が周期的に変化するから、ダイオードは交互に導通とブ
ロックになり、電荷が導通ダイオードを介して１つのブ
ースターキャパシタンスから他のブースターキャパシタ
ンスに転送されている。
ドとして接続され、かつＰウェルプロセスで実現されて
いるＰＭＯ３）ランジスタの直列接続を具え、上記の直
列接続は低い供給電圧Ｖｓｓ （大地）を伝える点にカ
ソード側で接続されており、かつアノード側では高いプ
ログラミング電圧を供給するバッファキャパシタンスを
持つ出力を具えている。バッファキャパシタンスは出力
と高い供給電圧Ｖ、［］の間に接続されている。これら
のトランジスタが埋め込まれている基板はＮ型のもので
あり、かつトランジスタから基板への電荷キャリアの注
入を赴けるために、高い供給電圧（ＶＩ］ｏ） に結合
されている。近傍ダイオードの各ペアーの接合点は各ブ
ースターキャパシタンスを介して第１クロンクラインあ
るいは第２クロックラインのいずれかに接続され、その
タロツクラインは論理的に相補なりロック信号を伝えて
いる。種々のブースターキャパシタンスは反対符号のク
ロック信号を交互に受信している。クロック信号の符号
が周期的に変化するから、ダイオードは交互に導通とブ
ロックになり、電荷が導通ダイオードを介して１つのブ
ースターキャパシタンスから他のブースターキャパシタ
ンスに転送されている。
ブースターキャパシタンスあるいはバッファキャパシタ
ンス上の電圧が電荷の転送によりさらに負となるから、
関連キャパシタンスに接続されており、かつダイオード
として接続されているトランジスタのしきい値電圧、は
いわゆるバックゲートバイアス効果（ｂａｃｋ−ｇａｔ
ｅ ｂｉａｓ ｅｆｆｅｃｔ） により増大すること
は通常の電圧増倍器回路の欠点である。その結果、整流
器素子を通ってポンプされる電荷とクロック信号により
潜在的に転送される電荷の比は減少される。ユニットす
なわちブースターキャパシタンスと整流器素子の有効性
は減少する。この点に関して、ダブリユウ・カル（Ｗ、
Ｃａｒｒ）とジエー・マイズ（Ｊ、 Ｍｉｚｅ）のｒ
ＭＯ３／ＬＳＩ設計と応用（ＭＯ３／ＬＳＩ Ｄｅｓｉ
ｇｎ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ） Ｊ 、−ｙ
タロヒル（ＭｃＧｒａｗ−Ｈｉｌｌ） 、１９７２年、
頁５６−５７が参照されている。
ンス上の電圧が電荷の転送によりさらに負となるから、
関連キャパシタンスに接続されており、かつダイオード
として接続されているトランジスタのしきい値電圧、は
いわゆるバックゲートバイアス効果（ｂａｃｋ−ｇａｔ
ｅ ｂｉａｓ ｅｆｆｅｃｔ） により増大すること
は通常の電圧増倍器回路の欠点である。その結果、整流
器素子を通ってポンプされる電荷とクロック信号により
潜在的に転送される電荷の比は減少される。ユニットす
なわちブースターキャパシタンスと整流器素子の有効性
は減少する。この点に関して、ダブリユウ・カル（Ｗ、
Ｃａｒｒ）とジエー・マイズ（Ｊ、 Ｍｉｚｅ）のｒ
ＭＯ３／ＬＳＩ設計と応用（ＭＯ３／ＬＳＩ Ｄｅｓｉ
ｇｎ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎ） Ｊ 、−ｙ
タロヒル（ＭｃＧｒａｗ−Ｈｉｌｌ） 、１９７２年、
頁５６−５７が参照されている。
電圧増倍器回路の出力電圧のレベルはこの効果によって
制限されている。ダイオードを介すバッファキャパシタ
ンスから次のブースターキャパシタンスへの電荷の転送
は、クロックライン間の電圧スイングがダイオードのカ
ソード上の電圧以上にダイオードのアノードの電圧を１
しきい値電圧だけ上昇するのに小さ過ぎる場合にストッ
プする。
制限されている。ダイオードを介すバッファキャパシタ
ンスから次のブースターキャパシタンスへの電荷の転送
は、クロックライン間の電圧スイングがダイオードのカ
ソード上の電圧以上にダイオードのアノードの電圧を１
しきい値電圧だけ上昇するのに小さ過ぎる場合にストッ
プする。
高い負出力電圧を得るために、大きな電圧スイング、従
って高い供給電圧が必要とされよう。
って高い供給電圧が必要とされよう。
ダイオードとして接続されかつＰウェルプロセスによっ
て実現された８ＭＯ３）ランジスタによるＰＭＯ５）ラ
ンジスタの置き換えは、他の種類の問題を導く。トラン
ジスタのＰウェル接触はダイオードのアノード側に接続
され、従って、カソード、Ｐウェルおよび基板は、基板
から電流を引き出す寄生ｎｐｎ ）ランジスタのエミ
ッタ、ベースおよびコレクタをそれぞれ形成する。例え
ば、公開第ＷＯ３４１０２６０７号である国際特許出願
第ＰＣＴ／ＵＳ ８３１０１９７７号はこの問題の解決
法を開示し、これはすべてのウェルを十分低い負電圧に
維持する補助電圧増倍器を含んでいる。しかしこの補助
増倍器は追加の基板表面面積を必要とし、電力消費を増
大し、生起する寄生トランジスタの効果を減少するため
に追加のステップを必要とする。
て実現された８ＭＯ３）ランジスタによるＰＭＯ５）ラ
ンジスタの置き換えは、他の種類の問題を導く。トラン
ジスタのＰウェル接触はダイオードのアノード側に接続
され、従って、カソード、Ｐウェルおよび基板は、基板
から電流を引き出す寄生ｎｐｎ ）ランジスタのエミ
ッタ、ベースおよびコレクタをそれぞれ形成する。例え
ば、公開第ＷＯ３４１０２６０７号である国際特許出願
第ＰＣＴ／ＵＳ ８３１０１９７７号はこの問題の解決
法を開示し、これはすべてのウェルを十分低い負電圧に
維持する補助電圧増倍器を含んでいる。しかしこの補助
増倍器は追加の基板表面面積を必要とし、電力消費を増
大し、生起する寄生トランジスタの効果を減少するため
に追加のステップを必要とする。
上述の考察はＰウェルプロセスの８ＭＯ３）ランジスタ
により高い正出力電圧を達成する通常の電圧増倍器回路
およびＮウェルプロセスのＰＭＯ３）ランジスタにより
実現された電圧増倍器回路でよ（維持されている。
により高い正出力電圧を達成する通常の電圧増倍器回路
およびＮウェルプロセスのＰＭＯ３）ランジスタにより
実現された電圧増倍器回路でよ（維持されている。
本発明の目的はさらに効果的な電圧増倍を組み込んだ電
圧増倍器回路を与えることであり、ここで出力電圧はバ
ックゲートバイアス効果あるいは供給電圧のレベルによ
って制限されず、かつ寄生バイポーラトランジスタの導
通を避けることである。
圧増倍器回路を与えることであり、ここで出力電圧はバ
ックゲートバイアス効果あるいは供給電圧のレベルによ
って制限されず、かつ寄生バイポーラトランジスタの導
通を避けることである。
このことを達成するために、本発明による電圧増倍器回
路は、基板上の素子の電界効果トランジスタが基板の導
電率以外の導電率タイプの異なる領域で実現され、回路
の高電圧側に位置している少なくとも整流器素子が各ス
イッチング手段を具え、該スイッチング手段が片側の電
界効果トランジスタおよび他の側の領域の内部ダイオー
ドであってソースとドレインそれぞれの間のｐ−ｎ接合
によって電界効果トランジスタ中に形成されているもの
を電界効果トランジスタの導通状態のソースあるいはブ
ロック状態のドレインのいずれかに接続し、従って内部
ダイオードがブロックされたままであることを特徴とし
ている。この領域が後者の導通状態の電界効果トランジ
スタに接続されている場合、バックゲートバイアス電圧
は零にどＸｏまっている。この領域が後者のブロックさ
れた状態の電界効果トランジスタのドレインに接続され
ている場合、そのコレクタ、ベースおよびエミッタが基
板、ウェルおよびドレインによってそれぞれ形成されて
いる寄生バイポーラトランジスタは導通にはならないで
あろう。
路は、基板上の素子の電界効果トランジスタが基板の導
電率以外の導電率タイプの異なる領域で実現され、回路
の高電圧側に位置している少なくとも整流器素子が各ス
イッチング手段を具え、該スイッチング手段が片側の電
界効果トランジスタおよび他の側の領域の内部ダイオー
ドであってソースとドレインそれぞれの間のｐ−ｎ接合
によって電界効果トランジスタ中に形成されているもの
を電界効果トランジスタの導通状態のソースあるいはブ
ロック状態のドレインのいずれかに接続し、従って内部
ダイオードがブロックされたままであることを特徴とし
ている。この領域が後者の導通状態の電界効果トランジ
スタに接続されている場合、バックゲートバイアス電圧
は零にどＸｏまっている。この領域が後者のブロックさ
れた状態の電界効果トランジスタのドレインに接続され
ている場合、そのコレクタ、ベースおよびエミッタが基
板、ウェルおよびドレインによってそれぞれ形成されて
いる寄生バイポーラトランジスタは導通にはならないで
あろう。
本発明による電圧増倍器回路の一実施例は、第１電界効
果トランジスタのスイッチング手段が第１電界効果トラ
ンジスタと同じ導電率タイプでありかつ第１電界効果ト
ランジスタの領域に結合されている各領域で実現されて
いる第２および第３電界効果トランジスタを具え、第２
および第３電界効果トランジスタのソースが第１電界効
果トランジスタのソースおよびドレインにそれぞれ接続
され、第２および第３電界効果トランジスタの制御電極
が第１電界効果トランジスタのドレインとソースにそれ
ぞれ結合され、第２および第３電界効果トランジスタの
ドレインが相互接続領域に接続されていることを特徴と
している。第２および第３トランジスタの形をしたスイ
ッチング手段は小型構造を有しており、追加の制御信号
によって駆動される必要は無い。そのような構造は高い
負電圧の発生に適しているＰウェルの８ＭＯ３）ランジ
スタを具えている。ＰＭＯ３）ランジスタによって構成
された電圧増倍器は高い正電圧の発生に適している。
果トランジスタのスイッチング手段が第１電界効果トラ
ンジスタと同じ導電率タイプでありかつ第１電界効果ト
ランジスタの領域に結合されている各領域で実現されて
いる第２および第３電界効果トランジスタを具え、第２
および第３電界効果トランジスタのソースが第１電界効
果トランジスタのソースおよびドレインにそれぞれ接続
され、第２および第３電界効果トランジスタの制御電極
が第１電界効果トランジスタのドレインとソースにそれ
ぞれ結合され、第２および第３電界効果トランジスタの
ドレインが相互接続領域に接続されていることを特徴と
している。第２および第３トランジスタの形をしたスイ
ッチング手段は小型構造を有しており、追加の制御信号
によって駆動される必要は無い。そのような構造は高い
負電圧の発生に適しているＰウェルの８ＭＯ３）ランジ
スタを具えている。ＰＭＯ３）ランジスタによって構成
された電圧増倍器は高い正電圧の発生に適している。
本発明による電圧増倍器回路の別の実施例は、電圧増倍
器回路が相互に位相シフトした各クロック信号を各ブー
スターキャパシタンスに印加する多重位相クロック信号
発生器を具え、関連ブースターキャパシタンスを介して
第１電界効果トランジスタのソースに印加されたクロッ
ク信号が、次のブースターキパシタンスを介して第１電
界効果トランジスタのドレインに印加された相補クロッ
ク信号よりも早く変化することを特徴としている。第１
トランジスタにわたる電圧がしきい値電圧より小さいと
、この領域は第１トランジスタの主電極から分離してい
る。しかし、この領域はウェルの接合キャパシタンスが
充電されていると言う理由で分離した瞬間に有していた
電圧を維持している。
器回路が相互に位相シフトした各クロック信号を各ブー
スターキャパシタンスに印加する多重位相クロック信号
発生器を具え、関連ブースターキャパシタンスを介して
第１電界効果トランジスタのソースに印加されたクロッ
ク信号が、次のブースターキパシタンスを介して第１電
界効果トランジスタのドレインに印加された相補クロッ
ク信号よりも早く変化することを特徴としている。第１
トランジスタにわたる電圧がしきい値電圧より小さいと
、この領域は第１トランジスタの主電極から分離してい
る。しかし、この領域はウェルの接合キャパシタンスが
充電されていると言う理由で分離した瞬間に有していた
電圧を維持している。
関連ブースターキパシタンスを介して上記の主電極に位
相シフトした相補クロック信号を印加することにより、
第１トランジスタのドレイン上の電圧が減少あるいは増
大する前にソース上の電圧がそれぞれ上昇あるいは減少
する場合、そのコレクタ、ベースおよびエミッタがそれ
ぞれ第１トランジスタの基板、ウェルおよびソースによ
って形成されているバイポーラ寄生トランジスタは導通
にならないであろう。
相シフトした相補クロック信号を印加することにより、
第１トランジスタのドレイン上の電圧が減少あるいは増
大する前にソース上の電圧がそれぞれ上昇あるいは減少
する場合、そのコレクタ、ベースおよびエミッタがそれ
ぞれ第１トランジスタの基板、ウェルおよびソースによ
って形成されているバイポーラ寄生トランジスタは導通
にならないであろう。
本発明による電圧増倍器の別の実施例は、多重位相クロ
ック信号発生器が多数のインバータ回路の直列接続を具
え、２つの近傍インバータ回路の各出力が２つの隣接ブ
ースターキャパシタンスの各電極に接続されていること
を特徴としている。
ック信号発生器が多数のインバータ回路の直列接続を具
え、２つの近傍インバータ回路の各出力が２つの隣接ブ
ースターキャパシタンスの各電極に接続されていること
を特徴としている。
クロック信号発生器はクロック信号を反対位相の近傍ブ
ースターキャパシタンスに印加するインパーク回路の直
列接続を具えており、インパーク回路のゲート遅延は上
述の位相シフトを生じている。
ースターキャパシタンスに印加するインパーク回路の直
列接続を具えており、インパーク回路のゲート遅延は上
述の位相シフトを生じている。
本発明による電圧増倍器回路の好ましい一実施例は、片
側の第１および第２電界効果トランジスタの制御電極の
接続点と他の側の第１電界効果トランジスタのドレイン
との間の素子において、後者の制御電極を充電あるいは
放電するスイッチ可能な充電路あるいは放電路が備えら
れ、後者の電極が充電路あるいは放電路を介してそれぞ
れ充電あるいは放電してしまった後でそれらの制御電極
で電圧を増大あるいは減少するために結合キャパシタン
スを介して後者の接続点に接続されている制御手段が備
えられていることを特徴としている。
側の第１および第２電界効果トランジスタの制御電極の
接続点と他の側の第１電界効果トランジスタのドレイン
との間の素子において、後者の制御電極を充電あるいは
放電するスイッチ可能な充電路あるいは放電路が備えら
れ、後者の電極が充電路あるいは放電路を介してそれぞ
れ充電あるいは放電してしまった後でそれらの制御電極
で電圧を増大あるいは減少するために結合キャパシタン
スを介して後者の接続点に接続されている制御手段が備
えられていることを特徴としている。
第１電界効果トランジスタにわたる電圧は何のしきい値
損失も起こらないと言う理由により順方向で実質的に零
に減少している。このしきい値損失は結合キャパシタン
スを介して第１トランジスタの制御電極上に既に存在す
る制御電圧に制御手段から発生する制御電圧を印加する
ことにより回避されている。
損失も起こらないと言う理由により順方向で実質的に零
に減少している。このしきい値損失は結合キャパシタン
スを介して第１トランジスタの制御電極上に既に存在す
る制御電圧に制御手段から発生する制御電圧を印加する
ことにより回避されている。
インバータ回路の直列接続がリング発振器の一部分を形
成する本発明による電圧増倍器回路の池の実施例は、リ
ング発振器がフリップフロップを具え、そのフリップフ
ロップ出力がインバータを介して第１フリツプフロツプ
入力にフィードバックされ、第２フィードバック入力が
エネーブル信号を受信することを特徴としている。フリ
ップフロップがリング発振器に含まれているから、この
リング発振器は完全に最後のクロックパルスの後でスイ
ッチオフすることができる。
成する本発明による電圧増倍器回路の池の実施例は、リ
ング発振器がフリップフロップを具え、そのフリップフ
ロップ出力がインバータを介して第１フリツプフロツプ
入力にフィードバックされ、第２フィードバック入力が
エネーブル信号を受信することを特徴としている。フリ
ップフロップがリング発振器に含まれているから、この
リング発振器は完全に最後のクロックパルスの後でスイ
ッチオフすることができる。
図面を参照して本発明の詳細な説明する。
通常の電圧増倍器回路
第１図は負出力電圧を発生するタイプの通常の電圧増倍
器回路を示している。電源端子ＶＳＳと出力Ｖ、の間に
整流器素子Ｄ Ｉ＋ ０２＋ ・・・、Ｄ。の直列接続
が配列されている。出力ｖ５と電源端子Ｖ。Ｉ］との間
にはバッファキャパシタンスＣ６が接続されている。各
接合点Ｋｌ＋ Ｋ２＋ ・・・＋Ｋｈ−ｌ は関連ブー
スターキャパシタンスＣ，，Ｃ２，・・・＋Ｃ１１−１
を介して相補クロック信号を伝えるクロックラインＱと
Ｑに交互に接続されている。クロック信号ＱとＱが周期
的であるから、偶数インデクスを有する整流器素子Ｄ２
． Ｄ４． ・・・と奇数インデクスを有する整流器素
子り、、 Ｄ３． ・・・はそれぞれ周期的にブロッ
クされるか導通になるか、あるいは周期的に導通になる
かブロックされるかであろう。電荷は１つのブースター
キャパシタンスから低いインデクスを有する次のブース
ターキャパシタンスに導通素子を介してポンプされる。
器回路を示している。電源端子ＶＳＳと出力Ｖ、の間に
整流器素子Ｄ Ｉ＋ ０２＋ ・・・、Ｄ。の直列接続
が配列されている。出力ｖ５と電源端子Ｖ。Ｉ］との間
にはバッファキャパシタンスＣ６が接続されている。各
接合点Ｋｌ＋ Ｋ２＋ ・・・＋Ｋｈ−ｌ は関連ブー
スターキャパシタンスＣ，，Ｃ２，・・・＋Ｃ１１−１
を介して相補クロック信号を伝えるクロックラインＱと
Ｑに交互に接続されている。クロック信号ＱとＱが周期
的であるから、偶数インデクスを有する整流器素子Ｄ２
． Ｄ４． ・・・と奇数インデクスを有する整流器素
子り、、 Ｄ３． ・・・はそれぞれ周期的にブロッ
クされるか導通になるか、あるいは周期的に導通になる
かブロックされるかであろう。電荷は１つのブースター
キャパシタンスから低いインデクスを有する次のブース
ターキャパシタンスに導通素子を介してポンプされる。
このように電荷はハ゛ツファキャパシタンスＣＥＦから
階段的にフェッチされ、そして最終的にＶｓｓ端子に流
出される。
階段的にフェッチされ、そして最終的にＶｓｓ端子に流
出される。
通常の整流器素子
第２ａ図と第２ｂ図は第１図に示されたような電圧増倍
器回路の通常の整流器素子を示している。
器回路の通常の整流器素子を示している。
第２ａ図に示された素子はダイオードとして接続された
ＰＭＯ３トランジスタであり、その基板接続Ｓ口は基板
への電荷注入を避けるために正電源端子ＶＯＯに接続さ
れている。示された素子のアノード側Ａにおいて、この
素子が第１図に示された直列接続で出力ＶＥＲにもっと
近く位置している高い負電圧が存在しよう。そのような
素子の高い基板・ソース電圧のために、素子が導通にな
るしきい値電圧もまた高い。これは基板・ソース電圧が
増大するにつれてしきい値電圧が増大するからである。
ＰＭＯ３トランジスタであり、その基板接続Ｓ口は基板
への電荷注入を避けるために正電源端子ＶＯＯに接続さ
れている。示された素子のアノード側Ａにおいて、この
素子が第１図に示された直列接続で出力ＶＥＲにもっと
近く位置している高い負電圧が存在しよう。そのような
素子の高い基板・ソース電圧のために、素子が導通にな
るしきい値電圧もまた高い。これは基板・ソース電圧が
増大するにつれてしきい値電圧が増大するからである。
所与の基板・ソース電圧が到達される場合、整流器素子
のしきい値電圧は非常に高くなり、従ってクロックライ
ンＱとＱの電圧スイングはトランジスタのしきい値電圧
以上に順方向の素子り。にわたる電圧差を上昇するのに
最早や十分ではない。
のしきい値電圧は非常に高くなり、従ってクロックライ
ンＱとＱの電圧スイングはトランジスタのしきい値電圧
以上に順方向の素子り。にわたる電圧差を上昇するのに
最早や十分ではない。
第２ｂ図および第２Ｃ図に示された素子はＮＭＯＳトラ
ンジスタであり、これはダイオードとして接続され、か
つＰウェルで実現されている。ウェルへの電荷注入を妨
げるためにウェル接続ＷはアノードＡに接続されている
。もしカソードにの側の電圧がアノード側の電圧より低
いなら、寄生バイポーラトランジスタＰＢは導通状態に
設定される。
ンジスタであり、これはダイオードとして接続され、か
つＰウェルで実現されている。ウェルへの電荷注入を妨
げるためにウェル接続ＷはアノードＡに接続されている
。もしカソードにの側の電圧がアノード側の電圧より低
いなら、寄生バイポーラトランジスタＰＢは導通状態に
設定される。
本発明による整流器素子の回路形態
第３図は本発明による整流器素子の回路図を示している
。本発明は、もしカソード端子にの電圧がウェルの電圧
以下に降下せず、それ故アノード端子Ａの電圧以下に降
下せず、従って寄生トランジスタＰａが導通になるなら
ば、第２ｂ図および第２Ｃ図に示された素子が第１図に
示された電圧増倍器回路の整流器素子として適している
という事実の認識に基づいている。もし本発明によるウ
ェル接続が最低電圧を伝えるＮＭＯ３）ランジスタの主
電極に常にスイッチオンされるなら、第２Ｃ図を参照し
て記述されたこの問題は解決される。これは第３図に示
されている。トランジスタにおいて、片側の主電極のＮ
拡散と他の側のＰウェルとの間のダイオードは、カソー
ドにとアノードＡの電圧に依存してカソード端子にある
いはアノード端子Ａのいずれかに接続され、従ってダイ
オードは常にブロックされる。
。本発明は、もしカソード端子にの電圧がウェルの電圧
以下に降下せず、それ故アノード端子Ａの電圧以下に降
下せず、従って寄生トランジスタＰａが導通になるなら
ば、第２ｂ図および第２Ｃ図に示された素子が第１図に
示された電圧増倍器回路の整流器素子として適している
という事実の認識に基づいている。もし本発明によるウ
ェル接続が最低電圧を伝えるＮＭＯ３）ランジスタの主
電極に常にスイッチオンされるなら、第２Ｃ図を参照し
て記述されたこの問題は解決される。これは第３図に示
されている。トランジスタにおいて、片側の主電極のＮ
拡散と他の側のＰウェルとの間のダイオードは、カソー
ドにとアノードＡの電圧に依存してカソード端子にある
いはアノード端子Ａのいずれかに接続され、従ってダイ
オードは常にブロックされる。
整流器素子の第１の実施例
第４図は本発明による電圧増倍器回路の整流器素子の第
１の実施例を示している。ダイオードとして接続されて
いる第１ ＮＭＯ３）ランジスタＮ１のＰウェル端子Ｗ
は第２トランジスタＮ２にわたってトランジスタＮ、の
カソードＫに、そして第３トランジスタＮ３にわたって
トランジスタＮ、のアノードＡに結合されている。トラ
ンジスタＮ２の制御電極と、トランジスタＮ１のアノー
ドＡおよびカソードにへのトランジスタＮ３の制御電極
との結合は、ＰウェルがトランジスタＮ、の主電極の１
つで起こる最低電圧に常に接続されることを保証してい
るが、しかしトランジスタＮ１にわたる電圧がトランジ
スタＮ２とＮ３のしきい値電圧より低い場合は除外され
ている。この場合、ＰウェルはアノードＡならびにカソ
ードＫから離されている。しかし、ＰウェルはＰウェル
と基板との間の接合キャパシタンスでその電圧を維持し
ている。第２Ｃ図に示されているような寄生バイポーラ
トランジスタＰＢが接合キャパシタンスの電圧による駆
動のために導通となることを防ぐために、トランジスタ
Ｎ、のソース（接合Ｋ）の電圧はドレイン（接合Ａ）の
電圧の前に変化しなければならない。これは第５図と第
６図を参照して今後詳細に説明されよう。
１の実施例を示している。ダイオードとして接続されて
いる第１ ＮＭＯ３）ランジスタＮ１のＰウェル端子Ｗ
は第２トランジスタＮ２にわたってトランジスタＮ、の
カソードＫに、そして第３トランジスタＮ３にわたって
トランジスタＮ、のアノードＡに結合されている。トラ
ンジスタＮ２の制御電極と、トランジスタＮ１のアノー
ドＡおよびカソードにへのトランジスタＮ３の制御電極
との結合は、ＰウェルがトランジスタＮ、の主電極の１
つで起こる最低電圧に常に接続されることを保証してい
るが、しかしトランジスタＮ１にわたる電圧がトランジ
スタＮ２とＮ３のしきい値電圧より低い場合は除外され
ている。この場合、ＰウェルはアノードＡならびにカソ
ードＫから離されている。しかし、ＰウェルはＰウェル
と基板との間の接合キャパシタンスでその電圧を維持し
ている。第２Ｃ図に示されているような寄生バイポーラ
トランジスタＰＢが接合キャパシタンスの電圧による駆
動のために導通となることを防ぐために、トランジスタ
Ｎ、のソース（接合Ｋ）の電圧はドレイン（接合Ａ）の
電圧の前に変化しなければならない。これは第５図と第
６図を参照して今後詳細に説明されよう。
電圧増倍器回路の第１の実施例
第５図は本発明による電圧増倍器回路の第１の実施例を
示している。この電圧増倍器回路は負出力電圧ｖ１．Ｅ
を発生する。第４図を参照して説明されたタイプの整流
器素子の直列接続ＲＩ＋ Ｒ２４・・・。
示している。この電圧増倍器回路は負出力電圧ｖ１．Ｅ
を発生する。第４図を参照して説明されたタイプの整流
器素子の直列接続ＲＩ＋ Ｒ２４・・・。
ＲｎハバッファキャパシタンスＣＥＥを介してアノード
側で電源端子Ｖ、。に接続されている。２つの素子間の
各接合はブースターキャパシタンスを介して２つのイン
バータ１２＋ ［３＋ ・・・＋ １．間の接合点に
接続されている。インバータの直列接続はこれまたフリ
ップフロップＦＦを含んでいるリング発振器ＲＴの一部
分を形成している。連続するブースターキャパシタンス
ＣＩ＋ Ｃ２＋ ・・・＋Ｃｈ−１は第１図を参照し
て既に説明されているように反対位相でクロック信号を
受信している。さらに、連続するブースターキャパシタ
ンスに印加されたクロック信号はｌインバータ遅延に等
しい時間間隔によりお互いに対して遅延されている。こ
のインバータ遅延は素子（例えばＲ２）中の第１トラン
ジスタのソース（例えば接合点Ｖ２）上の電圧が上記の
第１トランジスタのドレイン（例えば接合点Ｖ３）上の
電圧より前に変化することを保証している。既に述べた
ように、これはブロックされた整流器素子で寄生バイポ
ーラトランジスタが導通となり、このようにして上記の
整流器素子で電位が立ち上がることを妨げるのに役立っ
ている。リング発振器がエネーブル信号ＥＶＭによりス
イッチオフされる場合に、最後のクロックパルスがなお
十分通過し、発振器のより良く規定された状態となるこ
とを保証するためにフリップフロップＦＦはリング発振
器ＲＴに含まれている。
側で電源端子Ｖ、。に接続されている。２つの素子間の
各接合はブースターキャパシタンスを介して２つのイン
バータ１２＋ ［３＋ ・・・＋ １．間の接合点に
接続されている。インバータの直列接続はこれまたフリ
ップフロップＦＦを含んでいるリング発振器ＲＴの一部
分を形成している。連続するブースターキャパシタンス
ＣＩ＋ Ｃ２＋ ・・・＋Ｃｈ−１は第１図を参照し
て既に説明されているように反対位相でクロック信号を
受信している。さらに、連続するブースターキャパシタ
ンスに印加されたクロック信号はｌインバータ遅延に等
しい時間間隔によりお互いに対して遅延されている。こ
のインバータ遅延は素子（例えばＲ２）中の第１トラン
ジスタのソース（例えば接合点Ｖ２）上の電圧が上記の
第１トランジスタのドレイン（例えば接合点Ｖ３）上の
電圧より前に変化することを保証している。既に述べた
ように、これはブロックされた整流器素子で寄生バイポ
ーラトランジスタが導通となり、このようにして上記の
整流器素子で電位が立ち上がることを妨げるのに役立っ
ている。リング発振器がエネーブル信号ＥＶＭによりス
イッチオフされる場合に、最後のクロックパルスがなお
十分通過し、発振器のより良く規定された状態となるこ
とを保証するためにフリップフロップＦＦはリング発振
器ＲＴに含まれている。
信号変化
第６ａ図は第５図の参照電圧ｖ１とｖ２および第４図の
参照電圧Ｖｌｌ Ｖ２． ＶＢによって示された電圧の
変化を示している。第６ｂ図は、もし素子中の第１トラ
ンジスタのソース上の信号がそのドレイン上の信号と同
時に変化する場合のこれらの信号の変化を示している。
参照電圧Ｖｌｌ Ｖ２． ＶＢによって示された電圧の
変化を示している。第６ｂ図は、もし素子中の第１トラ
ンジスタのソース上の信号がそのドレイン上の信号と同
時に変化する場合のこれらの信号の変化を示している。
信号ｖ１は第４図のトランジスタＮ１のソース上の信号
であり、ｖ２はトランジスタＮ１のドレイン上の信号で
ある。信号ｖ２はｖｌより低い平均値を有している。と
言うのは、種々の段のキャパシクンス自、Ｃ２，・・・
、 Ｃｈにわたって高い負電圧を有するバッファキャパ
シタンスＣ−からＶｓｓに段階的に電荷が流出されるか
らである。
であり、ｖ２はトランジスタＮ１のドレイン上の信号で
ある。信号ｖ２はｖｌより低い平均値を有している。と
言うのは、種々の段のキャパシクンス自、Ｃ２，・・・
、 Ｃｈにわたって高い負電圧を有するバッファキャパ
シタンスＣ−からＶｓｓに段階的に電荷が流出されるか
らである。
第４図のトランジスタＮ２は制御電圧Ｖ２ Ｖｌを受
信し、トランジスタＮ３は制御電圧Ｖ、−Ｖ２を受信す
る。
信し、トランジスタＮ３は制御電圧Ｖ、−Ｖ２を受信す
る。
これら制御電圧はまた第６ａ図および第６ｂ図に示され
ている。制御電圧がしきい値電圧Ｖ、を越える場合、関
連するトランジスタは導通となる。
ている。制御電圧がしきい値電圧Ｖ、を越える場合、関
連するトランジスタは導通となる。
Ｐウェルの電圧Ｖａの変化はこのように簡単に例示でき
る。上記の双方の制御電圧がしきい値電圧Ｖ□以下に降
下するならば、ウェルはトランジスタＮ１の主電極から
離される。しかし、このウェルはその接合キャパシタン
スに蓄積された電荷のためにその電圧を維持する。信号
Ｖ。は信号ｖ２がｖｌに対して遅延されている第６ａ図
の至るところで電圧ｖ１とｖ２の１つより低いかあるい
は等しく維持されている。明確化のために、実際に一致
したラインセグメントは図面では僅かばかり離して示さ
れているが、しかしこれは特に意味はない。しかし第６
ｂ図においてＶ、とｖ２がそれらの符号を変えるところ
では、矢印ＸはＶＢがｖｌを越える電圧変化を示し、そ
して矢印ＹはＶＢがｖ２を越える電圧変化を示している
。双方の状態で、前に述べられた寄生バイポーラトラン
ジスタは導通となり、かつ電荷の望ましくない損失が起
こる。
る。上記の双方の制御電圧がしきい値電圧Ｖ□以下に降
下するならば、ウェルはトランジスタＮ１の主電極から
離される。しかし、このウェルはその接合キャパシタン
スに蓄積された電荷のためにその電圧を維持する。信号
Ｖ。は信号ｖ２がｖｌに対して遅延されている第６ａ図
の至るところで電圧ｖ１とｖ２の１つより低いかあるい
は等しく維持されている。明確化のために、実際に一致
したラインセグメントは図面では僅かばかり離して示さ
れているが、しかしこれは特に意味はない。しかし第６
ｂ図においてＶ、とｖ２がそれらの符号を変えるところ
では、矢印ＸはＶＢがｖｌを越える電圧変化を示し、そ
して矢印ＹはＶＢがｖ２を越える電圧変化を示している
。双方の状態で、前に述べられた寄生バイポーラトラン
ジスタは導通となり、かつ電荷の望ましくない損失が起
こる。
整流器素子の好ましい実施例
第７図は本発明による集積電圧増倍器回路の整流器素子
の好ましい実施例を示している。第４図に示された部分
に対応する部分は対応する参照記号によって示されてい
る。整流器トランジスタＮ１と第２トランジスタＮ２は
第４図に示された回路の場合のように、接合点へ〇順電
圧によって最早や制御されない。Ｎ１のドレインとＮ１
の制御電極との間の接続は、スイッチオン・オフでき、
かつダイオードとし２て接続されているゲートトランジ
スタＮ５とそれに逆平行に接続されているゲートトラン
ジスタＮ、を具え、かつ接合点にの電圧によって制御さ
れている電流通路により形成されている。接合点Ａの電
圧ｖ２が増大し、接合点にの電圧ｖ１が減少する場合に
、まず整流器トランジスタＮ、と第２トランジスタＮ２
の制御電極はゲートトランジスタＮ５を介して制御電圧
を受信するであろう。その後でのみパルスの形をした追
加の制御電圧Ｖ。は結合キャパシタンスＣ１を介して既
に存在する制御電圧に加えられよう。トランジスタＮ１
の制御電圧はどんなしきい値損失もトランジスタＮ１に
わたって起こらないように電圧ν２に対する量だけ増大
し、かつ電圧ｖ１は原理上ｖ２に等しくなる。引き続い
て電圧ｖ１が再び増大すると、トランジスタＮ１の制御
電極上の電荷はゲートトランジスタＮ、を介して再び流
出される。そのような素子は次の図を参照して説明され
る電圧増倍器ての使用に適している。
の好ましい実施例を示している。第４図に示された部分
に対応する部分は対応する参照記号によって示されてい
る。整流器トランジスタＮ１と第２トランジスタＮ２は
第４図に示された回路の場合のように、接合点へ〇順電
圧によって最早や制御されない。Ｎ１のドレインとＮ１
の制御電極との間の接続は、スイッチオン・オフでき、
かつダイオードとし２て接続されているゲートトランジ
スタＮ５とそれに逆平行に接続されているゲートトラン
ジスタＮ、を具え、かつ接合点にの電圧によって制御さ
れている電流通路により形成されている。接合点Ａの電
圧ｖ２が増大し、接合点にの電圧ｖ１が減少する場合に
、まず整流器トランジスタＮ、と第２トランジスタＮ２
の制御電極はゲートトランジスタＮ５を介して制御電圧
を受信するであろう。その後でのみパルスの形をした追
加の制御電圧Ｖ。は結合キャパシタンスＣ１を介して既
に存在する制御電圧に加えられよう。トランジスタＮ１
の制御電圧はどんなしきい値損失もトランジスタＮ１に
わたって起こらないように電圧ν２に対する量だけ増大
し、かつ電圧ｖ１は原理上ｖ２に等しくなる。引き続い
て電圧ｖ１が再び増大すると、トランジスタＮ１の制御
電極上の電荷はゲートトランジスタＮ、を介して再び流
出される。そのような素子は次の図を参照して説明され
る電圧増倍器ての使用に適している。
電圧増倍器回路の好ましい実施例
第８図は本発明による電圧増倍器回路の第２の実施例を
示している。第５図に示された部分に対応する部分は対
応する参照記号により示されている。整流器素子ＧＩ＋
Ｇ２＋ ・・・、Ｇｏの直列接続は、第７図に示され
たタイプの整流器素子を具えている。これらの素子ＧＩ
＋ Ｇ２＋ ・・・、職の各々は関連するノアゲートＢ
、、 Ｂ２． ・・・＋ Ｂｌ’ｌに結合された別の
制御入力を具えている。そのようなノアゲートの出力は
第７図を参照して説明されたパルス信号ｖ６を結合キャ
パシタンスＣ１に供給する。その動作は第７図に明示的
に示されている第８図の素子Ｇ１を参照して説明されよ
う。電圧ｖ２が電圧ｖＩを越える場合、トランジスタＮ
、はブロックされる。
示している。第５図に示された部分に対応する部分は対
応する参照記号により示されている。整流器素子ＧＩ＋
Ｇ２＋ ・・・、Ｇｏの直列接続は、第７図に示され
たタイプの整流器素子を具えている。これらの素子ＧＩ
＋ Ｇ２＋ ・・・、職の各々は関連するノアゲートＢ
、、 Ｂ２． ・・・＋ Ｂｌ’ｌに結合された別の
制御入力を具えている。そのようなノアゲートの出力は
第７図を参照して説明されたパルス信号ｖ６を結合キャ
パシタンスＣ１に供給する。その動作は第７図に明示的
に示されている第８図の素子Ｇ１を参照して説明されよ
う。電圧ｖ２が電圧ｖＩを越える場合、トランジスタＮ
、はブロックされる。
ノアゲートＢ１はＶｓｓに等しい出力信号を最初に供給
する。電圧ｖ２が増大すると、トランジスタＮ１の制御
電極はソースフォロアーＮ５を介して高い電圧に上昇さ
れる。引き続いて全順電圧Ｖ２ ＬがトランジスタＮ
、にわたって立ち上げられると、ノアゲートＢ＋は出力
信号をＶＳＳからＶ。口にスイッチし、このようにして
結合キャパシタンスＣｐを介して電圧ｖ２以上にトラン
ジスタＮｌの制御電極の電圧をおさえる。従って、トラ
ンジスタＮ、は最早やしきい値損失を生じない（Ｖｌ＝
Ｖ２）。この充電動作の終わりで、ノアゲートＢｔはＶ
ｔ１ｔｌからＶＳＳに切り替わり、その後で逆の電圧Ｖ
、−Ｖ２はトランジスタＮ１にわたって立ち上げられる
。ノアゲートを介する素子駆動の正しい位相はリング発
振器のインバータｌ−Ｉｎ ｒｏ＋ Ｌ、 ”’＋
Ｉｎ＋２の入力と出力の電圧から導かれる。
する。電圧ｖ２が増大すると、トランジスタＮ１の制御
電極はソースフォロアーＮ５を介して高い電圧に上昇さ
れる。引き続いて全順電圧Ｖ２ ＬがトランジスタＮ
、にわたって立ち上げられると、ノアゲートＢ＋は出力
信号をＶＳＳからＶ。口にスイッチし、このようにして
結合キャパシタンスＣｐを介して電圧ｖ２以上にトラン
ジスタＮｌの制御電極の電圧をおさえる。従って、トラ
ンジスタＮ、は最早やしきい値損失を生じない（Ｖｌ＝
Ｖ２）。この充電動作の終わりで、ノアゲートＢｔはＶ
ｔ１ｔｌからＶＳＳに切り替わり、その後で逆の電圧Ｖ
、−Ｖ２はトランジスタＮ１にわたって立ち上げられる
。ノアゲートを介する素子駆動の正しい位相はリング発
振器のインバータｌ−Ｉｎ ｒｏ＋ Ｌ、 ”’＋
Ｉｎ＋２の入力と出力の電圧から導かれる。
（要約）
この発明は電圧増倍器回路に関連し、これは近傍素子の
ベアーの接合点に接続されているキャパシタンスに交互
に相補クロック信号を印加することにより交互に導通に
される整流器素子の直列接続を具えている。整流器素子
は素子が実現されている基板のウェルがアノード電圧あ
るいはカソード電圧のいずれかを受信するように電界効
果トランジスタによって構成されている。これは素子の
しきい値を増大し、かつ電圧増倍器の出力電圧を制限す
るいわゆるバックゲートバイアス効果の生起を防いでい
る。
ベアーの接合点に接続されているキャパシタンスに交互
に相補クロック信号を印加することにより交互に導通に
される整流器素子の直列接続を具えている。整流器素子
は素子が実現されている基板のウェルがアノード電圧あ
るいはカソード電圧のいずれかを受信するように電界効
果トランジスタによって構成されている。これは素子の
しきい値を増大し、かつ電圧増倍器の出力電圧を制限す
るいわゆるバックゲートバイアス効果の生起を防いでい
る。
第１図は通常の電圧増倍器回路の一例を示し、第２ａ、
ｂ、 ｃ図は第１図に示された電圧増倍器回路の
整流器素子を示し、 第３図は本発明による電圧増倍器回路の整流器素子の回
路図を示し、 第４図は本発明による電圧増倍器回路の整流器素子の第
１の実施例を示し、 第５図は本発明による電圧増倍器回路の第１の実施例を
示し、 第６図は第５図に示された電圧増倍器回路で使用された
第４図に示されたような整流器素子の信号電圧の変化を
示し、 第７図は本発明による電圧増倍器回路の整流器素子の第
２の実施例を示し、 第８図は本発明による電圧増倍器回路の第２の実施例を
示している。
ｂ、 ｃ図は第１図に示された電圧増倍器回路の
整流器素子を示し、 第３図は本発明による電圧増倍器回路の整流器素子の回
路図を示し、 第４図は本発明による電圧増倍器回路の整流器素子の第
１の実施例を示し、 第５図は本発明による電圧増倍器回路の第１の実施例を
示し、 第６図は第５図に示された電圧増倍器回路で使用された
第４図に示されたような整流器素子の信号電圧の変化を
示し、 第７図は本発明による電圧増倍器回路の整流器素子の第
２の実施例を示し、 第８図は本発明による電圧増倍器回路の第２の実施例を
示している。
Claims (1)
- 【特許請求の範囲】 １、整流器素子の直列接続に接続された高電圧出力を具
える集積電圧増倍器回路であって、その各々が第１電界
効果トランジスタと、高電圧出力と電源端子との間に接
続されている電荷蓄積用バッファキャパシタンスを具え
、近傍の素子の各ぺアーの接合点は他の側にクロック信
号が印加されているブースターキャパシタンスの片側に
接続され、従って１つの整流器素子の各側に接続された
２つのブースターキャパシタンスが相互に反対極性のク
ロック信号を受信するものにおいて、 基板上の素子の電界効果トランジスタが基 板の導電率以外の導電率タイプの異なる領域で実現され
、回路の高電圧側に位置している少なくとも整流器素子
が各スイッチング手段を具え、該スイッチング手段が片
側の電界効果トランジスタおよび他の側の領域の内部ダ
イオードであってソースとドレインそれぞれの間のｐ−
ｎ接合によって電界効果トランジスタ中に形成されてい
るものを電界効果トランジスタの導通状態のソースある
いはブロック状態のドレインのいずれかに接続し、従っ
て内部ダイオードがブロックされたままであることを特
徴とする集積電圧増倍器回路。 ２、第１電界効果トランジスタのスイッチング手段が第
１電界効果トランジスタと同じ導電率タイプであり、か
つ第１電界効果トランジスタの領域に結合されている各
領域で実現されている第２および第３電界効果トランジ
スタを具え、第２および第３電界効果トランジスタのソ
ースが第１電界効果トランジスタのソースおよびドレイ
ンにそれぞれ接続され、第２および第３電界効果トラン
ジスタの制御電極が第１電界効果トランジスタのドレイ
ンとソースにそれぞれ結合され、第２および第３電界効
果トランジスタのドレインが相互接続領域に接続されて
いることを特徴とする請求項１記載の集積電圧増倍器回
路。 ３、電圧増倍器回路が相互に位相シフトした各クロック
信号を各ブースターキャパシタンスに印加する多重位相
クロック信号発生器を具え、関連ブースターキャパシタ
ンスを介して第１電界効果トランジスタのソースに印加
されたクロック信号が、次のブースターキャパシタンス
を介して第１電界効果トランジスタのドレインに印加さ
れた相補クロック信号よりも早く変化することを特徴と
する請求項２記載の集積電圧増倍器回路。 ４、多重位相クロック信号発生器が多数のインバータ回
路の直列接続を具え、２つの近傍インバータ回路の各出
力が２つの隣接ブースターキャパシタンスの各電極に接
続されていることを特徴とする請求項３記載の集積電圧
増倍器回路。 ５、直列接続の最後のインバータ回路の出力と入力が、
その整流器素子の他の側が電圧増倍器の出力を形成して
いる最後の整流器素子の片側に接続されているブースタ
ーキャパシタンスの電極、および１つを除いて最後の整
流器素子に接続されている近傍ブースターキャパシタン
スにそれぞれ接続されていることを特徴とする請求項４
記載の集積電圧増倍器回路。 ６、インバータ回路の直列接続がリング発振器の一部分
を形成することを特徴とする請求項４もしくは５記載の
集積電圧増倍器回路。 ７、片側の第１および第２電界効果トランジスタの制御
電極の接続点と他の側の第１電界効果トランジスタのド
レインとの間の素子において、後者の制御電極を充電あ
るいは放電するスイッチ可能な充電路あるいは放電路が
備えられ、後者の電極が充電路あるいは放電路を介して
それぞれ充電あるいは放電してしまった後でそれらの制
御電極で電圧を増大あるいは減少するために結合キャパ
シタンスを介して後者の接続点に接続されている制御手
段が備えられていることを特徴とする請求項２から６の
いずれか１つに記載の集積電圧増倍器回路。 ８、充電通路あるいは放電通路が第４および第５電界効
果トランジスタを具え、双方のトランジスタが第１電界
効果トランジスタと同じ導電率タイプのものであり、か
つ第１電界効果トランジスタの領域に結合されている各
領域で実現されており、第４電界効果トランジスタのド
レインと制御電極が第１電界効果トランジスタのドレイ
ンに接続されており、第４電界効果トランジスタのソー
スが第１および第２電界効果トランジスタの制御電極の
接合点に接続されており、第５電界効果トランジスタの
ドレインが後者の接合点に接続されており、かつ第５電
界効果トランジスタのソースと制御電極が第１電界効果
トランジスタのドレインとソースにそれぞれ接続されて
いることを特徴とする請求項７記載の集積電圧増倍器回
路。 ９、制御手段が論理ゲートを具え、そのゲート出力が結
合キャパシタンスに接続され、かつその各ゲート入力が
インバータ回路の間に接続されていることを特徴とする
請求項４もしくは５もしくは６および請求項７もしくは
８のいずれか１つに記載の集積電圧増倍器回路。 １０、各要素が各ＰウェルのＮＭＯＳトランジスタによ
って構成され、論理ゲートがノアゲートであり、そのゲ
ート出力が結合キャパシタンスに接続されており、第１
ゲート入力がクロック信号を受信する場合、２つのイン
バータが第１電界効果トランジスタのソースより早く遅
延し、第２ゲート入力がクロック信号を受信する場合、
２つのインバータが第１電界効果トランジスタのソース
より後で遅延することを特徴とする請求項９記載の集積
電圧増倍器回路。 １１、各要素が各ＮウェルのＰＭＯＳトランジスタによ
って構成され、論理ゲートがナンドゲートであり、その
ゲート出力が結合キャパシタンスに接続されており、第
１ゲート入力がクロック信号を受信する場合、２つのイ
ンバータが第１電界効果トランジスタのソースの前に遅
延し、第２ゲート入力がクロック信号を受信する場合、
２つのインバータが第１電界効果トランジスタのソース
より後で遅延することを特徴とする請求項９記載の集積
電圧増倍器回路。 １２、リング発振器がフリップフロップを具え、そのフ
リップフロップ出力がインバータを介して第１フリップ
フロップ入力にフィードバックされ、第２フィードバッ
ク入力がエネーブル信号を受信することを特徴とする請
求項６記載の集積電圧増倍器回路。 １３、電気的プログラム可能なメモリおよび消去可能な
メモリと結合されている請求項１から１２のいずれか１
つに記載の集積電圧増倍器回路。 １４、請求項１もしくは２もしくは７もしくは８のいず
れか１つに記載の電圧増倍器回路の使用に適している整
流器素子。 １５、請求項１２記載の電圧増倍器回路の使用に適して
いるリング発振器。
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