JPH10320990A - 高電圧発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 基板バイアス効果を防ぎ、回路のオペレーシ
ョン方法を変更することなく、必要な正負の高電圧を得
ることが可能な高電圧発生回路を提供する。 【解決手段】図示しない制御回路に接続された正電圧チ
ャージポンプ回路１と、正電圧チャージポンプ回路１か
ら出力される電圧を電源とするリングオシレータ２と、
リングオシレータ２の発振信号を電極の一端で受ける容
量素子３と、容量素子３の電極の他端に接続された整流
用素子４と、正電圧チャージポンプ１の出力と整流素子
４を経た出力とを切り替えて出力する切替え回路５とが
順次接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ、フ
ラッシュＥＥＰＲＯＭなどの電気的に書込み消去可能な
不揮発性半導体記憶装置などに配される電圧発生回路と
して、又は基板バイアス発生装置として利用するのに適
する電圧発生回路に関するものである。

【０００２】

【従来の技術】ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ
などの電気的に書込み消去可能な不揮発性半導体記憶装
置は、そのメモリセルのフローティングゲートから電子
を引き抜く（消去する）ときに、信頼性を高めるため
に、ゲート電極に負の電圧を与え、ソースあるいはドレ
インの拡散層に正の電圧を与え、フローティングゲート
から拡散層へ電子を引き抜いている。

【０００３】メモリセルの消去時に必要なコントロール
ゲート／フローティングゲート／拡散層間の電位差は、
フローティングゲートと拡散層とのオーバーラップ量や
酸化膜厚によって異なるが、１２〜１８Ｖが必要であ
る。通常、拡散層に５Ｖ前後の正の電圧、コントロール
ゲートに−１０〜−１５Ｖ程度の負の電圧を印加するこ
とでメモリセルの消去を実現している。拡散層に与える
電圧が低い理由として、拡散層とウェルとの耐圧が低い
こと、バンド間トンネリング現象による信頼性の低下を
防止することが挙げられる。

【０００４】メモリセルの書込み消去時に必要となる、
電源電圧以上の高電圧を発生させるために、チャージポ
ンプ回路（昇圧回路）が使われている。特に、負の電圧
を発生させるチャージポンプ回路では、図１に示すよう
に、複数のＰチャネルＭＯＳ（以下、ＰＭＯＳという）
トランジスタ２１を直列に接続するとともに、各ＰＭＯ
Ｓトランジスタ２１のゲートをそのＰＭＯＳトランジス
タ２１のソースに接続し、一端のＰＭＯＳトランジスタ
２１のソースには、低電圧Ｖｓｓ（ＧＮＤ）を供給し、
各ＰＭＯＳトランジスタ２１のソースには容量２２の一
端を接続し、各容量２２の他端には、相補的なクロック
信号φ１、φ２が、各隣り合う容量に交互に供給される
構成とし、ＰＭＯＳトランジスタ２１列の最終ドレイン
端から負の高電圧−Ｖｐｐを得る構成になっている。

【０００５】このようなＰＭＯＳトランジスタを用いた
チャージポンプ回路では、電圧を次段へ転送する際に、
しきい値電圧分の昇圧ロスが発生する。このロスを少な
くするためには、低いしきい値電圧のＰＭＯＳトランジ
スタを新規に用意する必要がある。ところが、ハーフミ
クロン世代以降のＭＯＳトランジスタでは、ウェル濃度
が濃くなってきており、チャージポンプ回路のようにソ
ース電圧が上昇し、相対的に基板バイアスがかかったよ
うな使い方になる回路においては、基板バイアス効果に
よるしきい値の上昇に基づく昇圧ロスが、段を重ねるほ
ど大きくなり、出力電圧をメモリセルの書込みや消去に
必要な電圧まで上昇させることができなくなってしま
う。また、同時に、ソース／ドレイン拡散層とウェルと
の接合耐圧も低くなるため、メモリセルの書込みや消去
に必要な電圧まで耐圧がもたない。これらの２つの問題
は、デバイスが小さくなっても消去に必要な電界は変わ
らないので、必要とされる電圧もさほど下げることがで
きず、大きな問題である。

【０００６】この基板バイアス効果による昇圧ロスを解
決する方法として、いくつかの方法が提案されている。
一つの方法として、ゲートに印加する電圧を通常のＶｃ
ｃよりも高い電圧を加え、その昇圧ロスを防ぐものがあ
る（特開平５−２８７８５）。この方法では、基板バイ
アス効果による昇圧ロスを防ぐことはできるが、ゲート
に印加する電圧を発生するために、本来のチャージポン
プ回路とは別のポンプ回路を持つ必要があり、チップ面
積の増大をもたらす。

【０００７】また、上記従来技術と同様に、ゲートに印
加するバイアスを大きくすることで基板バイアス効果を
受けることなく昇圧する別の方法が提案されている（特
開平３−８６０６５）。この方法は、昇圧用ＭＯＳトラ
ンジスタのソースとゲート部分とを容量を介して接続
し、基準クロック電位にプラスして後段の電位を与える
ことで、基板バイアス効果を防ぐような構成になってい
る。しかし、この方法においても、ゲートバイアス昇圧
用の容量を各段に設ける必要があることや、クロック信
号とゲート部分との電位を切り離すためのトランジスタ
を各段に設ける必要がある等、チップの面積増大が避け
られない。

【０００８】また、この昇圧ロスを解決する別の方法と
して、チャージポンプ回路に用いる素子として、ＭＯＳ
トランジスタではなく、ＰＮダイオードを用いるものが
提案されている。しかし、このチャージポンプ回路には
縦方向の寄生ｎｐｎバイポーラトランジスタが存在して
おり、これを正の電圧の昇圧に用いる場合、ＰＮダイオ
ードは基板バイアス効果を受けないので問題なく昇圧で
きるが、負の電圧の昇圧に用いる場合、その寄生バイポ
ーラトランジスタをオンさせるような電圧関係で使うこ
とになり、整流作用が損なわれてしまうという問題があ
るので、負の電圧の昇圧には適さない。また、ウェルに
ソース電圧と同じバイアスを加えて基板バイアス効果を
相殺する方法もあるが、負の電圧の昇圧においては、Ｐ
Ｎダイオード型チャージポンプ回路と同じく、寄生ｎｐ
ｎバイポーラトランジスタが作動してしまい、整流動作
が行えなくなるのでこれも負の電圧の昇圧には適さな
い。

【０００９】ところで、従来の半導体記憶装置には、一
般的には必要とされる電圧１条件に対して１個のチャー
ジポンプ回路が設計搭載されている。ところが、フラッ
シュメモリでは、フラッシュメモリの書込み消去時にコ
ントロールゲートに印加する電圧に、書込み時に正の高
電圧、消去時に負の高電圧が必要であるため、１つのコ
ントロールゲートに対して、２種類のチャージポンプ回
路が配されている。チャージポンプ回路は、図１、３に
示すように、ポンプアップ用の容量素子が各段に必要で
あり、容量素子は大きな面積を要するので、２種類のチ
ャージポンプ回路を設けることは、チップ面積の増大に
大きな影響を与える。

【００１０】

【発明が解決しようとする課題】上記のような問題を解
決するために、本発明の第一の目的は、基板バイアス効
果による昇圧ロスを受けることなく昇圧でき、また、回
路のオペレーション方法を変更することなく、必要な負
の電圧を得ることが可能な高電圧発生回路を提供するこ
とである。

【００１１】本発明の第二の目的は、フラッシュメモリ
の書込み消去時に用いる正負２種類の高電圧を１種類の
チャージポンプ回路による高電圧で実現することによ
り、チップ面積の増大を防ぐことである。

【００１２】

【課題を解決するための手段】本発明は、チャージポン
プ回路を備えて正の高電圧を発生させる昇圧回路と、そ
の昇圧回路から出力される電圧を電源とするリングオシ
レータを備えた発振回路と、その発振回路の発振信号を
電極の一端で受ける容量素子と、その容量素子の電極の
他端に接続され、負の電圧を発生させる整流素子とを備
え、前記容量素子の前記他端を出力端として負の高電圧
を出力する高電圧発生回路である。

【００１３】正の高電圧を負の高電圧に変換する構成を
用いることで、ＰＭＯＳトランジスタを配したチャージ
ポンプ回路を用いて負の高電圧を直接発生する方法にお
ける基板バイアス効果による昇圧ロスと耐圧の問題を避
けて、負の高電圧を発生することができる。

【００１４】

【発明の実施の形態】高電圧発生回路の昇圧回路とし
て、Ｐ型シリコン基板内のＮ型ウェル内に形成されたＰ
型ウェル内に形成されたＮチャネルＭＯＳトランジスタ
（以下ＮＭＯＳという）を昇圧用素子として備え、その
ＮＭＯＳトランジスタのソース電極と、そのトランジス
タに形成されているＰ型ウェルとが、同電圧になるよう
に接続されているチャージポンプ回路、又は、Ｐ型シリ
コン基板内のＮ型ウェル内に形成されたＰ型ウェルと、
そのＰ型ウェルに形成されたＮ型拡散層とのＰＮ接合に
よって形成されるＰＮダイオードを昇圧用素子として備
えたチャージポンプ回路を用いるのが好ましい。これに
より、高電圧をより耐性の高いウェル／ウェル間で受け
ることができ、また基板バイアス効果を受けずに負の高
電圧を発生することができる。

【００１５】高電圧発生回路の整流素子として、Ｎ型ウ
ェルとそのＮ型ウェル内に形成されたＰ型ウェルとのＰ
Ｎ接合によって形成されるＰＮダイオード、または、Ｐ
型ウェルと、そのＰ型ウェル内に形成されたＮ型ウェル
とのＰＮ接合によって形成されるＰＮダイオードを用い
るのが好ましい。これにより、発生した高電圧をより耐
性の高いウェル／ウェル間で受けるので、より高い電圧
を扱うことができる。高電圧発生回路の負の高電圧の出
力と、その昇圧回路の正の高電圧の出力とを選択する切
替え回路を備えることで、正負の高電圧を得るための高
電圧発生回路は２種類を必要とせず、１種類ですむの
で、チップ面積の縮小が図れる。

【００１６】

【実施例】図２に本発明の一実施例の負の高電圧発生回
路のブロック図を示す。図示しない制御回路に接続され
た正電圧チャージポンプ回路１と、正電圧チャージポン
プ回路１から出力される電圧を電源とするリングオシレ
ータ２と、リングオシレータ２の発振信号を電極の一端
で受ける容量素子３と、容量素子３の電極の他端に接続
され、負の電圧に変換する整流素子４とが順次接続され
ている。

【００１７】メモリセル消去の信号が制御回路に送られ
ると、制御回路からの信号で、正電圧チャージポンプ回
路１中のクロック回路が起動し、その発振信号をクロッ
ク周波として正電圧チャージポンプ回路１に印加され、
正電圧チャージポンプ回路１ではクロック周波に応じて
一段ごとに電源が汲み上げられて所定の電圧まで上昇す
る。この電圧がリングオシレータ２の電源として印加さ
れることによって、リングオシレータ２が発振を始め
る。このときリングオシレータ２の出力電源は、正の基
準電圧Ｖｓｓと正の高電圧Ｖｐｐ（正確にはリングオシ
レータ２中のインバータのしきい値電圧分低い）との間
で発振している。この発振電圧を容量素子３の一端に接
続しその容量素子３の他端からも発振電圧に相当する電
圧を出力させ、この端子側に整流素子４を付加すること
で負の高電圧を出力する。このとき負の高電圧は発振波
形になっており、実効的な電圧印加時間が減ることにな
るが、フラッシュメモリでは、通常１００ミリ秒から数
秒という長い時間での消去が行なわれているので、実用
上、問題にならない。

【００１８】次に、同実施例における各回路１〜４につ
いて具体例を挙げて説明する。図３に正電圧チャージポ
ンプ回路１の一例を示す。Ｐ型シリコン基板内のＮ型ウ
ェル内に形成されたＰ型ウェル内に形成された、複数の
ＮＭＯＳトランジスタ４１が直列に接続されているとと
もに、各ＮＭＯＳトランジスタ４１のゲート及びソース
がそれぞれＮＭＯＳトランジスタ４１が形成されている
Ｐ型ウェルに接続されている。各ＮＭＯＳトランジスタ
４１のソースには容量４２の一端が接続され、各容量４
２の他端には、相補的に入力されるクロック信号φ１、
φ２が、各隣り合う容量に交互に供給される構成となっ
ている。入力端となる一端のＮＭＯＳトランジスタ４１
のソースには、電源電圧Ｖｃｃが供給され、ＮＭＯＳト
ランジスタ４１列の最終ドレイン端から正の高電圧Ｖｐ
ｐを得る構成になっている。

【００１９】入力側の一端のＮＭＯＳトランジスタ４１
のソースに、電源電圧Ｖｃｃが供給され、ソースとゲー
トとが同電圧になるのでチャネルが導通状態になり、ソ
ースからドレインが同電圧になる。クロック信号φ１が
ローからハイに切り換わったとき、その入力段のＮＭＯ
Ｓトランジスタ４１ではドレイン電圧が容量４２により
押し上げられ、ドレインでのＰＮ接合が逆バイアス状態
となってそのＮＭＯＳトランジスタ４１がオフとなる。
入力段のＮＭＯＳトランジスタ４１の押し上げられたド
レイン電圧は次段のＮＭＯＳトランジスタ４１のソース
電圧となる。そして、相補的に入力されるクロック信号
φ１、φ２がポンプアップ用の容量４２に加わること
で、各ＮＭＯＳトランジスタ４１のソース側の電圧がク
ロック信号φ１、φ２に応じて上昇していく。段を重ね
るごとに電圧は上昇し、ＮＭＯＳトランジスタ４１列の
最終ドレイン端から正の高電圧Ｖｐｐを得る。

【００２０】各ＮＭＯＳトランジスタ４１のソースとゲ
ートとがそのＮＭＯＳトランジスタ４１のＰ型ウェルと
同電圧になるように設定されているため、基板バイアス
効果が生じない。ドレイン電圧は、ソース電圧に比べ、
ＮＭＯＳトランジスタ４１のしきい値電圧に相当する電
圧の低下を生じるが、このしきい値電圧は、しきい値電
圧上昇の原因である基板バイアス効果が防止されている
ので、ソース電圧が上昇していく後の段においても一定
である。ＭＯＳトランジスタのしきい値は、０．５Ｖ前
後の低い値であるため、昇圧ロスは非常に少ない。さら
にこのしきい値電圧は、その製造時のチャネルドープ工
程で比較的簡単に制御することができ、この値を０Ｖに
近づけることも可能である。ただし、０Ｖ以下（完全デ
プレッション化）にすると常時導通状態になるため、整
流作用を保つことができなくなる。

【００２１】もう一つの正の電圧を発生させるチャージ
ポンプ回路として、ＰＮ接合を使ったダイオードを用い
たチャージポンプ回路がある。ＰＮ接合では、その接合
間で約０．６８Ｖの伝達ロスが発生するが、構造的に基
板バイアス効果の影響を受けないため、より高い電圧ま
で昇圧することが可能である。また、ＰＮ接合の製造
は、Ｐ型ウェルに対するＮ型拡散層がそのまま使えるた
め、専用の製造プロセス設計をする必要もない。また、
チャージポンプ回路では、ポンプアップ用の容量が不可
欠であるが、図３に示したようなＭＯＳデバイスの酸化
膜を利用してもよいし、ポリシリコンやメタルなどの配
線材料間の構造を使った容量を用いてもよい。また、デ
ータ消去時間の速さを問わない場合は接合容量を使うこ
とも可能である。

【００２２】図４は、同実施例における、リングオシレ
ータ、容量素子及び整流素子からなる部分であり、チャ
ージポンプ回路で作り出した正の高電圧Ｖｐｐを負の高
電圧−Ｖｐｐに変換する負の電圧発生部の回路図であ
る。リングオシレータ３５は、チャージポンプ回路で作
り出された高電圧Ｖｐｐを基準電圧Ｖｓｓとの間で発振
させるためのものである。リングオシレータ３５ではＰ
ＭＯＳトランジスタ３５ａとＮＭＯＳトランジスタ３５
ｂを直列につないでインバータを構成したものを一段と
して、奇数段つなぐことで発振回路が構成されている。
リングオシレータ３５の出力側の端子には容量３１の一
端３１ａが接続され、容量３１の他端３１ｂにはダイオ
ード３３が接地端子Ｖｓｓに対して接続されている。

【００２３】リングオシレータ３５は、発振電圧を作り
出すだけであるので、用いる各ＭＯＳトランジスタのゲ
ート幅を長くする必要はなく、また、段数についても安
定した発振が達成できればよく、実施例では、５段でそ
の目的を達成できた。むろん３段であっても発振が安定
していれば問題はなく、また、回路面積的に有利であ
る。また、適当な抵抗値が得られるならば、ＰＭＯＳト
ランジスタ３５ａの代わりに、たとえば、ウェル抵抗や
ポリシリコン抵抗などの抵抗素子を用いてもよい。

【００２４】図４の回路動作を説明すると、リングオシ
レータ３５はチャージポンプ回路からの電圧Ｖｐｐが印
加されると自励的に発振を始める。リングオシレータ３
５から発振された発振電圧は、容量３１の一端３１ａに
送られる。そして、容量３１の他端３１ｂからは、発振
電圧に応じた電圧が発生する。容量３１とダイオード３
３により、容量３１の他端３１ｂの電圧が基準値Ｖｓｓ
よりも高くなろうとすると、ダイオード３３を介して接
地電極と同電圧Ｖｓｓになり、容量３１の一端３１ａの
電圧がＶｐｐからＶｓｓへと下がると、容量３１が電荷
量を保存するために、容量３１の他端３１ｂの電圧は負
の電圧（約−Ｖｐｐ）に下がる。このとき、ダイオード
３３には逆方向のバイアスが印加されることになり、Ｖ
ｓｓ以下に下がった他端３１ｂの電圧が変化することは
ない。次に、容量３１の一端３１ａ側の電圧が再びＶｐ
ｐまで上昇すると、容量３１が電荷量を保存するため
に、容量３１の３１ｂの電圧は負の電圧から０Ｖまで電
圧が上昇する。以降、この繰り返しによって容量３１の
出力端である一端３１ｂから、基準電圧Ｖｓｓと負の電
圧約−（Ｖｐｐ−しきい値電圧）の発振電圧が得られ
る。図５にこのときに得られる波形図の一例を示す。ダ
イオード３３には高電圧が印加される。ダイオード３３
をより高い電圧で使用するために、図６に示すようなト
リプルウェル構造を使い、整流素子の高い電圧がかかる
部分をウェル３３ｐ／ウェル３３ｎ間とするのが好まし
い。このような構造をとることにより、ハーフミクロン
世代以降の低電圧デバイスにおいても高い電圧を扱うこ
とができる。

【００２５】図７は、整流素子の他の例を示す。容量３
１の他端３１ｂの配線にＰＭＯＳトランジスタ３４が接
地端子に対して接続されている。動作は図４のダイオー
ド３３と同じである。耐圧が保つレベルであれば、この
ようにＰＭＯＳトランジスタ３４を用いることもでき
る。

【００２６】図８に本発明の他の実施例の電圧発生回路
構成図を示す。図１と同一部分には同一符号を付す。図
示しない制御回路に接続された正電圧チャージポンプ回
路１と、正電圧チャージポンプ回路１から出力される電
圧を電源とするリングオシレータ２と、リングオシレー
タ２の発振信号を電極の一端で受ける容量素子３と、容
量素子３の電極の他端に接続された整流用素子４と、正
電圧チャージポンプ１の出力と整流素子４を経た出力と
を切り替えて出力する切替え回路５とが順次接続されて
いる。

【００２７】メモリセルの消去の信号が制御回路に送ら
れると、制御回路からの信号で、正電圧チャージポンプ
回路１中のクロック回路が起動し、その発振信号に応じ
て、正電圧チャージポンプ回路１内で電圧が所定の電圧
まで上昇する。正の電圧を必要とする場合には、切替え
回路５により、正電圧チャージポンプ回路１内で発生し
た正の高電圧を直接出力する。負の電圧を必要とする場
合には切替え回路５により、整流素子４を介して出力す
る。切り替え回路５には、たとえば、図９に示すような
インバータ回路が用いられる。

【００２８】図８のように、高電圧発生回路に含まれる
正電圧チャージポンプ回路１の正の電圧の出力と、整流
素子４を介しての負の電圧の出力とを切り替えて出力さ
せることができるような切替え回路５を加えることで、
１個のチャージポンプ回路で正負の高電圧を作りだすこ
とができる。従来技術の負の電圧を発生させるチャージ
ポンプ回路に相当する部分が、本発明のリングオシレー
タ２、容量３及び整流素子４に相当するが、リングオシ
レータ２はチャージポンプ回路に比べて非常に小さく、
容量素子３及び整流素子４も各１個ずつで済むため、負
の電圧を発生させるチャージポンプ回路を準備するより
も遥かに少ない面積で済む。

【００２９】

【発明の効果】本発明は、正の高電圧を負の高電圧に変
換する構成を用いることで、負の高電圧を直接発生する
ＰＭＯＳトランジスタを配したチャージポンプ回路の問
題点を避けて負の高電圧を発生することができる。ま
た、チャージポンプ回路に用いる素子に、Ｐ型シリコン
基板内のＮ型ウェル内に形成されたＰ型ウェル内に形成
されたＮＭＯＳトランジスタを用い、また、ＮＭＯＳト
ランジスタのソース電極と、そのトランジスタが形成さ
れているＰ型ウェルとが、同電圧になるように接続され
ているチャージポンプ回路を用いることで、基板バイア
ス効果を受けることなく電圧を昇圧することができると
ともに、高電圧をより耐性の高いウェル／ウェル間で受
けることができるので、電圧マージンの大きな負の電圧
発生回路を提供できる。また、高電圧発生回路に、負の
高電圧の出力と正の高電圧の出力とを選択できる切替え
回路を備えたことで、１個のチャージポンプ回路で正負
の高電圧を作り出すことができる。従来の負の電圧を発
生するチャージポンプ回路に相当する部分が、本発明に
おける電圧発生回路のリングオシレータ、容量素子及び
整流素子に相当するが、リングオシレータはチャージポ
ンプ回路に比べて非常に小さく、また、容量素子及び整
流素子も各１個で済むため、負の電圧を発生するチャー
ジポンプ回路を準備するよりも遥かに少ない面積で済
み、チップ面積の縮小が図れる。

【図面の簡単な説明】

【図１】 従来のＰＭＯＳトランジスタを使ったチャー
ジポンプ回路の一例を示す回路図である。

【図２】 本発明による負の高電圧発生装置の一実施例
を示すブロック図である。

【図３】 同実施例の昇圧回路のＮＭＯＳトランジスタ
を使ったチャージポンプ回路の一例を示す回路図であ
る。

【図４】 同実施例の、リングオシレータ、容量素子及
び整流素子からなる負の高電圧発生部の構成図の一例を
示す回路図である。

【図５】 同実施例の容量前後での電圧波形の一例を示
す図である。

【図６】 同実施例の整流素子に用いるＰＮダイオード
の構造の一例を表す断面図である。

【図７】 同実施例の整流素子の一例を示す回路構成図
である。

【図８】 本発明による高電圧発生装置の他の実施例を
示すブロック図である。

【図９】 同実施例の切替え回路の一例のインバータを
示す回路図である。

【符号の説明】

１ 正電圧チャージポンプ ２、３５ リングオシレータ ３ 容量素子 ４ 整流素子 ５ 切替え回路 ３１、４２ 容量 ３３ ダイオード ４１ ＮＭＯＳトランジスタ φ１、φ２ クロック信号

Claims (5)

【特許請求の範囲】 電圧
1. 【請求項１】 チャージポンプ回路を備えて正の高電圧
   を発生させる昇圧回路と、該昇圧回路から出力される電
   圧を電源とするリングオシレータを備えた発振回路と、
   該発振回路の発振信号を電極の一端で受ける容量素子
   と、該容量素子の電極の他端に接続され、負の電圧を発
   生させる整流素子とを備え、前記容量素子の前記他端を
   出力端として負の高電圧を出力することを特徴とする高
   電圧発生回路。
2. 【請求項２】 前記昇圧回路のチャージポンプ回路は、
   Ｐ型シリコン基板内のＮ型ウェル内に形成されたＰ型ウ
   ェル内に形成されたＮチャネルＭＯＳトランジスタを昇
   圧用素子として備え、前記ＮチャネルＭＯＳトランジス
   タのソース電極と、そのトランジスタが形成されている
   Ｐ型ウェルとが、同電圧になるように接続されている請
   求項１記載の高電圧発生回路。
3. 【請求項３】 前記昇圧回路のチャージポンプ回路は、
   Ｐ型シリコン基板内のＮ型ウェル内に形成されたＰ型ウ
   ェルと、そのＰ型ウェルに形成されたＮ型拡散層とのＰ
   Ｎ接合によって形成されるＰＮダイオードを昇圧用素子
   として備えた請求項１記載の高電圧発生回路。
4. 【請求項４】 前記整流素子はＮ型ウェルとそのＮ型ウ
   ェル内に形成されたＰ型ウェルとのＰＮ接合によって形
   成されるＰＮダイオード、または、Ｐ型ウェルと、その
   Ｐ型ウェル内に形成されたＮ型ウェルとのＰＮ接合によ
   って形成されるＰＮダイオードを用いたものである請求
   項１記載の高電圧発生回路。
5. 【請求項５】 請求項１記載の高電圧発生回路の負の高
   電圧の出力と、前記昇圧回路の正の高電圧の出力とを選
   択する切替え回路を備えたことを特徴とする高電圧発生
   回路。