JPS61117859A - 基板ポンプ回路 - Google Patents
基板ポンプ回路Info
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- JPS61117859A JPS61117859A JP60203213A JP20321385A JPS61117859A JP S61117859 A JPS61117859 A JP S61117859A JP 60203213 A JP60203213 A JP 60203213A JP 20321385 A JP20321385 A JP 20321385A JP S61117859 A JPS61117859 A JP S61117859A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- Physics & Mathematics (AREA)
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- Electromagnetism (AREA)
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- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は半導体装置、更に具体的に云えば、マイクロ
プロセッサ又はメモリ装置等の様なＶＬＳＩ半導体集積
回路に対する基板バイアス発生器回路に関する。
プロセッサ又はメモリ装置等の様なＶＬＳＩ半導体集積
回路に対する基板バイアス発生器回路に関する。
来の
ＭＯＳ ＬＳＩ装置に対する基板バイアス発生器回路
は、例えばぺり−Ｗ、ロウに付与された米国特許第４．
１１５，７１０号及びＧ、Ｒ，Ｍ。
は、例えばぺり−Ｗ、ロウに付与された米国特許第４．
１１５，７１０号及びＧ、Ｒ，Ｍ。
ラオ及びＣ，Ｎ、レディにより１９８２年９月１４日に
出願された米国特許出願ｌ斡番号第４１８．８９９号（
何れもテキサス・インスツルメンツ社に譲渡されている
）に記載される様に構成されている。然し、ハイレベル
・マイクロプロセッサ又は現在設計中のダイナミックＲ
ＡＭの様な密度が非常に高い装置は、更に条件が厳しい
。
出願された米国特許出願ｌ斡番号第４１８．８９９号（
何れもテキサス・インスツルメンツ社に譲渡されている
）に記載される様に構成されている。然し、ハイレベル
・マイクロプロセッサ又は現在設計中のダイナミックＲ
ＡＭの様な密度が非常に高い装置は、更に条件が厳しい
。
動作モード及び待機モードの両方の間の調整作用及び消
費電力の問題が一層厳しい。
費電力の問題が一層厳しい。
゛する為の手段 び作用
この発明の主な目的は、マイクロプロセッサの様な半導
体装置に対する改良された基板バイアス発生器回路を提
供することである。別の目的は、更に効率がよくて一層
高速に動作する電荷ポンプ回路を提供することである。
体装置に対する改良された基板バイアス発生器回路を提
供することである。別の目的は、更に効率がよくて一層
高速に動作する電荷ポンプ回路を提供することである。
別の目的は、動作時及び待機時の消費電力を減少させる
基板バイアス発生器を提供することである。
基板バイアス発生器を提供することである。
この発明の一実施例では、半導体装置の基板に負のバイ
アスを発生する基板ポンプ回路が、発振器の出力をポン
プ節に結合するキャパシタと、ポンプ節をアース端子並
びに基板の節に結合するＭＯＳダイオードとを用いる。
アスを発生する基板ポンプ回路が、発振器の出力をポン
プ節に結合するキャパシタと、ポンプ節をアース端子並
びに基板の節に結合するＭＯＳダイオードとを用いる。
基板の節に対するＭＯＳダイオードは、相補形のポンプ
回路によってｔ、Ｉ１１！ＩＩされる能動スイッチとし
て構成されている。
回路によってｔ、Ｉ１１！ＩＩされる能動スイッチとし
て構成されている。
この回路は各々のポンプ・サイクルで、より多くの電荷
をボンピング・キャパシタから基板の静電容量に転送す
ることが出来る様にする。更にポンプされた電荷が、順
バイアスの注入接合を介してではなく、オーミック接続
部を介して直接的に基板に送出される。
をボンピング・キャパシタから基板の静電容量に転送す
ることが出来る様にする。更にポンプされた電荷が、順
バイアスの注入接合を介してではなく、オーミック接続
部を介して直接的に基板に送出される。
この発明に特有と考えられる新規な特徴は特許請求の範
囲に記載しであるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。
囲に記載しであるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。
実施例
基板電圧発生器又はポンプ回路は単純な電圧ダブラ回路
であり、バイポーラ・ダイオードの代りにＭＯＳトラン
ジスタを使うのが普通である。第１図の典型的なポンプ
回路では、発振器１０がドライバー（駆１ｌｌ）回路１
１に対して選ばれた周波数の入力を発生し、こうしてこ
の駆動回路１１の出力節１２は交互に強制的に＋Ｖｄｄ
及びアースにされる。節１４に接続されたポンプキャパ
シタ１３が、駆動回路の出力の１に向う縁で節１４を高
にし、０に向う縁で低にしようとする。然し、ゲートを
ソースに短絡したトランジスタ１５がダイオードとして
作用し、即ち一方向に導電し、１に向う縁で節１４を正
にさせない。０に向う縁で、キャパシタ１３が節１４を
負のレベルに引張ろうとし、（ダイオードとして接続さ
れた）トランジスタ１６が基板から導電することが出来
る。基板１７は、この点で節１４よりも更に正であれば
、トランジスタ１６を介して導電し、この為基板が負の
電圧−ｖｂｂにポンプされる。接合ダイオード１８は節
１４のソース／ドレインＮ十拡散部とＰ形基板１７の閤
の接合を表わす（極性はＮ−チャンネルのＭＯ３処理の
場合に対して示しである）ｊｌ！ｌ回動の出力１２が高
になると、トランジスタ１５が節１４をトランジスタ１
５の閾値電圧Ｖｔ１に大体等しい電圧にクランプするの
で、キャパシタ１３はＶｄｄ−Ｖｔ１にプリチャージさ
れる。ポンプ行程で節１２が低になると、トランジスタ
１５によって形成されたＭＯＳダイオードがターンオフ
し、この為節１４も低になる。節１４が基板１７の電圧
よりも十分に更に負になると、トランジスタ１７並びに
／又は接合ダイオード１８によって形成されたＭＯＳダ
イオードが導電を開始し、この為、電荷がキャパシタ１
３がら基板１７の静電容量Ｃ８Ｓに転送される。基板を
ポンプし得る最も負の電圧−ｖｂｂは −（Ｖ（ｌｄ−Ｖｔ１−Ｖｔ２＞又は −Ｍｌ／ｄｄ−Ｖｔ１−Ｖｄｌ）の何れかである。
であり、バイポーラ・ダイオードの代りにＭＯＳトラン
ジスタを使うのが普通である。第１図の典型的なポンプ
回路では、発振器１０がドライバー（駆１ｌｌ）回路１
１に対して選ばれた周波数の入力を発生し、こうしてこ
の駆動回路１１の出力節１２は交互に強制的に＋Ｖｄｄ
及びアースにされる。節１４に接続されたポンプキャパ
シタ１３が、駆動回路の出力の１に向う縁で節１４を高
にし、０に向う縁で低にしようとする。然し、ゲートを
ソースに短絡したトランジスタ１５がダイオードとして
作用し、即ち一方向に導電し、１に向う縁で節１４を正
にさせない。０に向う縁で、キャパシタ１３が節１４を
負のレベルに引張ろうとし、（ダイオードとして接続さ
れた）トランジスタ１６が基板から導電することが出来
る。基板１７は、この点で節１４よりも更に正であれば
、トランジスタ１６を介して導電し、この為基板が負の
電圧−ｖｂｂにポンプされる。接合ダイオード１８は節
１４のソース／ドレインＮ十拡散部とＰ形基板１７の閤
の接合を表わす（極性はＮ−チャンネルのＭＯ３処理の
場合に対して示しである）ｊｌ！ｌ回動の出力１２が高
になると、トランジスタ１５が節１４をトランジスタ１
５の閾値電圧Ｖｔ１に大体等しい電圧にクランプするの
で、キャパシタ１３はＶｄｄ−Ｖｔ１にプリチャージさ
れる。ポンプ行程で節１２が低になると、トランジスタ
１５によって形成されたＭＯＳダイオードがターンオフ
し、この為節１４も低になる。節１４が基板１７の電圧
よりも十分に更に負になると、トランジスタ１７並びに
／又は接合ダイオード１８によって形成されたＭＯＳダ
イオードが導電を開始し、この為、電荷がキャパシタ１
３がら基板１７の静電容量Ｃ８Ｓに転送される。基板を
ポンプし得る最も負の電圧−ｖｂｂは −（Ｖ（ｌｄ−Ｖｔ１−Ｖｔ２＞又は −Ｍｌ／ｄｄ−Ｖｔ１−Ｖｄｌ）の何れかである。
ここでＶｔ１は基板効果（ｂｏｄｙ ｅｆｆｅｃｔ ）
を含むトランジスタ１５の閾値電圧であり、Ｖｔ２はＶ
ｂＳ−０（Ｉ板効果なし）の時のトランジスタ１６の閾
値電圧であり、Ｖｄ１はダイオード１８の順方向ダイオ
ード効果である。
を含むトランジスタ１５の閾値電圧であり、Ｖｔ２はＶ
ｂＳ−０（Ｉ板効果なし）の時のトランジスタ１６の閾
値電圧であり、Ｖｄ１はダイオード１８の順方向ダイオ
ード効果である。
成るＮチャンネル・プロセスでは、自然の閾値電圧がＯ
に近く、常に正である時、打込みをしていない、即ち「
自然のままの」トランジスタをトランジスタ１６として
使うことが出来る。この時、トランジスタ１６は、ダイ
オード１８の代りに、ポンプされる電荷転送の大部分を
通す位に大きく作ることが出来る。自然の閾値が時々負
になれば、正の閾値電圧を保証する為にｌｌｉｉｌｌ節
用の打込みを使う場合、トランジスタ１６を使うことが
出来る。然し、調節された閾値がＶｄｌより高い場合、
ダイオード１８が大部分の電荷を通し、トランジスタ１
６は必要でなくなる。
に近く、常に正である時、打込みをしていない、即ち「
自然のままの」トランジスタをトランジスタ１６として
使うことが出来る。この時、トランジスタ１６は、ダイ
オード１８の代りに、ポンプされる電荷転送の大部分を
通す位に大きく作ることが出来る。自然の閾値が時々負
になれば、正の閾値電圧を保証する為にｌｌｉｉｌｌ節
用の打込みを使う場合、トランジスタ１６を使うことが
出来る。然し、調節された閾値がＶｄｌより高い場合、
ダイオード１８が大部分の電荷を通し、トランジスタ１
６は必要でなくなる。
然し、ダイオード１８を介してポンプされる電荷を通す
ことは一般的に望ましくない。これはシリコン表面に於
ける電荷の局部的な注入になるからである。比抵抗の大
きい基板では、注入電荷がチップを横切ってかなりの距
離にわたって移動することがあり、その結果ダイナミッ
ク記憶装置の節にとっての信頼性の問題が生ずる。
ことは一般的に望ましくない。これはシリコン表面に於
ける電荷の局部的な注入になるからである。比抵抗の大
きい基板では、注入電荷がチップを横切ってかなりの距
離にわたって移動することがあり、その結果ダイナミッ
ク記憶装置の節にとっての信頼性の問題が生ずる。
第２図について説明すると、この発明による改良された
回路は相補形ポンプを用い、トランジスタ１６を能動ス
イッチとして構成している。この図には基本的な回路を
示してあり、図面を簡単にする為に接合ダイオードを省
略しである。トランジスタ２０，２Ｌポンプ・キャパシ
タ２２及び駆動段２３で構成６れる相補形ポンプ段が、
第１図の従来のポンプ段として構成されることが示され
ているが、この変更した段では、ポンプ節２４がトラン
ジスタ１６をゲートする点が異なる。第１段の出力２５
が低であり、節２４が Ｖ３−− （Ｖｄｄ−Ｖｔ３−Ｖｔ４）であると仮定す
る。この時、第２段の出力節１２は高であり、節１４は
Ｖｔ１である。基板電圧ｖｂｂが第１段１１によってボ
ンブシ得る最大値である場合、Ｖｂｂ−−（Ｖｄｄ−Ｖ
ｔ３−Ｖｔ４）−Ｖ３である。従って、トランジスタ１
６では、ゲート電圧ＶＱ＝Ｖ３−Ｖｓ−Ｖｂｂであり、
従ってトランジスタ１６はカットオフである。この時、
交代的な半サイクルで、節２５がＶｄｄになり、節２４
が＋Ｖｔ３に向う。この時、節１２の第２段１１の出力
が低になり始める少し前に、トランジスタ１６が導電を
開始する。耐１２が低になるまでのこの短い時間の間、
若干の基板の電荷が節１４に転送され、節１４の電圧を
下げ、ＭＯＳダイオード１５を（それがまだオフでなけ
れば）ターンオフする。この基板の電荷は失われず、節
１２が低になって、節１４を低に駆動する時、基板に戻
される。トランジスタ１６がポンプ行程の閣、良好なゲ
ート駆動を維持するので、トランジスタ１６でＶｄ５−
０の場合に対応して、一杯のプリチャージ電圧（Ｖｄｄ
−Ｖｔｌ）を基板１７に転送することが出来る。最終的
にポンプし得る基板電圧−ｖｂｂの最大値は、この時 （Ｖｄｄ−Ｖｔ １ ）であり、第１図の従来の回路に
較べて、−Ｖｔ２だけ改善されている。
回路は相補形ポンプを用い、トランジスタ１６を能動ス
イッチとして構成している。この図には基本的な回路を
示してあり、図面を簡単にする為に接合ダイオードを省
略しである。トランジスタ２０，２Ｌポンプ・キャパシ
タ２２及び駆動段２３で構成６れる相補形ポンプ段が、
第１図の従来のポンプ段として構成されることが示され
ているが、この変更した段では、ポンプ節２４がトラン
ジスタ１６をゲートする点が異なる。第１段の出力２５
が低であり、節２４が Ｖ３−− （Ｖｄｄ−Ｖｔ３−Ｖｔ４）であると仮定す
る。この時、第２段の出力節１２は高であり、節１４は
Ｖｔ１である。基板電圧ｖｂｂが第１段１１によってボ
ンブシ得る最大値である場合、Ｖｂｂ−−（Ｖｄｄ−Ｖ
ｔ３−Ｖｔ４）−Ｖ３である。従って、トランジスタ１
６では、ゲート電圧ＶＱ＝Ｖ３−Ｖｓ−Ｖｂｂであり、
従ってトランジスタ１６はカットオフである。この時、
交代的な半サイクルで、節２５がＶｄｄになり、節２４
が＋Ｖｔ３に向う。この時、節１２の第２段１１の出力
が低になり始める少し前に、トランジスタ１６が導電を
開始する。耐１２が低になるまでのこの短い時間の間、
若干の基板の電荷が節１４に転送され、節１４の電圧を
下げ、ＭＯＳダイオード１５を（それがまだオフでなけ
れば）ターンオフする。この基板の電荷は失われず、節
１２が低になって、節１４を低に駆動する時、基板に戻
される。トランジスタ１６がポンプ行程の閣、良好なゲ
ート駆動を維持するので、トランジスタ１６でＶｄ５−
０の場合に対応して、一杯のプリチャージ電圧（Ｖｄｄ
−Ｖｔｌ）を基板１７に転送することが出来る。最終的
にポンプし得る基板電圧−ｖｂｂの最大値は、この時 （Ｖｄｄ−Ｖｔ １ ）であり、第１図の従来の回路に
較べて、−Ｖｔ２だけ改善されている。
−ｖｂｂが−（Ｖｄｄ−Ｖｔ１）に等しい状態に近づく
時、ＭＯＳダイオード２１（又は節２４の接合ダイオー
ド）が順バイアスされない為に、節２４が−（Ｖｄｄ−
Ｖｔ３）〜ｖｂｂに下がるので、トランジスタ１６は依
然として最初の半サイクルでカットオフ状態に駆動さる
（節２５が低）。
時、ＭＯＳダイオード２１（又は節２４の接合ダイオー
ド）が順バイアスされない為に、節２４が−（Ｖｄｄ−
Ｖｔ３）〜ｖｂｂに下がるので、トランジスタ１６は依
然として最初の半サイクルでカットオフ状態に駆動さる
（節２５が低）。
利点は、所定規模のポンプ・キャパシタを一層効率よく
使っていること、並びに接合ダイオード１８の順バイア
スを避ける位にスイッチ・トランジスタ１６が導電すれ
ば、ダイオードによる注入が完全に避けられることであ
る。
使っていること、並びに接合ダイオード１８の順バイア
スを避ける位にスイッチ・トランジスタ１６が導電すれ
ば、ダイオードによる注入が完全に避けられることであ
る。
第２図に示す回路はこの発明の考えを示しているが、好
ましい実施例は係属中の米国特許出願寺ｍ
に記載されたリング発振器と組合せた分布ポンプ装置
であり、これが第３図に示されている。この回路では、
奇数個のインバータ段１１で構成されたリング発振器を
使い、各々のインバータの出力１２を用いてキャパシタ
１３を介してポンプ回路を駆動する。フィードバック通
路２８が最終段の出力を第１段の入力に接続し、この為
回路は、ＲＯＭ延に依存した速度で発振する（即ち、各
々の節１２が状態を切換える）、各々のキャパシタ１３
が前と同じくポンプ節１４に結合され、各々の節１４が
ＭＯＳダイオードとして接続されたトランジスタ１５に
より、アース端子■ＳＳに結合される。各々の節１４が
トランジスタ１６によって−ｖｂｂ基板１７に結合され
る。
ましい実施例は係属中の米国特許出願寺ｍ
に記載されたリング発振器と組合せた分布ポンプ装置
であり、これが第３図に示されている。この回路では、
奇数個のインバータ段１１で構成されたリング発振器を
使い、各々のインバータの出力１２を用いてキャパシタ
１３を介してポンプ回路を駆動する。フィードバック通
路２８が最終段の出力を第１段の入力に接続し、この為
回路は、ＲＯＭ延に依存した速度で発振する（即ち、各
々の節１２が状態を切換える）、各々のキャパシタ１３
が前と同じくポンプ節１４に結合され、各々の節１４が
ＭＯＳダイオードとして接続されたトランジスタ１５に
より、アース端子■ＳＳに結合される。各々の節１４が
トランジスタ１６によって−ｖｂｂ基板１７に結合され
る。
トランジスタ１６のゲートは、第２図の回路と全く同じ
に、前段の節１４から駆動され、この為動作は第２図と
同じである。
に、前段の節１４から駆動され、この為動作は第２図と
同じである。
第２図の基本的な回路の欠点は、追加の相補的な位相段
２３が必要であるが、ｖｂｂが−（Ｖｄｄ−Ｖｔ３−Ｖ
ｔ４）よりも更に負である時に、この追加の段２３が基
板に電荷を供給しなくなり、こうしてポンプの実効出力
インピーダンスを高めることである。調整電圧ＩＶｂｌ
＜１ （Ｖｄｄ−Ｖｔ３−Ｖｔ４）１を用いた基板電圧
調整方式を用いれば、この欠点が避けられる。
２３が必要であるが、ｖｂｂが−（Ｖｄｄ−Ｖｔ３−Ｖ
ｔ４）よりも更に負である時に、この追加の段２３が基
板に電荷を供給しなくなり、こうしてポンプの実効出力
インピーダンスを高めることである。調整電圧ＩＶｂｌ
＜１ （Ｖｄｄ−Ｖｔ３−Ｖｔ４）１を用いた基板電圧
調整方式を用いれば、この欠点が避けられる。
この欠点は、第３図のリング発振器と組合せた分布ポン
プ装置でも、各段がＭＯＳスイッチを使う様に変更され
ているので、避けられる。ポンプ・キャパシタからの電
荷の小さな一部分を取出してスイッチをターンオフし、
従って基板に利用することが出来ないので、ポンプ効率
が若干犠牲になる。このスイッチ・トランジスタのゲー
トの静電容量は普通はポンプ・キャパシタより１桁低い
。
プ装置でも、各段がＭＯＳスイッチを使う様に変更され
ているので、避けられる。ポンプ・キャパシタからの電
荷の小さな一部分を取出してスイッチをターンオフし、
従って基板に利用することが出来ないので、ポンプ効率
が若干犠牲になる。このスイッチ・トランジスタのゲー
トの静電容量は普通はポンプ・キャパシタより１桁低い
。
勿論、この犠牲は、基板を充電する為に余分の電圧が利
用出来ることによって埋合される。
用出来ることによって埋合される。
この発明の考えは任意のＰチャンネル又はＮチャンネル
のＭＯ３基板電荷ポンプ又は０ＭＯ８に応用することが
出来、３倍化、基板電圧調整方式の様なこの他の公知の
電荷ポンプの改良と、上に述べた様に集積化したリング
発振器とポンプの組合せ形式と共に使うことが出来る。
のＭＯ３基板電荷ポンプ又は０ＭＯ８に応用することが
出来、３倍化、基板電圧調整方式の様なこの他の公知の
電荷ポンプの改良と、上に述べた様に集積化したリング
発振器とポンプの組合せ形式と共に使うことが出来る。
例えば第４図に示す様に、第３図の回路の各々ポンプ段
は、基板１７の電圧に応答して、節１４からトランジス
タ１５を介してＶＳＳに至る通路の抵抗値を変える追加
のトランジスタ４５を含んでいてよい。この回路が係属
中の米国特許用願書す香噌 に記載されて
いる。基板電圧が所望の値−ｖｂｂに近づくにつれて、
ＩＩＩＩＩＩ線４６が高から低になり、各段に対するト
ランジスタ４５の抵抗値を増加し、キャパシタ１３の充
電時定数を長くする。
は、基板１７の電圧に応答して、節１４からトランジス
タ１５を介してＶＳＳに至る通路の抵抗値を変える追加
のトランジスタ４５を含んでいてよい。この回路が係属
中の米国特許用願書す香噌 に記載されて
いる。基板電圧が所望の値−ｖｂｂに近づくにつれて、
ＩＩＩＩＩＩ線４６が高から低になり、各段に対するト
ランジスタ４５の抵抗値を増加し、キャパシタ１３の充
電時定数を長くする。
この発明を実施例について説明したが、この説明はこの
発明を制約するものと解してはならない。
発明を制約するものと解してはならない。
以上の説明から、当業者にはこの実施例の種々の変更並
びにこの発明のその他の実施例が容易に考えられよう。
びにこの発明のその他の実施例が容易に考えられよう。
従って、特許請求の範囲は、この発明の範囲内に属する
全ての変更を包括するものであることを承知されたい。
全ての変更を包括するものであることを承知されたい。
第１図は従来の基板ポンプ回路の回路図、第２図はこの
発明に従って構成された基板ポンプ回路の回路図、第３
図はこの発明の別の実Ｉ）ｉＨによる多段発振器及びポ
ンプ回路の回路図、第４図はこの発明の更に別の実施例
の基板ポンプ回路の回路図である。 主な符号の説明 １１．２３・・・ドライバ回路 １２．２５・・・その出力 １３．２２・・・ポンプ・キャパシタ １４．２４・・・ポンプ節
発明に従って構成された基板ポンプ回路の回路図、第３
図はこの発明の別の実Ｉ）ｉＨによる多段発振器及びポ
ンプ回路の回路図、第４図はこの発明の更に別の実施例
の基板ポンプ回路の回路図である。 主な符号の説明 １１．２３・・・ドライバ回路 １２．２５・・・その出力 １３．２２・・・ポンプ・キャパシタ １４．２４・・・ポンプ節
Claims (10)
- （１）半導体チップに対する基板ポンプ回路に於て、何
れも入力及び出力を持つていて、当該第１の駆動回路の
出力が当該第２の駆動回路の入力に接続されている第１
及び第２の駆動回路と、該第１及び第２の駆動回路の出
力を夫々第１及び第２のポンプ節に接続する第１及び第
２のポンプ・キャパシタと、各々ソースに短絡されたゲ
ートを持つていて、前記第１及び第２のポンプ節を電気
的なアースに接続する第１及び第２のクランプ・トラン
ジスタと、ソース・ドレイン通路が前記チップ及び前記
第１及び第２のポンプ節の間に夫々接続されている第１
及び第２のポンプ・トランジスタとを有し、第２のポン
プ・トランジスタのゲートが前記第１のポンプ節に接続
されている基板ポンプ回路。 - （２）特許請求の範囲第１項に記載した基板ポンプ回路
に於て、前記第１のポンプ・トランジスタのゲートがそ
のソースに接続されている基板ポンプ回路。 - （３）特許請求の範囲第１項に記載した基板ポンプ回路
に於て、前記第１及び第２の駆動回路がリング発振器回
路に入つている基板ポンプ回路。 - （４）特許請求の範囲第３項に記載した基板ポンプ回路
に於て、前記第１のポンプ・トランジスタのゲートが、
前記リング発振器の前段にあるポンプ節に結合されてい
る基板ポンプ回路。 - （５）特許請求の範囲第４項に記載した基板ポンプ回路
に於て、ソース・ドレイン通路が各々のクランプ・トラ
ンジスタと直列に接続されている調整トランジスタを有
し、各々の調整トランジスタのゲートが前記チップに対
するバイアスに応答して変化する電圧に接続されている
基板ポンプ回路。 - （６）半導体チップに対する基板ポンプ回路に於て、ポ
ンプ節と、該ポンプ節をスイッチング電圧源に接続する
キャパシタと、前記ポンプ節をアース端子に結合するソ
ース・ドレイン通路を持つと共に前記ポンプ節に接続さ
れたゲートを持つ第１のトランジスタと、前記ポンプ節
を基板の節に結合するソース・ドレイン通路を持つと共
にゲートを持つ第２のトランジスタと、前記スイッチン
グ電圧の補数である電圧を前記第２のトランジスタのゲ
ートに印加する手段とを有する基板ポンプ回路。 - （７）特許請求の範囲第６項に記載した基板ポンプ回路
に於て、該回路がチップに設けられた複数個の同様な基
板ポンプ回路の内の１つであり、前記スイッチング電圧
源が複数個のインバータ段を持つリング発振器である基
板ポンプ回路。 - （８）特許請求の範囲第７項に記載した基板ポンプ回路
に於て、各々のポンプ回路にあるキャパシタが前記複数
個のインバータ段の内の別々の１つの出方に結合されて
いる基板ポンプ回路。 - （９）特許請求の範囲第８項に記載した基板ポンプ回路
に於て、各々のポンプ回路にある印加する手段がその前
の１つのポンプ回路のポンプ節に結合されている基板ポ
ンプ回路。 - （１０）特許請求の範囲第９項に記載した基板ポンプ回
路に於て、各々のポンプ回路が前記第１のトランジスタ
と直列のソース・ドレイン通路を持つ調整トランジスタ
を含んでおり、各々の調整トランジスタのゲートが前記
基板に対する電圧に応答して変化する電圧に接続されて
いる基板ポンプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US651140 | 1984-09-17 | ||
| US06/651,140 US4628215A (en) | 1984-09-17 | 1984-09-17 | Drive circuit for substrate pump |
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| Publication Number | Publication Date |
|---|---|
| JPS61117859A true JPS61117859A (ja) | 1986-06-05 |
| JPH0582145B2 JPH0582145B2 (ja) | 1993-11-17 |
Family
ID=24611718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60203213A Granted JPS61117859A (ja) | 1984-09-17 | 1985-09-13 | 基板ポンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4628215A (ja) |
| JP (1) | JPS61117859A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262796A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
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| JPS5590139A (en) * | 1978-12-27 | 1980-07-08 | Fujitsu Ltd | Substrate bias generating circuit |
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| US4322675A (en) * | 1980-11-03 | 1982-03-30 | Fairchild Camera & Instrument Corp. | Regulated MOS substrate bias voltage generator for a static random access memory |
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| US4494223B1 (en) * | 1982-09-16 | 1999-09-07 | Texas Instruments Inc | Sequentially clocked substrate bias generator for dynamic memory |
| US4553047A (en) * | 1983-01-06 | 1985-11-12 | International Business Machines Corporation | Regulator for substrate voltage generator |
-
1984
- 1984-09-17 US US06/651,140 patent/US4628215A/en not_active Expired - Fee Related
-
1985
- 1985-09-13 JP JP60203213A patent/JPS61117859A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262796A (ja) * | 1988-08-29 | 1990-03-02 | Matsushita Electric Ind Co Ltd | 昇圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0582145B2 (ja) | 1993-11-17 |
| US4628215A (en) | 1986-12-09 |
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