JPH0582145B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明は半導体装置、更に具体的に云えば、
マイクロプロセツサ又はメモリ装置等の様な
VLSI半導体集積回路に対する基板バイアス発生
器回路に関する。

従来の技術及び問題点 MOS LSI装置に対する基板バイアス発生器回
路は、例えばペリーW.ロウに付与された米国特
許第4115710号及びG.R.Mラオ及びC.N.レデイに
より1982年９月14日に出願された米国特許出願第
418899号（何れもテキサス・インスツルメンツ社
に譲渡されている）に記載される様に構成されて
いる。然し、ハイレベル・マイクロプロセツサ又
は現在設計中のダイナミツクRAMの様な密度が
非常に高い装置は、更に条件が厳しい。動作モー
ド及び待機モードの両方の間の調整作用及び消費
電力の問題が一層厳しい。

問題点を解決する為の手段及び作用 この発明の主な目的は、マイクロプロセツサの
様な半導体装置に対する改良された基板バイアス
発生器回路を提供することである。別の目的は、
更に効率がよくて一層高速に動作する電荷ポンプ
回路を提供することである。別の目的は、動作時
及び待機時の消費電力を減少させる基板バイアス
発生器を提供することである。

この発明の一実施例では、半導体装置の基板に
負のバイアスを発生する基板ポンプ回路が、発振
器の出力をポンプ節に結合するキヤパシタと、ポ
ンプ節をアース端子並びに基板の節に結合する
MOSダイオードとを用いる。基板の節に対する
MOSダイオードは、相補形のポンプ回路によつ
て制御される能動スイツチとして構成されてい
る。この回路は各々のポンプ・サイクルで、より
多くの電荷をポンピング・キヤパシタから基板の
静電容量に転送することが出来る様にする。更に
ポンプされた電荷が、順バイアスの注入接合を介
してではなく、オーミツク接続部を介して直接的
に基板に送出される。

この発明に特有と考えられる新規な特徴は特許
請求の範囲に記載してあるが、この発明自体並び
にその他の特徴及び利点は、以下図面について詳
しく説明する所から最もよく理解されよう。

実施例 基板電圧発生器又はポンプ回路は単純な電圧ダ
ブラ回路であり、バイポーラ・ダイオードの代り
にMOSトランジスタを使うのが普通である。第
１図の典型的なポンプ回路では、発振器１０がド
ライバー（駆動）回路１１に対して選ばれた周波
数の入力を発生し、こうしてこの駆動回路１１の
出力節１２は交互に強制的に＋Vdd及びアースに
される。節１４に接続されたポンプキヤパシタ１
３が、駆動回路の出力の１に向う縁で節１４を高
にし、０に向う縁で低にしようとする。然し、ゲ
ートをソースに短絡したトランジスタ１５がダイ
オードとして作用し、即ち一方向に導電し、１に
向う縁で節１４を正にさせない。０に向う縁で、
キヤパシタ１３が節１４を負のレベルに引張ろう
とし、（ダイオードとして接続された）トランジ
スタ１６が基板から導電することが出来る。基板
１７は、この点で節１４よりも更に正であれば、
トランジスタ１６を介して導電し、この為基板が
負の電圧−Vbbにポンプされる。接合ダイオード
１８は節１４のソース／ドレインＮ＋拡散部とＰ
形基板１７の間の接合を表わす（極性はＮ−チヤ
ンネルのMOS処理の場合に対して示してある）
駆動回路の出力１２が高になると、トランジスタ
１５が節１４をトランジスタ１５の閾値電圧Vt1
に大体等しい電圧にクランプするので、キヤパシ
タ１３はVdd−Vt1にプリチヤージされる。ポン
プ行程で節１２が低になると、トランジスタ１５
によつて形成されたMOSダイオードがターンオ
フし、この為節１４も低になる。節１４が基板１
７の電圧よりも十分に更に負になると、トランジ
スタ１７並びに／又は接合ダイオード１８によつ
て形成されたMOSダイオードが導電を開始し、
この為、電荷がキヤパシタ１３から基板１７の静
電容量Cssに転送される。基板をポンプし得る最
も負の電圧−Vbbは −（Vdd−Vt1−Vt2）又は −（Vdd−Vt1−Vd1）の何れかである。

ここでVt1は基板効果（body effect）を含む
トランジスタ１５の閾値電圧であり、Vt2はVbs
＝０（基板効果なし）の時のトランジスタ１６の
閾値電圧であり、Vd1はダイオード１８の順方向
ダイオード効果である。

或るＮチヤンネル・プロセスでは、自然の閾値
電圧が０に近く、常に正である時、打込みをして
いない、即ち「自然のままの」トランジスタをト
ランジスタ１６として使うことが出来る。この
時、トランジスタ１６は、ダイオード１８の代り
に、ポンプされる電荷転送の大部分を通す位に大
きく作ることが出来る。自然の閾値が時々負にな
れば、正の閾値電圧を保証する為に閾値調節用の
打込みを使う場合、トランジスタ１６を使うこと
が出来る。然し、調節された閾値がVd1より高い
場合、ダイオード１８が大部分の電荷を通し、ト
ランジスタ１６は必要でなくなる。

然し、ダイオード１８を介してポンプされる電
荷を通すことは一般的に望ましくない。これはシ
リコン表面に於ける電荷の局部的な注入になるか
らである。非抵抗の大きい基板では、注入電荷が
チツプを横切つてかなりの距離にわたつて移動す
ることがあり、その結果ダイナミツク記憶装置の
節にとつての信頼性の問題が生ずる。

第２図について説明すると、この発明による改
良された回路は相補形ポンプを用い、トランジス
タ１６を能動スイツチとして構成している。この
図には基本的な回路を示してあり、図面を簡単に
する為に接合ダイオードを省略してある。トラン
ジスタ２０，２１、ポンプ・キヤパシタ２２及び
駆動段２３で構成される相補形ポンプ段が、第１
図の従来のポンプ段として構成されることが示さ
れているが、この変更した段では、ポンプ節２４
がトランジスタ１６をゲートする点が異なる。第
１段の出力２５が低であり、節２４が V3＝−（Vdd−Vt3−Vt4）であると仮定する。
この時、第２段の出力節１２は高であり、節１４
はVt1である。基板電圧Vbbが第１段１１によつ
てポンプシ得る最大値である場合、Vbb＝−
（Vdd−Vt3−Vt4）＝V3である。従つて、トラン
ジスタ１６では、ゲート電圧Vg＝V3＝Vs＝Vbb
であり、従つてトランジスタ１６はカツトオフで
ある。この時、交代的な半サイクルで、節２５が
Vddになり、節２４が＋Vt3に向う。この時、節
１２の第２段１１の出力が低になり始める少し前
に、トランジスタ１６が導電を開始する。節１２
が低になるまでのこの短い時間の間、若干の基板
の電荷が節１４に転送され、節１４の電圧を下
げ、MOSダイオード１５を（それがまだオフで
なければ）ターンオフする。この基板の電荷は失
われず、節１２が低になつて、節１４を低に駆動
する時、基板に戻される。トランジスタ１６がポ
ンプ行程の間、良好なゲート駆動を維持するの
で、トランジスタ１６でVds＝０の場合に対応し
て、一杯のプリチヤージ電圧（Vdd−Vt1）を基
板１７に転送することが出来る。最終的にポンプ
し得る基板電圧−Vbbの最大値は、この時 （Vdd−Vt1）であり、第１図の従来の回路に
較べて、−Vt2だけ改善されている。

−Vbbが−（Vdd−Vt1）に等しい状態に近づ
く時、MOSダイオード２１（又は節２４の接合
ダイオード）が順バイアスされない為に、節２４
が−（Vdd−Vt3）Vbbに下がるので、トラン
ジスタ１６は依然として最初の半サイクルでカツ
トオフ状態に駆動さる（節２５が低）。

利点は、所定規模のポンプ・キヤパシタを一層
効率よく使つていること、並びに接合ダイオード
１８の順バイアスを避ける位にスイツチ・トラン
ジスタ１６が導電すれば、ダイオードによる注入
が完全に避けられることである。

第２図に示す回路はこの発明の考えを示してい
るが、好ましい実施例は係属中の米国特許出願に
記載されたリング発振器と組合せた分布ポンプ装
置であり、これが第３図に示されている。この回
路では、奇数個のインバータ段１１で構成された
リング発振器を使い、各々のインバータの出力１
２を用いてキヤパシタ１３を介してポンプ回路を
駆動する。フイードバツク通路２８が最終段の出
力を第１段の入力に接続し、この為回路は、RC
遅延に依存した速度で発振する（即ち、各々の節
１２が状態を切換える）。各々のキヤパシタ１３
が前と同じくポンプ節１４に結合され、各々の節
１４がMOSダイオードとして接続されたトラン
ジスタ１５により、アース端子Vssに結合され
る。各々の節１４がトランジスタ１６によつて−
Vbb基板１７に結合される。トランジスタ１６の
ゲートは、第２図の回路と全く同じに、前段の節
１４から駆動され、この為動作は第２図と同じで
ある。

第２図の基本的な回路の欠点は、追加の相補的
な位相段２３が必要であるが、Vbbが −（Vdd−Vt3−Vt4）よりも更に負である時
に、この追加の段２３が基板に電荷を供給しなく
なり、こうしてポンプの実効出力インピーダンス
を高めることである。調整電圧｜Vb｜＜｜（Vdd
−Vt3−Vt4）｜を用いた基板電圧調整方式を用い
れば、この欠点が避けられる。この欠点は、第３
図のリング発振器と組合せた分布ポンプ装置で
も、各段がMOSスイツチを使う様に変更されて
いるので、避けられる。ポンプ・キヤパシタから
の電荷の小さな一部分を取出してスイツチをター
ンオフし、従つて基板に利用することが出来ない
ので、ポンプ効率が若干犠牲になる。このスイツ
チ・トランジスタのゲートの静電容量は普通はポ
ンプ・キヤパシタより１桁低い。勿論、この犠牲
は、基板を充電する為に余分の電圧が利用出来る
ことによつて埋合される。

この発明の考えは任意のＰチヤンネル又はＮチ
ヤンネルのMOS基板電荷ポンプ又はCMOSに応
用することが出来、３倍化、基板電圧調整方式の
様なこの他の公知の電荷ポンプの改良と、上に述
べた様に集積化したリング発振器とポンプの組合
せ形式と共に使うことが出来る。

例えば第４図に示す様に、第３図の回路の各々
ポンプ段は、基板１７の電圧に応答して、節１４
からトランジスタ１５を介してVssに至る通路の
抵抗値を変える追加のトランジスタ４５を含んで
いてよい。この回路が係属中の米国特許出願に記
載されている。基板電圧が所望の値−Vbbに近づ
くにつれて、制御線４６が高から低になり、各段
に対するトランジスタ４５の抵抗値を増加し、キ
ヤパシタ１３の充電時定数を長くする。

この発明を実施例について説明したが、この説
明はこの発明を制御するものと解してはならな
い。以上の説明から、当業者にはこの実施例の
種々の変更並びにこの発明のその他の実施例が容
易に考えられよう。従つて、特許請求の範囲は、
この発明の範囲内に属する全ての変更を包括する
ものであることを承知されたい。

以上の説明に関連してさらに以下の項を開示す
る。

(1) 半導体チツプに対する基板ポンプ回路に於
て、何れも入力及び出力を持つていて、当該第
１の駆動回路の出力が当該第２の駆動回路の入
力に接続されている第１及び第２の駆動回路
と、該第１及び第２の駆動回路の出力を夫々第
１及び第２のポンプ節に接続する第１及び第２
のポンプ・キヤパシタと、各々ソースに短絡さ
れたゲートを持つていて、前記第１及び第２の
ポンプ節を電気的なアースに接続する第１及び
第２のクランプ・トランジスタと、ソース・ド
レイン通路が前記チツプ及び前記第１及び第２
のポンプ節の間に夫々接続されている第１及び
第２のポンプ・トランジスタとを有し、第２の
ポンプ・トランジスタのゲートが前記第１のポ
ンプ節に接続されている基板ポンプ回路 (2) 第１項に記載した基板ポンプ回路に於て、前
記第１のポンプ・トランジスタのゲートがその
ソースに接続されている基板ポンプ回路。

(3) 第１項に記載した基板ポンプ回路に於て、前
記第１及び第２の駆動回路がリング発振器回路
に入つている基板ポンプ回路。

(4) 第３項に記載した基板ポンプ回路に於て、前
記第１のポンプ・トランジスタのゲートが、前
記リング発振器の前段にあるポンプ節に結合さ
れている基板ポンプ回路。

(5) 第４項に記載した基板ポンプ回路に於て、ソ
ース・ドレイン通路が各々のクランプ・トラン
ジスタと直列に接続されている調整トランジス
タを有し、各々の調整トランジスタのゲートが
前記チツプに対するバイアスに応答して変化す
る電圧に接続されている基板ポンプ回路。

(6) 半導体チツプに対する基板ポンプ回路に於
て、ポンプ節と、該ポンプ節をスイツチング電
圧源に接続するキヤパシタと、前記ポンプ節を
アース端子に結合するソース・ドレイン通路を
持つと共に前記ポンプ節に接続されたゲートを
持つ第１のトランジスタと、前記ポンプ節を基
板の節に結合するソース・ドレイン通路を持つ
と共にゲートを持つ第２のトランジスタと、前
記スイツチング電圧の補数である電圧を前記第
２のトランジスタのゲートに印加する手段とを
有する基板ポンプ回路。

(7) 第６項に記載した基板ポンプ回路に於て、該
回路がチツプに設けられた複数個の同様な基板
ポンプ回路の内の１つであり、前記スイツチン
グ電圧源が複数個のインバータ段を持つリング
発振器である基板ポンプ回路。

(8) 第７項に記載した基板ポンプ回路に於て、
各々のポンプ回路にあるキヤパシタが前記複数
個のインバータ段の内の別々の１つの出力に結
合されている基板ポンプ回路。

(9) 第８項に記載した基板ポンプ回路に於て各々
のポンプ回路にある印加する手段がその前の１
つのポンプ回路のポンプ節に結合されている基
板ポンプ回路。

(10) 第９項に記載した基板ポンプ回路に於て、
各々のポンプ回路が前記第１のトランジスタと
直列のソース・ドレイン通路を持つ調整トラン
ジスタを含んでおり、各々の調整トランジスタ
のゲートが前記基板に対する電圧に応答して変
化する電圧に接続されている基板ポンプ回路。

【図面の簡単な説明】

第１図は従来の基板ポンプ回路の回路図、第２
図はこの発明に従つて構成された基板ポンプ回路
の回路図、第３図はこの発明の別の実施例による
多段発振器及びポンプ回路図、第４図はこの発明
の更に別の実施例の基板ポンプ回路の回路図であ
る。 主な符号の説明、１１，２３……ドライバ回
路、１２，２５……その出力、１３，２２……ポ
ンプ・キヤパシタ、１４，２４……ポンプ節、１
５，２０……クランプ・トランジスタ、１６，２
１……ポンプ・トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 半導体チツプに対する基板ポンプ回路に於
   て、何れも入力及び出力を持つていて、当該第１
   の駆動回路の出力が当該第２の駆動回路の入力に
   接続されている第１及び第２の駆動回路と、該第
   １及び第２の駆動回路の出力を夫々第１及び第２
   のポンプ節に接続する第１及び第２のポンプ・キ
   ヤパシタと、各々ソースに短絡されたゲートを持
   つていて、前記第１及び第２のポンプ節を電気的
   なアースに接続する第１及び第２のクランプ・ト
   ランジスタと、ソース・ドレイン通路が前記チツ
   プ及び前記第１及び第２のポンプ節の間に夫々接
   続されている第１及び第２のポンプ・トランジス
   タとを有し、第２のポンプ・トランジスタのゲー
   トが前記第１のポンプ節に接続されている基板ポ
   ンプ回路。 ２ 特許請求の範囲第１項に記載した基板ポンプ
   回路に於て、前記第１のポンプ・トランジスタの
   ゲートがそのソースに接続されている基板ポンプ
   回路。 ３ 特許請求の範囲第１項に記載した基板ポンプ
   回路に於て、前記第１及び第２の駆動回路がリン
   グ発振器回路に入つている基板ポンプ回路。 ４ 特許請求の範囲第３項に記載した基板ポンプ
   回路に於て、前記第１のポンプ・トランジスタの
   ゲートが、前記リング発振器の前段にあるポンプ
   節に結合されている基板ポンプ回路。 ５ 特許請求の範囲第４項に記載した基板ポンプ
   回路に於て、ソース・ドレイン通路が各々のクラ
   ンプ・トランジスタと直列に接続されている調整
   トランジスタを有し、各々の調整トランジスタの
   ゲートが前記チツプに対するバイアスに応答して
   変化する電圧に接続されている基板ポンプ回路。