JPH07182862A - 半導体集積回路の電圧昇圧回路 - Google Patents
半導体集積回路の電圧昇圧回路Info
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- JPH07182862A JPH07182862A JP6275314A JP27531494A JPH07182862A JP H07182862 A JPH07182862 A JP H07182862A JP 6275314 A JP6275314 A JP 6275314A JP 27531494 A JP27531494 A JP 27531494A JP H07182862 A JPH07182862 A JP H07182862A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Abstract
(57)【要約】
【目的】 低電源電圧でも高レベルの昇圧電圧を発生で
き、信頼性の高い電圧昇圧回路を提供する。 【構成】 第１の発振回路２０により駆動されるポンプ
回路２２のポンピングで発生される電圧を昇圧電圧Ｖｐ
ｐを出力する昇圧ノード３６へ伝送する伝送トランジス
タ２８、３０についてＰチャネル電界効果トランジスタ
で形成し、そして、昇圧電圧発生に際し発振回路２０に
先立って動作する第２の発振回路３４により駆動される
ウェルバイアス供給回路３２からウェルバイアスを発生
して伝送トランジスタ２８、３０のウェルへ供給する。
昇圧電圧のポンピング前に予め伝送トランジスタ２８、
３０のウェルにバイアスが与えられるので、伝送トラン
ジスタ２８、３０による電圧降下を排除することができ
る。
き、信頼性の高い電圧昇圧回路を提供する。 【構成】 第１の発振回路２０により駆動されるポンプ
回路２２のポンピングで発生される電圧を昇圧電圧Ｖｐ
ｐを出力する昇圧ノード３６へ伝送する伝送トランジス
タ２８、３０についてＰチャネル電界効果トランジスタ
で形成し、そして、昇圧電圧発生に際し発振回路２０に
先立って動作する第２の発振回路３４により駆動される
ウェルバイアス供給回路３２からウェルバイアスを発生
して伝送トランジスタ２８、３０のウェルへ供給する。
昇圧電圧のポンピング前に予め伝送トランジスタ２８、
３０のウェルにバイアスが与えられるので、伝送トラン
ジスタ２８、３０による電圧降下を排除することができ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、半導体メモリ装置に備えられ、電源電圧（Ｖｃ
ｃ）を所定のレベルに昇圧して昇圧電圧（Ｖｐｐ）とし
て出力する電圧昇圧回路〔昇圧回路、昇圧電圧発生回
路、Ｖｐｐ発生回路、ブートストラップ（BOOTSTRAP ）
回路等の名称もあるが、ここでは『電圧昇圧回路』とす
る〕に関するものである。
特に、半導体メモリ装置に備えられ、電源電圧（Ｖｃ
ｃ）を所定のレベルに昇圧して昇圧電圧（Ｖｐｐ）とし
て出力する電圧昇圧回路〔昇圧回路、昇圧電圧発生回
路、Ｖｐｐ発生回路、ブートストラップ（BOOTSTRAP ）
回路等の名称もあるが、ここでは『電圧昇圧回路』とす
る〕に関するものである。
【０００２】
【従来の技術】ダイナミックＲＡＭ等の半導体メモリ装
置におけるデータの伝達は有効な電圧の移送と言える。
一般的に、ＣＭＯＳ構成の半導体メモリ装置において、
ＭＯＳトランジスタのチャネル領域を通じて伝送される
過程で、ＭＯＳトランジスタのしきい値ほどの電圧降下
が必然的に起こり得る。したがって、その電圧降下によ
り電圧は影響を受け損失が発生し得るので、データ読出
／書込の誤動作に対する無視できない要因となる。そこ
で、その解決策として電圧のレベルを予め引き上げる方
法が提示され、そのための電圧昇圧回路が使用され始め
ている。
置におけるデータの伝達は有効な電圧の移送と言える。
一般的に、ＣＭＯＳ構成の半導体メモリ装置において、
ＭＯＳトランジスタのチャネル領域を通じて伝送される
過程で、ＭＯＳトランジスタのしきい値ほどの電圧降下
が必然的に起こり得る。したがって、その電圧降下によ
り電圧は影響を受け損失が発生し得るので、データ読出
／書込の誤動作に対する無視できない要因となる。そこ
で、その解決策として電圧のレベルを予め引き上げる方
法が提示され、そのための電圧昇圧回路が使用され始め
ている。
【０００３】このような電圧昇圧回路の従来例として、
本願出願人により１９９１年１１月７日付で出願された
韓国特許出願第９１−１９７４０号「電圧昇圧回路」、
「1992 Symposium on VLSI Circuits Digest of Techni
cal Papers」第６４〜６５頁の論文「A 35ns 64Mb DRAM
Using On-Chip Boosted Power Supply」、米国特許第
４，７０４，７０６号等に開示された技術がある。
本願出願人により１９９１年１１月７日付で出願された
韓国特許出願第９１−１９７４０号「電圧昇圧回路」、
「1992 Symposium on VLSI Circuits Digest of Techni
cal Papers」第６４〜６５頁の論文「A 35ns 64Mb DRAM
Using On-Chip Boosted Power Supply」、米国特許第
４，７０４，７０６号等に開示された技術がある。
【０００４】図６に、この分野ではすでによく知られた
上記のような電圧昇圧回路の要部を概略的に示す。従来
の電圧昇圧回路は、昇圧電圧Ｖｐｐを伝送する伝送トラ
ンジスタ（ＮＭＯＳＦＥＴ）１８と、これに接続された
昇圧ノード１６と、を有しており、そして、昇圧ノード
１６をポンピングするためのポンピングキャパシタ１４
と、ポンピングキャパシタ１４に電圧を供給するドライ
バ１０、１２と、これらを駆動する発振回路（OSCILLAT
ING CIRCUIT）と、を用いて構成される。また、伝送ト
ランジスタ１８のゲートは接続ノード８に接続され、こ
のノード８は昇圧ノード１６と同様、ポンピングキャパ
シタ６、ドライバ２、４によりポンピングされる。さら
に、図示を省略しているが、接続ノード８及び昇圧ノー
ド１６をプリチャージするプリチャージ回路も備えられ
ている。この回路の動作を次に説明する。
上記のような電圧昇圧回路の要部を概略的に示す。従来
の電圧昇圧回路は、昇圧電圧Ｖｐｐを伝送する伝送トラ
ンジスタ（ＮＭＯＳＦＥＴ）１８と、これに接続された
昇圧ノード１６と、を有しており、そして、昇圧ノード
１６をポンピングするためのポンピングキャパシタ１４
と、ポンピングキャパシタ１４に電圧を供給するドライ
バ１０、１２と、これらを駆動する発振回路（OSCILLAT
ING CIRCUIT）と、を用いて構成される。また、伝送ト
ランジスタ１８のゲートは接続ノード８に接続され、こ
のノード８は昇圧ノード１６と同様、ポンピングキャパ
シタ６、ドライバ２、４によりポンピングされる。さら
に、図示を省略しているが、接続ノード８及び昇圧ノー
ド１６をプリチャージするプリチャージ回路も備えられ
ている。この回路の動作を次に説明する。
【０００５】メモリ装置のパワーアップ（電源ＯＮ）に
より、あるいは、アクティブサイクルにおける内部回路
の動作で昇圧電圧Ｖｐｐが正常レベルより低くなること
により、発振回路が動作する。この発振回路の発振動作
による信号をドライバ１０、１２が増幅して印加し、ポ
ンピングキャパシタ１４により昇圧ノード１６がおよそ
２Ｖｃｃ程度のレベルに昇圧される。このポンピング動
作はドライバ２、４及びポンピングキャパシタ６でも同
様に行われるので、接続ノード８の電圧レベルも２Ｖｃ
ｃ程度に昇圧される。したがって、昇圧ノード１６にチ
ャージされた電圧は、伝送トランジスタ１８のチャネル
を通じて昇圧電圧Ｖｐｐとして出力される。このような
方式によると、電源電圧Ｖｃｃを電圧源として使用する
発振回路による駆動で、結果的に２Ｖｃｃ−ＶＴ（ＶＴ
は伝送トランジスタ１８のしきい電圧）の昇圧電圧Ｖｐ
ｐを得られる。
より、あるいは、アクティブサイクルにおける内部回路
の動作で昇圧電圧Ｖｐｐが正常レベルより低くなること
により、発振回路が動作する。この発振回路の発振動作
による信号をドライバ１０、１２が増幅して印加し、ポ
ンピングキャパシタ１４により昇圧ノード１６がおよそ
２Ｖｃｃ程度のレベルに昇圧される。このポンピング動
作はドライバ２、４及びポンピングキャパシタ６でも同
様に行われるので、接続ノード８の電圧レベルも２Ｖｃ
ｃ程度に昇圧される。したがって、昇圧ノード１６にチ
ャージされた電圧は、伝送トランジスタ１８のチャネル
を通じて昇圧電圧Ｖｐｐとして出力される。このような
方式によると、電源電圧Ｖｃｃを電圧源として使用する
発振回路による駆動で、結果的に２Ｖｃｃ−ＶＴ（ＶＴ
は伝送トランジスタ１８のしきい電圧）の昇圧電圧Ｖｐ
ｐを得られる。
【０００６】図６のような電圧昇圧回路では、接続ノー
ド８及び昇圧ノード１６は電源電圧Ｖｃｃレベルに予め
プリチャージされる。したがって、電源電圧Ｖｃｃのレ
ベルが十分に高いときは（例えば外部印加電圧のレベル
が３．３Ｖとすれば３．０Ｖ以上）、昇圧電圧Ｖｐｐの
レベルも通常の所定レベルである約Ｖｃｃ＋１．５Ｖ以
上のレベルを得られる。この場合には伝送トランジスタ
１８によるＶＴ程度の電圧損失は問題とならない。しか
しながら、電源電圧Ｖｃｃのレベルが低くなると（例え
ば３．０Ｖ以下）、２Ｖｃｃ−ＶＴレベルで発生される
昇圧電圧Ｖｐｐに占めるＶＴの割合が相対的に大きくな
ってくる。したがって、低電源電圧の下では十分なレベ
ルの昇圧電圧Ｖｐｐを得ることが難しくなる。これを解
決するためにはＶＴの値を下げることが考えられるが、
ＶＴの値は、よく知られているように、パンチスルーへ
の対応でスケーリングに限界があるためにどうしても下
限がある。このように、図６に示すような電圧昇圧回路
では、特に、今後の集積度増加に伴って電源が低電源電
圧化される傾向を考えると、適切に対応しきれずに電圧
昇圧回路としての信頼性が低下することが予想でき、改
善の余地がある。
ド８及び昇圧ノード１６は電源電圧Ｖｃｃレベルに予め
プリチャージされる。したがって、電源電圧Ｖｃｃのレ
ベルが十分に高いときは（例えば外部印加電圧のレベル
が３．３Ｖとすれば３．０Ｖ以上）、昇圧電圧Ｖｐｐの
レベルも通常の所定レベルである約Ｖｃｃ＋１．５Ｖ以
上のレベルを得られる。この場合には伝送トランジスタ
１８によるＶＴ程度の電圧損失は問題とならない。しか
しながら、電源電圧Ｖｃｃのレベルが低くなると（例え
ば３．０Ｖ以下）、２Ｖｃｃ−ＶＴレベルで発生される
昇圧電圧Ｖｐｐに占めるＶＴの割合が相対的に大きくな
ってくる。したがって、低電源電圧の下では十分なレベ
ルの昇圧電圧Ｖｐｐを得ることが難しくなる。これを解
決するためにはＶＴの値を下げることが考えられるが、
ＶＴの値は、よく知られているように、パンチスルーへ
の対応でスケーリングに限界があるためにどうしても下
限がある。このように、図６に示すような電圧昇圧回路
では、特に、今後の集積度増加に伴って電源が低電源電
圧化される傾向を考えると、適切に対応しきれずに電圧
昇圧回路としての信頼性が低下することが予想でき、改
善の余地がある。
【０００７】
【発明が解決しようとする課題】したがって本発明の目
的は、特に低電源電圧の下でも信頼性の高い電圧昇圧回
路を提供することにある。また、本発明の他の目的は、
低電源電圧の下でも高レベルの昇圧電圧を出力できる電
圧昇圧回路を提供することにある。さらに、本発明のま
た他の目的は、伝送トランジスタによる電圧降下を排除
可能で高レベルの昇圧電圧を出力できる電圧昇圧回路を
提供することにある。
的は、特に低電源電圧の下でも信頼性の高い電圧昇圧回
路を提供することにある。また、本発明の他の目的は、
低電源電圧の下でも高レベルの昇圧電圧を出力できる電
圧昇圧回路を提供することにある。さらに、本発明のま
た他の目的は、伝送トランジスタによる電圧降下を排除
可能で高レベルの昇圧電圧を出力できる電圧昇圧回路を
提供することにある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明による電圧昇圧回路は、昇圧電圧を伝送
して出力する伝送手段である伝送トランジスタに対し、
そのウェル（バルク）に、昇圧電圧発生が発生される前
に予め所定レベルのバイアスを印加することを特徴とす
る。
るために本発明による電圧昇圧回路は、昇圧電圧を伝送
して出力する伝送手段である伝送トランジスタに対し、
そのウェル（バルク）に、昇圧電圧発生が発生される前
に予め所定レベルのバイアスを印加することを特徴とす
る。
【０００９】そのための電圧昇圧回路の具体的構成は、
伝送トランジスタとしてＰチャネル電界効果トランジス
タを用い、そして、昇圧電圧を発生する発振回路及びポ
ンプ回路に加えて、昇圧電圧発生に際し前記発振回路に
先立って動作する第２の発振回路と、該第２の発振回路
により駆動され、伝送トランジスタのウェルにバイアス
を供給するウェルバイアス供給回路と、を備えるように
する。
伝送トランジスタとしてＰチャネル電界効果トランジス
タを用い、そして、昇圧電圧を発生する発振回路及びポ
ンプ回路に加えて、昇圧電圧発生に際し前記発振回路に
先立って動作する第２の発振回路と、該第２の発振回路
により駆動され、伝送トランジスタのウェルにバイアス
を供給するウェルバイアス供給回路と、を備えるように
する。
【００１０】このような構成により、ウェルバイアス供
給回路によって供給されるバイアスが昇圧電圧のポンピ
ング前に予め伝送トランジスタのウェルに与えられ、伝
送トランジスタによる電圧降下を排除することができ
る。
給回路によって供給されるバイアスが昇圧電圧のポンピ
ング前に予め伝送トランジスタのウェルに与えられ、伝
送トランジスタによる電圧降下を排除することができ
る。
【００１１】
【実施例】以下、添付の図面を参照して本発明の好適な
実施例を詳細に説明する。以下の説明では、伝送トラン
ジスタ、ウェルバイアス供給回路、Ｖｐｐメインポンプ
回路等の特定詳細が本発明のより全般的な理解のために
提供される。しかしながら、本発明はこれら特定詳細で
なくとも、その他各種の実施形態によって実施可能であ
ることは、この分野で通常の知識を有する者には明らか
である。
実施例を詳細に説明する。以下の説明では、伝送トラン
ジスタ、ウェルバイアス供給回路、Ｖｐｐメインポンプ
回路等の特定詳細が本発明のより全般的な理解のために
提供される。しかしながら、本発明はこれら特定詳細で
なくとも、その他各種の実施形態によって実施可能であ
ることは、この分野で通常の知識を有する者には明らか
である。
【００１２】ここで、『ウェルバイアス供給回路』は、
所定の素子あるいは回路が形成される基板の該当ウェル
〔あるいはバルク（bulk）〕に所望のバイアスを供給す
る回路を意味する。また、『Ｖｐｐメインポンプ回路』
は、電圧昇圧回路において実質的に昇圧電圧Ｖｐｐをポ
ンピングする少なくともポンピングキャパシタを含む回
路を示す。そして、『電圧昇圧回路』は電圧昇圧動作に
関わるすべての回路を包括した回路を意味する。
所定の素子あるいは回路が形成される基板の該当ウェル
〔あるいはバルク（bulk）〕に所望のバイアスを供給す
る回路を意味する。また、『Ｖｐｐメインポンプ回路』
は、電圧昇圧回路において実質的に昇圧電圧Ｖｐｐをポ
ンピングする少なくともポンピングキャパシタを含む回
路を示す。そして、『電圧昇圧回路』は電圧昇圧動作に
関わるすべての回路を包括した回路を意味する。
【００１３】図１は、本発明による電圧昇圧回路の実施
例を概略的に示す機能ブロック図である。この例の電圧
昇圧回路は、メモリ装置のパワーアップ時、あるいは、
昇圧電圧Ｖｐｐが所定のレベルより低くなったときに、
予め設定された周期を有するクロックを発振出力する昇
圧電圧用発振回路２０と、この昇圧電圧用発振回路２０
の出力信号を受けてポンピングを行い昇圧電圧Ｖｐｐを
発生するＶｐｐメインポンプ回路２２と、このＶｐｐメ
インポンプ回路２２の出力電圧を交互に伝送するＰＭＯ
ＳＦＥＴからなる伝送トランジスタ２８、３０と、Ｖｐ
ｐメインポンプ回路２２の出力信号に対応して伝送トラ
ンジスタ２８、３０の導通／非導通を制御するＣＶＳＬ
（Cascade Voltage Switching Logic）回路２４、２６
と、伝送トランジスタ２８、３０のウェルにバイアスを
供給するウェルバイアス供給回路３２と、メモリ装置の
パワーアップ時又は昇圧電圧Ｖｐｐが所定レベルより降
下するときに予め設定された周期を有するクロックを発
振出力してウェルバイアス供給回路３２に与えるウェル
バイアス用発振回路３４と、伝送トランジスタ２８、３
０の各ドレイン端子が共通に接続されて昇圧電圧Ｖｐｐ
を出力する昇圧ノード３６と、を備えてなっている。
例を概略的に示す機能ブロック図である。この例の電圧
昇圧回路は、メモリ装置のパワーアップ時、あるいは、
昇圧電圧Ｖｐｐが所定のレベルより低くなったときに、
予め設定された周期を有するクロックを発振出力する昇
圧電圧用発振回路２０と、この昇圧電圧用発振回路２０
の出力信号を受けてポンピングを行い昇圧電圧Ｖｐｐを
発生するＶｐｐメインポンプ回路２２と、このＶｐｐメ
インポンプ回路２２の出力電圧を交互に伝送するＰＭＯ
ＳＦＥＴからなる伝送トランジスタ２８、３０と、Ｖｐ
ｐメインポンプ回路２２の出力信号に対応して伝送トラ
ンジスタ２８、３０の導通／非導通を制御するＣＶＳＬ
（Cascade Voltage Switching Logic）回路２４、２６
と、伝送トランジスタ２８、３０のウェルにバイアスを
供給するウェルバイアス供給回路３２と、メモリ装置の
パワーアップ時又は昇圧電圧Ｖｐｐが所定レベルより降
下するときに予め設定された周期を有するクロックを発
振出力してウェルバイアス供給回路３２に与えるウェル
バイアス用発振回路３４と、伝送トランジスタ２８、３
０の各ドレイン端子が共通に接続されて昇圧電圧Ｖｐｐ
を出力する昇圧ノード３６と、を備えてなっている。
【００１４】この電圧昇圧回路は、伝送トランジスタ２
８、３０としてＰチャネル電界効果トランジスタである
ＰＭＯＳＦＥＴを用いている点、そして伝送トランジス
タ２８、３０の各ウェルに所定のバイアスを供給するウ
ェルバイアス供給回路３２を備えている点に主な特徴が
ある。伝送トランジスタ２８、３０として他の形態のト
ランジスタを用いることも可能ではあるが、特にＰＭＯ
ＳＦＥＴとすることで後述のような利点が得られるので
好ましい。したがって、本例ではＰＭＯＳＦＥＴについ
て主に説明する。
８、３０としてＰチャネル電界効果トランジスタである
ＰＭＯＳＦＥＴを用いている点、そして伝送トランジス
タ２８、３０の各ウェルに所定のバイアスを供給するウ
ェルバイアス供給回路３２を備えている点に主な特徴が
ある。伝送トランジスタ２８、３０として他の形態のト
ランジスタを用いることも可能ではあるが、特にＰＭＯ
ＳＦＥＴとすることで後述のような利点が得られるので
好ましい。したがって、本例ではＰＭＯＳＦＥＴについ
て主に説明する。
【００１５】昇圧電圧用発振回路２０及びウェルバイア
ス用発振回路３４は、この分野ですでによく知られた回
路で実施可能であり、例えば、本願出願人により１９９
１年１２月１８日付けで出願された韓国特許出願第９１
−２３３４３号「複数個の動作電圧に対応するリフレッ
シュタイマー」に開示されている発振器を用いて実施し
得る。また、Ｖｐｐメインポンプ回路２２も、この分野
ですでによく知られた回路構成で実施可能である。ただ
し、その構成において、ＣＶＳＬ回路２４、２６を制御
するための論理を考慮しなければならない。ＣＶＳＬ回
路２４自体は、他の回路構成、例えばインバータ等を利
用したものでも十分実施可能である。
ス用発振回路３４は、この分野ですでによく知られた回
路で実施可能であり、例えば、本願出願人により１９９
１年１２月１８日付けで出願された韓国特許出願第９１
−２３３４３号「複数個の動作電圧に対応するリフレッ
シュタイマー」に開示されている発振器を用いて実施し
得る。また、Ｖｐｐメインポンプ回路２２も、この分野
ですでによく知られた回路構成で実施可能である。ただ
し、その構成において、ＣＶＳＬ回路２４、２６を制御
するための論理を考慮しなければならない。ＣＶＳＬ回
路２４自体は、他の回路構成、例えばインバータ等を利
用したものでも十分実施可能である。
【００１６】この電圧昇圧回路で考慮すべき重要点とし
て、より安定的で信頼性の高い昇圧動作を行うため、昇
圧電圧ポンピング動作の前に、伝送トランジスタ２８、
３０のウェルへウェルバイアス用発振回路３４及びウェ
ルバイアス供給回路３２から予め設定されたバイアスを
供給するように構成するという点がある。したがって、
ウェルバイアス用発振回路３４が昇圧電圧用発振回路２
０より先に発振動作を遂行するように、ウェルバイアス
用発振回路３４は電源電圧Ｖｃｃで、昇圧電圧用発振回
路２０はスタートアップ信号ＶＣＣＨで動作するように
構成する。このスタートアップ信号ＶＣＣＨは、電源電
圧Ｖｃｃが所定の電圧レベルまで上昇したときにエネー
ブルされる信号で、これについては上述の韓国特許出願
第９１−２３３４３号に開示されているので詳細説明は
省略する。
て、より安定的で信頼性の高い昇圧動作を行うため、昇
圧電圧ポンピング動作の前に、伝送トランジスタ２８、
３０のウェルへウェルバイアス用発振回路３４及びウェ
ルバイアス供給回路３２から予め設定されたバイアスを
供給するように構成するという点がある。したがって、
ウェルバイアス用発振回路３４が昇圧電圧用発振回路２
０より先に発振動作を遂行するように、ウェルバイアス
用発振回路３４は電源電圧Ｖｃｃで、昇圧電圧用発振回
路２０はスタートアップ信号ＶＣＣＨで動作するように
構成する。このスタートアップ信号ＶＣＣＨは、電源電
圧Ｖｃｃが所定の電圧レベルまで上昇したときにエネー
ブルされる信号で、これについては上述の韓国特許出願
第９１−２３３４３号に開示されているので詳細説明は
省略する。
【００１７】図１の電圧昇圧回路の動作について次に説
明する。まず、メモリ装置のパワーアップにより電源電
圧Ｖｃｃが供給されるとウェルバイアス用発振回路３４
が動作し、これに応答してウェルバイアス供給回路３２
が駆動される。その結果、ウェルバイアス供給回路３２
により伝送トランジスタ２８、３０のウェル電圧が生じ
る。この伝送トランジスタ２８、３０に対するウェル電
圧印加により、後述のようにして電圧昇圧回路が安定動
作する。次いで信号ＶＣＣＨがエネーブルされると、昇
圧電圧用発振回路２０が動作してＶｐｐメインポンプ回
路２２が駆動される。つまり、Ｖｐｐメインポンプ回路
２２でポンピングにより所定のレベルまで上昇した昇圧
電圧Ｖｐｐが発生される。発生した昇圧電圧Ｖｐｐは、
ＣＶＳＬ回路２４、２６の制御に応じて導通／非導通と
なる伝送トランジスタ２８、３０のチャネルを介して昇
圧ノード３６に伝送される。すなわち、伝送トランジス
タ２８、３０の導通動作を交互に行う、いわゆる二重昇
圧（double boost）方式で昇圧効率を向上させている。
そして、Ｖｐｐメインポンプ回路２２から出力された昇
圧電圧Ｖｐｐは電圧降下することなく昇圧ノード３６に
伝送される。これは、ウェルにバイアスのかけられたＰ
ＭＯＳトランジスタのデバイス特性による（詳細後
述）。
明する。まず、メモリ装置のパワーアップにより電源電
圧Ｖｃｃが供給されるとウェルバイアス用発振回路３４
が動作し、これに応答してウェルバイアス供給回路３２
が駆動される。その結果、ウェルバイアス供給回路３２
により伝送トランジスタ２８、３０のウェル電圧が生じ
る。この伝送トランジスタ２８、３０に対するウェル電
圧印加により、後述のようにして電圧昇圧回路が安定動
作する。次いで信号ＶＣＣＨがエネーブルされると、昇
圧電圧用発振回路２０が動作してＶｐｐメインポンプ回
路２２が駆動される。つまり、Ｖｐｐメインポンプ回路
２２でポンピングにより所定のレベルまで上昇した昇圧
電圧Ｖｐｐが発生される。発生した昇圧電圧Ｖｐｐは、
ＣＶＳＬ回路２４、２６の制御に応じて導通／非導通と
なる伝送トランジスタ２８、３０のチャネルを介して昇
圧ノード３６に伝送される。すなわち、伝送トランジス
タ２８、３０の導通動作を交互に行う、いわゆる二重昇
圧（double boost）方式で昇圧効率を向上させている。
そして、Ｖｐｐメインポンプ回路２２から出力された昇
圧電圧Ｖｐｐは電圧降下することなく昇圧ノード３６に
伝送される。これは、ウェルにバイアスのかけられたＰ
ＭＯＳトランジスタのデバイス特性による（詳細後
述）。
【００１８】昇圧ノード３６にチャージされた昇圧電圧
Ｖｐｐはメモリ装置の内部回路に供給される。そして、
昇圧電圧Ｖｐｐのレベルが所定のレベルより低くなる場
合はこれを検出器（図示略）が検出し、再度上記のよう
な一連の動作を繰り返すことで一定の昇圧電圧Ｖｐｐが
供給される。
Ｖｐｐはメモリ装置の内部回路に供給される。そして、
昇圧電圧Ｖｐｐのレベルが所定のレベルより低くなる場
合はこれを検出器（図示略）が検出し、再度上記のよう
な一連の動作を繰り返すことで一定の昇圧電圧Ｖｐｐが
供給される。
【００１９】図２に、図１の電圧昇圧回路の具体例を示
す。同図の構成は図１に示すブロック構成に従って実施
したものであるが、ポンピングノード８２、８４をプリ
チャージするプリチャージ回路８０と、クランプ回路１
４０を更に備えている。
す。同図の構成は図１に示すブロック構成に従って実施
したものであるが、ポンピングノード８２、８４をプリ
チャージするプリチャージ回路８０と、クランプ回路１
４０を更に備えている。
【００２０】昇圧電圧用発振回路２０及びウェルバイア
ス用発振回路３４は、すでによく知られた構成なので詳
細な説明は省略する。この昇圧電圧用発振回路２０は出
力信号ＶＰＰＯＳＣ、ウェルバイアス用発振回路３４は
出力信号ＷＥＬＬＯＳＣを発振出力する。
ス用発振回路３４は、すでによく知られた構成なので詳
細な説明は省略する。この昇圧電圧用発振回路２０は出
力信号ＶＰＰＯＳＣ、ウェルバイアス用発振回路３４は
出力信号ＷＥＬＬＯＳＣを発振出力する。
【００２１】Ｖｐｐメインポンプ回路２２は、昇圧電圧
用発振回路２０の出力信号ＶＰＰＯＳＣを直接的に一方
の入力とすると共に遅延回路４２、４４を介した後に他
方の入力とするＮＯＲゲート４６と、ＮＯＲゲート４６
の出力信号を直接的に一方の入力とすると共に遅延回路
４８、５０を介した後に他方の入力とするＮＡＮＤゲー
ト５６と、ＮＡＮＤゲート５６の出力端子に入力端子が
接続されたインバータ５８と、遅延回路５０の出力端子
に入力端子が接続された増幅回路５２、５４と、増幅回
路５４の出力端子に一方の電極が接続されたポンピング
キャパシタ６０と、出力信号ＶＰＰＯＳＣを直接的に一
方の入力とすると共に遅延回路４２、４４を化した後に
他方の入力とするＮＡＮＤゲート６２と、インバータ６
４を介したＮＡＮＤゲート６２の出力信号を直接的に一
方の入力とすると共に遅延回路６６、６８を介した後に
他方の入力とするＮＡＮＤゲート７４と、ＮＡＮＤゲー
ト７４の出力端子に入力端子が接続されたインバータ７
６と、遅延回路６８の出力端子に入力端子が接続された
増幅回路７０、７２と、増幅回路７２の出力端子に一方
の電極が接続されたポンピングキャパシタ７８と、から
構成される。
用発振回路２０の出力信号ＶＰＰＯＳＣを直接的に一方
の入力とすると共に遅延回路４２、４４を介した後に他
方の入力とするＮＯＲゲート４６と、ＮＯＲゲート４６
の出力信号を直接的に一方の入力とすると共に遅延回路
４８、５０を介した後に他方の入力とするＮＡＮＤゲー
ト５６と、ＮＡＮＤゲート５６の出力端子に入力端子が
接続されたインバータ５８と、遅延回路５０の出力端子
に入力端子が接続された増幅回路５２、５４と、増幅回
路５４の出力端子に一方の電極が接続されたポンピング
キャパシタ６０と、出力信号ＶＰＰＯＳＣを直接的に一
方の入力とすると共に遅延回路４２、４４を化した後に
他方の入力とするＮＡＮＤゲート６２と、インバータ６
４を介したＮＡＮＤゲート６２の出力信号を直接的に一
方の入力とすると共に遅延回路６６、６８を介した後に
他方の入力とするＮＡＮＤゲート７４と、ＮＡＮＤゲー
ト７４の出力端子に入力端子が接続されたインバータ７
６と、遅延回路６８の出力端子に入力端子が接続された
増幅回路７０、７２と、増幅回路７２の出力端子に一方
の電極が接続されたポンピングキャパシタ７８と、から
構成される。
【００２２】プリチャージ回路８０は、例えば本願出願
人により１９９２年６月２６日付けで出願された韓国特
許出願第９２−１１２４２号「半導体メモリの昇圧装
置」に開示されているプリチャージ回路等のすでによく
知られた構成で実施できる。この回路により、ポンピン
グノード８２、８４は電源電圧Ｖｃｃレベルにプリチャ
ージされる。
人により１９９２年６月２６日付けで出願された韓国特
許出願第９２−１１２４２号「半導体メモリの昇圧装
置」に開示されているプリチャージ回路等のすでによく
知られた構成で実施できる。この回路により、ポンピン
グノード８２、８４は電源電圧Ｖｃｃレベルにプリチャ
ージされる。
【００２３】ＣＶＳＬ回路２４、２６は、この分野でよ
く知られたラッチ形態の同様の構成をもっており、それ
ぞれ伝送トランジスタ２８、３０を制御する。
く知られたラッチ形態の同様の構成をもっており、それ
ぞれ伝送トランジスタ２８、３０を制御する。
【００２４】ウェルバイアス供給回路３２は、ウェルバ
イアス用発振回路３４の出力信号ＷＥＬＬＯＳＣを入力
とするインバータ８６と、インバータ８６の出力信号を
各一方の電極に受ける並列接続された２つのキャパシタ
９０、１０４と、インバータ８６の出力端子に直列接続
されたインバータ８８と、インバータ８８の出力信号を
各一方の電極に受ける並列接続された２つのキャパシタ
９２、１０２と、キャパシタ９０の他方の電極につなが
れたノードに電圧を供給するトランジスタ９４と、キャ
パシタ９２の他方の電極につながれたノードに電圧を供
給するトランジスタ９８と、キャパシタ９０の他方の電
極に入力端子が接続され、該電極にチャージされる電圧
をキャパシタ９２の他方の電極に伝送するダイオード形
トランジスタ９６と、キャパシタ９２の他方の電極にチ
ャージされる電圧をウェルノード１１４に伝送するダイ
オード形トランジスタ１００と、キャパシタ１０２の他
方の電極につながれたノードに電圧を供給するトランジ
スタ１０６と、キャパシタ１０４の他方の電極につなが
れたノードに電圧を供給するトランジスタ１１０と、キ
ャパシタ１０２の他方の電極に入力端子が接続され、該
電極にチャージされる電圧をキャパシタ１０４の他方の
電極に伝送するダイオード形トランジスタ１０８と、キ
ャパシタ１０４の他方の電極にチャージされる電圧をウ
ェルノード１１４に伝送するダイオード形トランジスタ
１１２と、から構成される。
イアス用発振回路３４の出力信号ＷＥＬＬＯＳＣを入力
とするインバータ８６と、インバータ８６の出力信号を
各一方の電極に受ける並列接続された２つのキャパシタ
９０、１０４と、インバータ８６の出力端子に直列接続
されたインバータ８８と、インバータ８８の出力信号を
各一方の電極に受ける並列接続された２つのキャパシタ
９２、１０２と、キャパシタ９０の他方の電極につなが
れたノードに電圧を供給するトランジスタ９４と、キャ
パシタ９２の他方の電極につながれたノードに電圧を供
給するトランジスタ９８と、キャパシタ９０の他方の電
極に入力端子が接続され、該電極にチャージされる電圧
をキャパシタ９２の他方の電極に伝送するダイオード形
トランジスタ９６と、キャパシタ９２の他方の電極にチ
ャージされる電圧をウェルノード１１４に伝送するダイ
オード形トランジスタ１００と、キャパシタ１０２の他
方の電極につながれたノードに電圧を供給するトランジ
スタ１０６と、キャパシタ１０４の他方の電極につなが
れたノードに電圧を供給するトランジスタ１１０と、キ
ャパシタ１０２の他方の電極に入力端子が接続され、該
電極にチャージされる電圧をキャパシタ１０４の他方の
電極に伝送するダイオード形トランジスタ１０８と、キ
ャパシタ１０４の他方の電極にチャージされる電圧をウ
ェルノード１１４に伝送するダイオード形トランジスタ
１１２と、から構成される。
【００２５】ウェルノード１１４に対しては、プリチャ
ージ又は初期化（initialization）のため、さらにはウ
ェルノード１１４にかかる電圧がＶｃｃ＋４ＶＴＨを越
えないようにクランプするためにクランプ回路１４０が
設けられる。このクランプ回路１４０は４つのクランプ
用トランジスタ１４２、１４４、１４６、１４８から構
成され、これらトランジスタによりクランプレベルがＶ
ｃｃ＋４ＶＴＨに定められる。ただし、これは設計思想
に応じて適宜変更可能である。このクランプ回路１４０
によりウェルバイアスの過上昇を防止し、素子の損傷を
防ぐ。
ージ又は初期化（initialization）のため、さらにはウ
ェルノード１１４にかかる電圧がＶｃｃ＋４ＶＴＨを越
えないようにクランプするためにクランプ回路１４０が
設けられる。このクランプ回路１４０は４つのクランプ
用トランジスタ１４２、１４４、１４６、１４８から構
成され、これらトランジスタによりクランプレベルがＶ
ｃｃ＋４ＶＴＨに定められる。ただし、これは設計思想
に応じて適宜変更可能である。このクランプ回路１４０
によりウェルバイアスの過上昇を防止し、素子の損傷を
防ぐ。
【００２６】尚、図２では省略しているが、昇圧ノード
３６に初期化又はプリチャージのための別途の手段を設
けるとなおよい。
３６に初期化又はプリチャージのための別途の手段を設
けるとなおよい。
【００２７】図３は、本発明のより容易な理解のために
示すものであって、図２の伝送トランジスタ２８、３０
のウェルにバイアスを供給するための構成を断面図で示
している。その構成を次に説明する。
示すものであって、図２の伝送トランジスタ２８、３０
のウェルにバイアスを供給するための構成を断面図で示
している。その構成を次に説明する。
【００２８】Ｐ形基板（substrate ）１５０にＮ形ウェ
ル１５２が形成され、このＮ形ウェル１５２に不純物層
としてＰ+ 層１５４、１５６とＮ+ 層１５８とが形成さ
れている。またＮ形ウェル１５２の両側にはフィールド
酸化膜１６０がそれぞれ形成されている。そして、Ｐ+
層１５４とＰ+ 層１５６との間に伝送トランジスタ２８
（又は３０）のチャネルとなる領域が形成され、このチ
ャネル上に酸化膜１６４を介してゲート電極１６２が形
成される。このような構成において、Ｎ形ウェル１５２
は、例えばＮ形基板に形成したＰ形ウェル内にＮ形ウェ
ルを形成しても実施可能である。
ル１５２が形成され、このＮ形ウェル１５２に不純物層
としてＰ+ 層１５４、１５６とＮ+ 層１５８とが形成さ
れている。またＮ形ウェル１５２の両側にはフィールド
酸化膜１６０がそれぞれ形成されている。そして、Ｐ+
層１５４とＰ+ 層１５６との間に伝送トランジスタ２８
（又は３０）のチャネルとなる領域が形成され、このチ
ャネル上に酸化膜１６４を介してゲート電極１６２が形
成される。このような構成において、Ｎ形ウェル１５２
は、例えばＮ形基板に形成したＰ形ウェル内にＮ形ウェ
ルを形成しても実施可能である。
【００２９】形成されたＰ+ 層１５４はポンピングノー
ド８２（又は８４）と接続され、Ｐ + 層１５６は昇圧ノ
ード３６と接続される。そして、Ｎ+ 層１５８は電圧Ｗ
ＥＬＬ＜ＶＰＰＷ＞を供給するウェルノード１１４と接
続され、ゲート電極１６２はＣＶＳＬ回路２４（又は２
６）のトランジスタ１２６とトランジスタ１１８との接
続ノード（又はトランジスタ１３２とトランジスタ１２
８との接続ノード）と接続される。
ド８２（又は８４）と接続され、Ｐ + 層１５６は昇圧ノ
ード３６と接続される。そして、Ｎ+ 層１５８は電圧Ｗ
ＥＬＬ＜ＶＰＰＷ＞を供給するウェルノード１１４と接
続され、ゲート電極１６２はＣＶＳＬ回路２４（又は２
６）のトランジスタ１２６とトランジスタ１１８との接
続ノード（又はトランジスタ１３２とトランジスタ１２
８との接続ノード）と接続される。
【００３０】ここで、伝送トランジスタ２８、３０の各
ウェル領域に対しバイアスを供給する理由について説明
する。ＣＭＯＳ技術の微細化により、寄生バイポーラ
（parasitic bipolar）を原因としたラッチアップ現象
が問題となっていることはこの分野においてよく知られ
ている。したがって、寄生バイポーラトランジスタの電
流増幅率を低め、さらに基板抵抗及びウェル抵抗を低め
るのがラッチアップ耐性を高めるには効果的である。図
２の回路構成において、伝送トランジスタ２８、３０は
ＰＭＯＳトランジスタで形成されているので、昇圧電圧
Ｖｐｐのポンピング動作に際して、図３に示すＰ+ 層１
５４とＮ形ウェル１５２との間、そしてＰ + 層１５６と
Ｎ形ウェル１５２との間に順方向バイアスがかかるおそ
れがある。そのようになった場合、図２の回路が正常動
作しにくいということは容易に予想できる。そこで、こ
れを前もって防ぐために、昇圧電圧Ｖｐｐのポンピング
動作前に伝送トランジスタ２８、３０のウェルに予めバ
イアスを供給するようにしたものである。
ウェル領域に対しバイアスを供給する理由について説明
する。ＣＭＯＳ技術の微細化により、寄生バイポーラ
（parasitic bipolar）を原因としたラッチアップ現象
が問題となっていることはこの分野においてよく知られ
ている。したがって、寄生バイポーラトランジスタの電
流増幅率を低め、さらに基板抵抗及びウェル抵抗を低め
るのがラッチアップ耐性を高めるには効果的である。図
２の回路構成において、伝送トランジスタ２８、３０は
ＰＭＯＳトランジスタで形成されているので、昇圧電圧
Ｖｐｐのポンピング動作に際して、図３に示すＰ+ 層１
５４とＮ形ウェル１５２との間、そしてＰ + 層１５６と
Ｎ形ウェル１５２との間に順方向バイアスがかかるおそ
れがある。そのようになった場合、図２の回路が正常動
作しにくいということは容易に予想できる。そこで、こ
れを前もって防ぐために、昇圧電圧Ｖｐｐのポンピング
動作前に伝送トランジスタ２８、３０のウェルに予めバ
イアスを供給するようにしたものである。
【００３１】図４に、図２の回路における各信号のタイ
ミングを波形図で示す。この図４のタイミング図に基づ
いて図２の回路の動作特性を説明する。
ミングを波形図で示す。この図４のタイミング図に基づ
いて図２の回路の動作特性を説明する。
【００３２】まず、メモリ装置がパワーアップされて電
源電圧Ｖｃｃが印加されると（信号ＶＣＣＨの論理“ハ
イ”エネーブル前）、昇圧電圧Ｖｐｐのレベルが低いと
き（例えばＶｃｃ−ＶＴ以下のレベル）にこれを検出す
るＶＰＰ検出器（図示略）の出力信号φＤＥＴが、論理
“ロウ”から論理“ハイ”にエネーブルされる（矢示ｔ
１）。これによりウェルバイアス用発振回路３４が動作
し、出力信号ＷＥＬＬＯＳＣが出力される（矢示ｔ
２）。この出力信号ＷＥＬＬＯＳＣによりウェルバイア
ス供給回路３２が動作して伝送トランジスタ２８、３０
にウェルバイアスＷＥＬＬ＜ＶＰＰＷ＞を供給する（矢
示ｔ３）。このときのウェルバイアス供給回路３２の動
作は、提供される出力信号ＷＥＬＬＯＳＣのトグル（to
ggle）に従う二重ポンピングを行うことになる。これに
よりウェルバイアス供給回路３２の出力は、３Ｖｃｃ−
３ＶＴＨ（ＶＴＨはＮＭＯＳトランジスタのしきい電
圧）の電圧レベルとなる。さらにこのとき、ウェルバイ
アス供給回路３２の出力がＶｃｃ＋４ＶＴＨの電圧レベ
ルより高くなろうとすると、クランプ回路１４０により
ウェルノード１１４の電圧レベルがクランプされる。
源電圧Ｖｃｃが印加されると（信号ＶＣＣＨの論理“ハ
イ”エネーブル前）、昇圧電圧Ｖｐｐのレベルが低いと
き（例えばＶｃｃ−ＶＴ以下のレベル）にこれを検出す
るＶＰＰ検出器（図示略）の出力信号φＤＥＴが、論理
“ロウ”から論理“ハイ”にエネーブルされる（矢示ｔ
１）。これによりウェルバイアス用発振回路３４が動作
し、出力信号ＷＥＬＬＯＳＣが出力される（矢示ｔ
２）。この出力信号ＷＥＬＬＯＳＣによりウェルバイア
ス供給回路３２が動作して伝送トランジスタ２８、３０
にウェルバイアスＷＥＬＬ＜ＶＰＰＷ＞を供給する（矢
示ｔ３）。このときのウェルバイアス供給回路３２の動
作は、提供される出力信号ＷＥＬＬＯＳＣのトグル（to
ggle）に従う二重ポンピングを行うことになる。これに
よりウェルバイアス供給回路３２の出力は、３Ｖｃｃ−
３ＶＴＨ（ＶＴＨはＮＭＯＳトランジスタのしきい電
圧）の電圧レベルとなる。さらにこのとき、ウェルバイ
アス供給回路３２の出力がＶｃｃ＋４ＶＴＨの電圧レベ
ルより高くなろうとすると、クランプ回路１４０により
ウェルノード１１４の電圧レベルがクランプされる。
【００３３】図４に矢示ｔ３で示すウェルバイアスＷＥ
ＬＬ＜ＶＰＰＷ＞のエネーブルにより、Ｖｐｐメインポ
ンプ回路２２のポンピング動作前に予め伝送トランジス
タ２８、３０のウェルにバイアスが供給される。
ＬＬ＜ＶＰＰＷ＞のエネーブルにより、Ｖｐｐメインポ
ンプ回路２２のポンピング動作前に予め伝送トランジス
タ２８、３０のウェルにバイアスが供給される。
【００３４】続いて、電源電圧Ｖｃｃが所定のレベルま
で上昇するとエネーブルされる信号ＶＣＣＨが電源電圧
Ｖｃｃの印加に遅れて論理“ハイ”にエネーブルされる
と（矢示ｔ４）、このときには信号φＤＥＴがまだ論理
“ハイ”にエネーブルされているので昇圧電圧用発振回
路２０が動作して出力信号ＶＰＰＯＳＣが発生される
（矢示ｔ６）。そして信号ＶＰＰＯＳＣが発振出力され
ると、Ｖｐｐメインポンプ回路２２で昇圧電圧Ｖｐｐの
ポンピング動作が遂行される。
で上昇するとエネーブルされる信号ＶＣＣＨが電源電圧
Ｖｃｃの印加に遅れて論理“ハイ”にエネーブルされる
と（矢示ｔ４）、このときには信号φＤＥＴがまだ論理
“ハイ”にエネーブルされているので昇圧電圧用発振回
路２０が動作して出力信号ＶＰＰＯＳＣが発生される
（矢示ｔ６）。そして信号ＶＰＰＯＳＣが発振出力され
ると、Ｖｐｐメインポンプ回路２２で昇圧電圧Ｖｐｐの
ポンピング動作が遂行される。
【００３５】すなわち、信号ＶＣＣＯＳＣが論理“ハ
イ”となると、ＮＡＮＤゲート６２及びインバータチェ
ーン６４、６６、６８、７０、７２を経てポンピングキ
ャパシタ７８でポンピングが行われる。それにより、プ
リチャージ回路８０によって電源電圧Ｖｃｃレベルにプ
リチャージされているポンピングノード８４が２Ｖｃｃ
レベルにポンピングされる（矢示ｔ７）。このポンピン
グノード８４の２Ｖｃｃレベルは、ＣＶＳＬ回路２６の
出力信号がポンピングノード８４と反対の位相で論理
“ロウ”（基準電位）にエネーブルされるとき（矢示ｔ
８）に伝送トランジスタ３０のチャネルを経て伝送さ
れ、昇圧ノード３６に現れる昇圧電圧Ｖｐｐを２Ｖｃｃ
レベルへ引き上げる（矢示ｔ９）。また、信号ＶＰＰＯ
ＳＣが論理“ロウ”となると、ＮＯＲゲート４６及びイ
ンバータチェーン４８、５０、５２、５４を経てポンピ
ングキャパシタ６０でポンピングが行われる。それによ
り、プリチャージ回路８０によって電源電圧Ｖｃｃレベ
ルにプリチャージされているポンピングノード８２が２
Ｖｃｃレベルにポンピングされる。このポンピングノー
ド８２の２Ｖｃｃレベルは、ＣＶＳＬ回路２４の出力信
号がポンピングノード８２とは反対の位相で論理“ロ
ウ”（基準電位）にエネーブルされるときに伝送トラン
ジスタ２８のチャネルを経て伝送され、昇圧ノード３６
を２Ｖｃｃレベルとする。このような過程を繰り返し、
信号ＶＰＰＯＳＣのトグルに対応してポンピングキャパ
シタ６０、７８によるポンピングが行われて所望の昇圧
電圧Ｖｐｐが得られる。
イ”となると、ＮＡＮＤゲート６２及びインバータチェ
ーン６４、６６、６８、７０、７２を経てポンピングキ
ャパシタ７８でポンピングが行われる。それにより、プ
リチャージ回路８０によって電源電圧Ｖｃｃレベルにプ
リチャージされているポンピングノード８４が２Ｖｃｃ
レベルにポンピングされる（矢示ｔ７）。このポンピン
グノード８４の２Ｖｃｃレベルは、ＣＶＳＬ回路２６の
出力信号がポンピングノード８４と反対の位相で論理
“ロウ”（基準電位）にエネーブルされるとき（矢示ｔ
８）に伝送トランジスタ３０のチャネルを経て伝送さ
れ、昇圧ノード３６に現れる昇圧電圧Ｖｐｐを２Ｖｃｃ
レベルへ引き上げる（矢示ｔ９）。また、信号ＶＰＰＯ
ＳＣが論理“ロウ”となると、ＮＯＲゲート４６及びイ
ンバータチェーン４８、５０、５２、５４を経てポンピ
ングキャパシタ６０でポンピングが行われる。それによ
り、プリチャージ回路８０によって電源電圧Ｖｃｃレベ
ルにプリチャージされているポンピングノード８２が２
Ｖｃｃレベルにポンピングされる。このポンピングノー
ド８２の２Ｖｃｃレベルは、ＣＶＳＬ回路２４の出力信
号がポンピングノード８２とは反対の位相で論理“ロ
ウ”（基準電位）にエネーブルされるときに伝送トラン
ジスタ２８のチャネルを経て伝送され、昇圧ノード３６
を２Ｖｃｃレベルとする。このような過程を繰り返し、
信号ＶＰＰＯＳＣのトグルに対応してポンピングキャパ
シタ６０、７８によるポンピングが行われて所望の昇圧
電圧Ｖｐｐが得られる。
【００３６】以上の昇圧電圧Ｖｐｐのポンピングに際し
て、伝送トランジスタ２８、３０のウェルには、ウェル
バイアス供給回路３２によってウェルバイアスがすでに
供給されているので、ラッチアップ等の誤動作を生じる
ことなく正常な昇圧動作を遂行できる。尚、上記の説明
では、パワーアップ時の動作過程に対してのみ述べてい
るが、メモリ装置内部回路の動作による電源電圧Ｖｃｃ
のレベル低下の際にも同様の動作を遂行することで昇圧
が行われることは容易に理解できよう。
て、伝送トランジスタ２８、３０のウェルには、ウェル
バイアス供給回路３２によってウェルバイアスがすでに
供給されているので、ラッチアップ等の誤動作を生じる
ことなく正常な昇圧動作を遂行できる。尚、上記の説明
では、パワーアップ時の動作過程に対してのみ述べてい
るが、メモリ装置内部回路の動作による電源電圧Ｖｃｃ
のレベル低下の際にも同様の動作を遂行することで昇圧
が行われることは容易に理解できよう。
【００３７】図５に、上記実施例のシミュレーション結
果をグラフにして示す。電源電圧Ｖｃｃが０Ｖから１．
８Ｖに立上がるとき、電源電圧Ｖｃｃの約１．６Ｖで、
ウェルバイアス供給回路３２の出力電圧ＷＥＬＬ＜ＶＰ
ＰＷ＞は３．６Ｖ以上になる。また、信号ＶＣＣＨは、
電源電圧Ｖｃｃが安定するレベル、すなわちほぼ１．８
Ｖに至ったときにエネーブルされる。そして、この信号
ＶＣＣＨを受けて昇圧電圧用発振回路２０が動作してポ
ンピングノード８２、８４が２Ｖｃｃレベルとなると、
伝送トランジスタ２８、３０により昇圧ノード３６の昇
圧電圧Ｖｐｐが３．３Ｖの電圧レベルとなる。この図５
の電圧波形からも分かるように、この実施例の回路によ
れば、低電源電圧でも安定した昇圧電圧Ｖｐｐを得られ
る。
果をグラフにして示す。電源電圧Ｖｃｃが０Ｖから１．
８Ｖに立上がるとき、電源電圧Ｖｃｃの約１．６Ｖで、
ウェルバイアス供給回路３２の出力電圧ＷＥＬＬ＜ＶＰ
ＰＷ＞は３．６Ｖ以上になる。また、信号ＶＣＣＨは、
電源電圧Ｖｃｃが安定するレベル、すなわちほぼ１．８
Ｖに至ったときにエネーブルされる。そして、この信号
ＶＣＣＨを受けて昇圧電圧用発振回路２０が動作してポ
ンピングノード８２、８４が２Ｖｃｃレベルとなると、
伝送トランジスタ２８、３０により昇圧ノード３６の昇
圧電圧Ｖｐｐが３．３Ｖの電圧レベルとなる。この図５
の電圧波形からも分かるように、この実施例の回路によ
れば、低電源電圧でも安定した昇圧電圧Ｖｐｐを得られ
る。
【００３８】図２の回路図、図４のタイミング図は、図
１のブロック図に沿って実施可能な回路の最適なものの
一例であり、この分野で通常の知識を有する者ならば、
そのような回路構成に限らずとも本発明の技術思想を実
施可能であることは容易に理解できよう。
１のブロック図に沿って実施可能な回路の最適なものの
一例であり、この分野で通常の知識を有する者ならば、
そのような回路構成に限らずとも本発明の技術思想を実
施可能であることは容易に理解できよう。
【００３９】
【発明の効果】以上述べてきたように本発明による電圧
昇圧回路は、伝送トランジスタを特にＰチャネル電界効
果トランジスタとし、該トランジスタのウェルにウェル
バイアスを供給するようにしたことで、伝送トランジス
タによる電圧降下をなくしてより高い昇圧電圧Ｖｐｐを
出力することができ、低電源電圧における信頼性が向上
する。したがって、半導体チップの更なる高集積化、低
消費電力化に大きく寄与するものである。
昇圧回路は、伝送トランジスタを特にＰチャネル電界効
果トランジスタとし、該トランジスタのウェルにウェル
バイアスを供給するようにしたことで、伝送トランジス
タによる電圧降下をなくしてより高い昇圧電圧Ｖｐｐを
出力することができ、低電源電圧における信頼性が向上
する。したがって、半導体チップの更なる高集積化、低
消費電力化に大きく寄与するものである。
【図１】本発明による電圧昇圧回路の一例を示すブロッ
ク図。
ク図。
【図２】図１の実施例の具体的回路例を示す回路図。
【図３】ウェルバイアスを受ける伝送トランジスタ２
８、３０の要部断面図。
８、３０の要部断面図。
【図４】図２の回路における各信号のタイミング図。
【図５】図２の回路のシミュレーション結果を示す、電
圧を縦軸、時間を横軸にとったグラフ。
圧を縦軸、時間を横軸にとったグラフ。
【図６】従来技術による電圧昇圧回路の構成を示す概略
回路図。
回路図。
２０ 昇圧電圧用発振回路 ２２ Ｖｐｐメインポンプ回路 ２４、２６ ＣＶＳＬ回路 ２８、３０ 伝送トランジスタ ３２ ウェルバイアス供給回路 ３４ ウェルバイアス用発振回路 ３６ 昇圧ノード Ｖｐｐ 昇圧電圧 Ｖｃｃ 電源電圧
Claims (14)
- 【請求項１】 半導体集積回路に備えられる電圧昇圧回
路において、 第１の発振回路によって駆動されるメインポンプ回路
と、該メインポンプ回路の出力に対応して昇圧電圧を伝
送出力する伝送手段と、第２の発振回路によって駆動さ
れ、伝送手段の形成されたウェルにバイアスを供給する
ウェルバイアス供給回路と、を備えることを特徴とする
電圧昇圧回路。 - 【請求項２】 伝送手段がＰチャネル電界効果トランジ
スタで構成される請求項１記載の電圧昇圧回路。 - 【請求項３】 昇圧電圧発生に際して、第２の発振回路
が第１の発振回路より先に動作してバイアスを供給する
ようになっている請求項２記載の電圧昇圧回路。 - 【請求項４】 発振回路によって駆動されるポンプ回路
と、このポンプ回路の出力を伝送して昇圧電圧を発生す
る伝送トランジスタと、を備えた電圧昇圧回路におい
て、 伝送トランジスタをＰチャネル電界効果トランジスタで
形成し、そして、昇圧電圧発生に際し前記発振回路に先
立って動作する第２の発振回路と、該第２の発振回路に
より駆動され、伝送トランジスタのウェルにバイアスを
供給するウェルバイアス供給回路と、を備えるようにし
たことを特徴とする電圧昇圧回路。 - 【請求項５】 伝送トランジスタのウェルに供給される
バイアスを所定レベルにクランプするクランプ回路を更
に設けた請求項４記載の電圧昇圧回路。 - 【請求項６】 第２の発振回路の出力を受ける第１イン
バータと、第１インバータの出力を各一方の電極に受
け、互いに並列接続された第１、第２キャパシタと、第
１インバータの出力を受ける第２インバータと、第２イ
ンバータの出力を各一方の電極に受け、互いに並列接続
された第３、第４キャパシタと、第１キャパシタの他方
の電極に対し電圧を供給する第１トランジスタと、第３
キャパシタの他方の電極に対し電圧を供給する第２トラ
ンジスタと、第１キャパシタの他方の電極にチャージさ
れる電圧を第３キャパシタの他方の電極に伝送する第１
ダイオード形トランジスタと、第３キャパシタの他方の
電極にチャージされる電圧を伝送トランジスタのウェル
に伝送する第２ダイオード形トランジスタと、第４キャ
パシタの他方の電極に対し電圧を供給する第３トランジ
スタと、第２キャパシタの他方の電極に対し電圧を供給
する第４トランジスタと、第４キャパシタの他方の電極
にチャージされる電圧を第２キャパシタの他方の電極に
伝送する第３ダイオード形トランジスタと、第２キャパ
シタの他方の電極にチャージされる電圧を伝送トランジ
スタのウェルに伝送する第４ダイオード形トランジスタ
と、からウェルバイアス供給回路を構成した請求項４又
は請求項５記載の電圧昇圧回路。 - 【請求項７】 昇圧電圧を出力する昇圧ノードと、昇圧
電圧用発振回路と、昇圧電圧用発振回路の出力に応答し
て二重のポンピングノードに対しポンピングを行って昇
圧電圧を発生するメインポンプ回路と、ポンピングノー
ドにそれぞれ接続されたＰチャネル電界効果トランジス
タで構成され、交互に昇圧ノードへ電圧を伝送する第
１、第２伝送トランジスタと、メインポンプ回路からの
信号に応答して第１、第２伝送トランジスタを制御する
制御回路と、昇圧電圧の発生に際し昇圧電圧用発振回路
に先立って動作するウェルバイアス用発振回路と、ウェ
ルバイアス用発振回路の出力に応答して第１、第２伝送
トランジスタの各ウェルにバイアスを供給するウェルバ
イアス供給回路と、を備えることを特徴とする電圧昇圧
回路。 - 【請求項８】 メインポンプ回路は、昇圧電圧用発振回
路の出力信号を直接的に一方の入力とすると共に第１遅
延回路を介して他方の入力とするＮＯＲゲートと、該Ｎ
ＯＲゲートの出力を直接的に一方の入力とすると共に第
２遅延回路を介して他方の入力とする第１ＮＡＮＤゲー
トと、該第１ＮＡＮＤゲートの出力を受ける第１インバ
ータと、第２遅延回路の出力を受ける第１増幅回路と、
該第１増幅回路の出力を一方の電極に受け、第１伝送ト
ランジスタに他方の電極が接続された第１ポンピングキ
ャパシタと、昇圧電圧用発振回路の出力信号を直接的に
一方の入力とすると共に第１遅延回路を介して他方の入
力とする第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲート
の出力を反転させて直接的に一方の入力とすると共に第
３遅延回路を介して他方の入力とする第３ＮＡＮＤゲー
トと、該第３ＮＡＮＤゲートの出力を受ける第２インバ
ータと、第３遅延回路の出力を受ける第２増幅回路と、
該第２増幅回路の出力を一方の電極に受け、第２伝送ト
ランジスタに他方の電極が接続された第２ポンピングキ
ャパシタと、を備えてなる請求項７記載の電圧昇圧回
路。 - 【請求項９】 ウェルバイアス供給回路は、ウェルバイ
アス用発振回路の出力を受ける第１インバータと、第１
インバータの出力を各一方の電極に受け、互いに並列接
続された第１、第２キャパシタと、第１インバータの出
力を受ける第２インバータと、第２インバータの出力を
一方の電極に受け、互いに並列接続された第３、第４キ
ャパシタと、第１キャパシタの他方の電極に対し電圧を
供給する第１トランジスタと、第３キャパシタの他方の
電極に対し電圧を供給する第２トランジスタと、第１キ
ャパシタの他方の電極にチャージされる電圧を第３キャ
パシタの他方の電極に伝送する第１ダイオード形トラン
ジスタと、第３キャパシタの他方の電極にチャージされ
る電圧を各伝送トランジスタのウェルに伝送する第２ダ
イオード形トランジスタと、第４キャパシタの他方の電
極に対し電圧を供給する第３トランジスタと、第２キャ
パシタの他方の電極に対し電圧を供給する第４トランジ
スタと、第４トランジスタの他方の電極にチャージされ
る電圧を第２キャパシタの他方の電極に伝送する第３ダ
イオード形トランジスタと、第２キャパシタの他方の電
極にチャージされる電圧を各伝送トランジスタのウェル
に伝送する第４ダイオード形トランジスタと、を備えて
なる請求項７又は請求項８記載の電圧昇圧回路。 - 【請求項１０】 各伝送トランジスタのウェルを初期化
し、またウェルにかかる電圧を特定のレベルでクランプ
するクランプ回路を更に備える請求項７〜９のいずれか
１項に記載の電圧昇圧回路。 - 【請求項１１】 電源電圧を昇圧して発生される昇圧電
圧を伝送トランジスタを通じて出力するようになった電
圧昇圧回路において、 前記伝送トランジスタのウェルに、昇圧電圧発生に先立
ってバイアスをかけるようにしたことを特徴とする電圧
昇圧回路。 - 【請求項１２】 伝送トランジスタをＰチャネル電界効
果トランジスタとした請求項１１記載の電圧昇圧回路。 - 【請求項１３】 電源電圧が印加されて所定レベルまで
上昇してから動作する第１の発振回路と、この第１の発
振回路により駆動されて昇圧電圧を発生するメインポン
プ回路と、第１の発振回路が動作開始する前に動作する
第２の発振回路と、この第２の発振回路により駆動され
てバイアスを発生するウェルバイアス供給回路と、を備
えてなる請求項１１又は請求項１２記載の電圧昇圧回
路。 - 【請求項１４】 ウェルバイアス供給回路の出力を所定
レベルにクランプするクランプ回路を更に備えた請求項
１３記載の電圧昇圧回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930023697A KR0130040B1 (ko) | 1993-11-09 | 1993-11-09 | 반도체 집적회로의 전압 승압회로 |
| KR1993P23697 | 1993-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182862A true JPH07182862A (ja) | 1995-07-21 |
| JP3846741B2 JP3846741B2 (ja) | 2006-11-15 |
Family
ID=19367627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27531494A Expired - Fee Related JP3846741B2 (ja) | 1993-11-09 | 1994-11-09 | 半導体集積回路の電圧昇圧回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5521546A (ja) |
| JP (1) | JP3846741B2 (ja) |
| KR (1) | KR0130040B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0137437B1 (ko) * | 1994-12-29 | 1998-06-01 | 김주용 | 챠지 펌프회로의 출력전압 조절회로 |
| US5670906A (en) * | 1995-07-05 | 1997-09-23 | Micron Quantum Devices, Inc. | Integrated circuit operable in a mode having extremely low power consumption |
| US5872469A (en) * | 1996-04-05 | 1999-02-16 | Analog Devices, Inc. | Switched capacitor circuit adapted to store charge on a sampling capacitor related to a sample for an analog signal voltage and to subsequently transfer such stored charge |
| JPH09293789A (ja) * | 1996-04-24 | 1997-11-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| KR100189752B1 (ko) * | 1996-06-01 | 1999-06-01 | 구본준 | 독립적인 웰 바이어스 전압을 가진 전압 펌프회로 |
| DE19624474C2 (de) * | 1996-06-19 | 1998-04-23 | Sgs Thomson Microelectronics | Monolithisch integrierte Mehrfachbetriebsartenschaltung |
| JP3732914B2 (ja) * | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100244465B1 (ko) * | 1997-04-21 | 2000-02-01 | 김영환 | 동기식 승압전압 발생기 |
| US5933047A (en) * | 1997-04-30 | 1999-08-03 | Mosaid Technologies Incorporated | High voltage generating circuit for volatile semiconductor memories |
| US6188265B1 (en) * | 1997-12-12 | 2001-02-13 | Scenix Semiconduction, Inc. | High-voltage NMOS switch |
| KR100347140B1 (ko) | 1999-12-31 | 2002-08-03 | 주식회사 하이닉스반도체 | 전압 변환 회로 |
| US7023259B1 (en) * | 2001-02-26 | 2006-04-04 | Cypress Semiconductor Corp. | High voltage switch with no latch-up hazards |
| DE10157057B4 (de) * | 2001-11-21 | 2005-11-17 | Infineon Technologies Ag | Halbleiterspeicherbaustein mit geringem Stromverbrauch |
| KR100796782B1 (ko) * | 2005-12-13 | 2008-01-22 | 삼성전자주식회사 | 반도체 메모리 장치의 승압전압 발생회로 및 승압전압발생방법 |
| KR100783640B1 (ko) * | 2006-04-14 | 2007-12-10 | 주식회사 하이닉스반도체 | 웰 바이어스 전압 조절이 가능한 웰 바이어스 전압 발생회로 및 웰 바이어스 전압 보정 방법 |
| US7936023B1 (en) | 2006-09-26 | 2011-05-03 | Cypress Semiconductor Corporation | High voltage diode |
| US7466188B2 (en) * | 2006-12-21 | 2008-12-16 | International Business Machines Corporation | Stress control mechanism for use in high-voltage applications in an integrated circuit |
| US8581260B2 (en) * | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4048632A (en) * | 1976-03-05 | 1977-09-13 | Rockwell International Corporation | Drive circuit for a display |
| JPH0817033B2 (ja) * | 1988-12-08 | 1996-02-21 | 三菱電機株式会社 | 基板バイアス電位発生回路 |
| JPH04287418A (ja) * | 1991-03-18 | 1992-10-13 | Fujitsu Ltd | 半導体集積回路 |
| IT1258242B (it) * | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
| KR940009250B1 (ko) * | 1991-12-18 | 1994-10-01 | 삼성전자 주식회사 | 복수개의 동작전압에 대응하는 리프레쉬 타이머 |
| JPH06195971A (ja) * | 1992-10-29 | 1994-07-15 | Mitsubishi Electric Corp | 基板電位発生回路 |
-
1993
- 1993-11-09 KR KR1019930023697A patent/KR0130040B1/ko not_active IP Right Cessation
-
1994
- 1994-11-08 US US08/337,496 patent/US5521546A/en not_active Expired - Lifetime
- 1994-11-09 JP JP27531494A patent/JP3846741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0130040B1 (ko) | 1998-10-01 |
| KR950015743A (ko) | 1995-06-17 |
| US5521546A (en) | 1996-05-28 |
| JP3846741B2 (ja) | 2006-11-15 |
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Legal Events
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| RD03 | Notification of appointment of power of attorney |
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| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041116 |
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| A131 | Notification of reasons for refusal |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051031 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060111 |
|
| TRDD | Decision of grant or rejection written | ||
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|
| R150 | Certificate of patent or registration of utility model |
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|
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