KR0183467B1 - 프로그램 전압이 상승하는 시간이 짧은 반도체 기억장치 - Google Patents

프로그램 전압이 상승하는 시간이 짧은 반도체 기억장치 Download PDF

Info

Publication number
KR0183467B1
KR0183467B1 KR1019950016908A KR19950016908A KR0183467B1 KR 0183467 B1 KR0183467 B1 KR 0183467B1 KR 1019950016908 A KR1019950016908 A KR 1019950016908A KR 19950016908 A KR19950016908 A KR 19950016908A KR 0183467 B1 KR0183467 B1 KR 0183467B1
Authority
KR
South Korea
Prior art keywords
power supply
voltage
supply voltage
program
boosting
Prior art date
Application number
KR1019950016908A
Other languages
English (en)
Other versions
KR960002358A (ko
Inventor
히로시 아까마츠
유기노부 아다치
스스무 타니다
토오루 이찌무라
Original Assignee
기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
야마우찌 아츠시
미쓰비시 일렉트릭 엔지니어링 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기다오까 다까시, 미쓰비시 뎅끼 가부시끼가이샤, 야마우찌 아츠시, 미쓰비시 일렉트릭 엔지니어링 가부시끼가이샤 filed Critical 기다오까 다까시
Publication of KR960002358A publication Critical patent/KR960002358A/ko
Application granted granted Critical
Publication of KR0183467B1 publication Critical patent/KR0183467B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

외부 전원전압(VCC)과 내부 승압 전원전압(Vcc)사이에 다이오드-접속 NMOS 트랜지스터(101)의 임계전압을 초과할때까지 외부 전원전압 Vcc가 상승하고, 그곳에서 NMOS 트랜지스터(101)는 턴온되고, 전원전압 Vcc가 그의 최종치에 도달할 때까지 내부 승압 전원을 전압(Vcc-Vth)으로 공급한다.
내부 리셋신호 ZPOR가 끝날 때, 그 내부 승압 전원전압 Vpp가 목표로 하는 레벨로 승압되도록 그 내부 승압 전원 발생회로(1)는 동작 개시된다.
그 결과, 반도체 기억장치에 있어서 전원이 턴온될 때, 그 승압 전원전압의 조기 안정화가 실현된다.

Description

반도체 기억장치 및 그 프로그램 전압발생방법
제1도는 본 발명의 실시예에 따른 반도체 기억장치의 한 예가 되는 DRAM의 전체 배열을 나타낸 블록도.
제2도는 본 발명에 따른 반도체의 실시예에서 정류회로에 대한 제1실시예의 회로도.
제3도는 본 발명의 제1실시예에서 내부 승압전원전압 Vpp를 승압시키는 과정을 나타낸 타이밍도.
제4도는 본 발명의 실시예에 따른 반도체 기억장치에서 정류회로에 대한 제2실시예의 회로도.
제5도는 본 발명의 제2실시예에서 내부 승압전원전압 Vpp가 승압되는 과정을 나타낸 타이밍도.
제6도는 본 발명의 실시예에 따른 반도체 기억장치에서 정류회로에 대한 제3실시예의 회로도.
제7도는 본 발명의 제3실시예에서 내부 승압전원전압 Vpp가 승압되는 과정을 나타내는 타이밍도.
제8도는 내부승압전원전압 발생회로에 대한 배열의 예를 나타내는 블록도.
제9도는 그 내부 승압전원전압 발생회로에서 펌프의 예에 대한 회로도.
제10도는 종래의 반도체 기억장치에서 그 내부 승압전원전압 Vpp가 승압되는 과정을 나타내는 타이밍도.
제11도는 래치-업을 일으키는 PMOS 트랜지스터를 포함하는 회로의 회로도.
제12도는 제11도에 도시한 상기 회로의 동작을 나타내는 타이밍도.
제13도는 제11도에 도시한 PMOS 트랜지스터의 내부 구조를 나타내는 도면.
본 발명은 반도체 기억장치에 관한 것으로서 특히, 프로그램 전압을 사용하여 프로그램을 실행하는데에 사용되는 반도체 기억장치에 관한 것이다.
종래의 반도체 기억장치는 메모리셀 어레이와 주변회로를 구비한다. 주변회로는, 외부 전원전압 Vcc를 받아들일 때에 'H' 데이터를 메모리셀에 전달하기 위한 내부 승압전원전압 Vpp를 전달하는 내부 승압전원 발생회로와, 내부 승압전원 발생회로를 시동시키는 내부 리셋신호 ZPOR를 전달하는 내부 리셋회로를 구비한다.
이하, 종래의 반도체 기억장치를 도면을 참조하여 상세히 설명한다.
제8도는 내부 승압전원 발생회로의 배열의 한 예를 나타내는 블록도이다.
제8도에서, 그 내부 승압전원 발생회로는 내부 승압전원전압 Vpp 발생회로(201)와 내부 승압전원전압 Vpp 보충회로(203)와 클램프(205)로 이루어진다. 그 Vpp 발생회로(201)는 링 발진기(207) 및 펌프(209)로 이루어진다. Vpp 보충회로(203)는 레벨 검출기(211)와 링 발진기(213) 및 펌프(215)를 구비한다. Vpp 발생회로(201)는 외부 전원에 접속되어 있고 외부 전원전압 Vcc를 기준으로 하여 그 내부 승압전원전압 Vpp를 발생한다. Vpp 발생부분(201) 안에 있는 링 발진기(207)는 외부 전원전압 Vcc로부터 진폭 ｜GND -Vcc｜를 갖는 펄스 신호를 생성하여 전달한다. 펌프(209)는 링 발진기(207)에 접속되어 있고 링 발진기(207)에서 나온 펄스신호에 의하여 작동되어 내부 승압전원 전위 Vpp를 발생한다. Vpp 보충회로(203)는 Vpp 발생회로(201)에 접속되어 있고 내부 승압전원전압 Vpp가 저 레벨에 있을 때, 내부 승압전원전압 Vpp을 보충해 주는 전압을 발생한다. Vpp 보충회로(203) 안에 있는 레벨 검출기(211)는, 내부 승압전원전압 Vpp가 목표 값보다 낮을 때에 상기 레벨을 검출하여 신호(동작신호)를 전달함으로써 링 발진기(203)를 작동시키도록 설계되어 있다. 링 발진기(213)는 레벨 검출기(211)에 접속되어 있고, 레벨 검출기(211)에서 나온 동작신호를 수신하여, 펄스 신호를 생성하여 전달한다. 펌프(215)는 링 발진기(213)에 접속되어 있고 링 발진기(213)에서 나온 펄스신호에 의해 작동되어 내부 승압전원전압 Vpp를 보충하기 위한 전압을 전달한다. 클램프(205)는 Vpp 발생회로(201)와 Vpp 보충회로(203)에 접속되어 Vpp 발생회로(201) 또는 Vpp 보충회로(203)에서 전달된 내부 승압전원전압 Vpp의 레벨이 목표 값보다 높으면, 상기 전압을 검출하여 내부 승압전원전압을 적당한 값으로 제어한 후에 내부 승압전원전압 Vpp를 전달한다.
제9도는 제8도에 나타난 펌프(209,215)의 내부 배열을 나타내는 도면이다.
제9도에서, 각 펌프는 NMOS 트랜지스터(301,311,313,319) 클램프(303), 인버터(305,307) 및 커패시터(309,315,317)를 구비한다. 단자 p, q, r 및 s는 외부 전원에 접속되어 그것에 인가된 외부 전원전압 Vcc를 갖는다. 다이오드 접합의 NMOS 트랜지스터(301)는 승압전원전압 Vpp의 초기 값을 설정한다. 클램프(303)는 복수개(도면에서는, 3개)의 다이오드 접합의 NMOS 트랜지스터를 가지고 있고 내부 승압전원전압 Vpp가 너무 높게 상승할 경우에는, 상기 레벨을 검출하여 그 레벨을 적당한 값으로 제어하도록 설계된다.
인버터(305)는 자신의 단자 u에서 제8도의 링 발진기(207 또는 213)에 접속되어 진폭, ｜GND-Vcc｜를 갖는 펄스신호를 전달한다. 인버터(307)는 인버터(305)에 접속되어 진폭 ｜GND-Vcc｜을 갖는 반전된 펄스신호를 전달한다.
커패시터(309)는 NMOS 트랜지스터(301)와 인버터(305)에 접속되어 있고, 전압이 인버터(305)에 연계된 하나의 전극에 주기적으로 인가되는 경우에 전압이 NMOS 트랜지스터(301)로부터 다른 전극으로 인가되어 커패시터가 충전되도록 설계되어 있다. NMOS 트랜지스터(311 및 313)는 외부 전원에 접속되어 있는 드레인 전극과, 커패시터(309)에 접속되어 있는 게이트 전극을 가지고 있으므로, 그 전극 전압이 NMOS 트랜지스터(311,313)의 문턱전압을 초과할 때까지 커패시터(309)가 충전되자마자 그들은 턴온(trun-on)되어 전원으로부터 전압을 공급한다.
커패시터(315)는 인버터(307)와 NMOS 트랜지스터(311)에 접속되어 있고, 반면에 커패시터(317)는 인버터(307)와 NMOS 트랜지스터(313)에 접속되어 있다. 커패시터(309)에 대해서 반전된 주기를 갖는 전압이 인버터(307)에 연계된 전극에 인가될 경우에 그 연계된 커패시터(315 또는 317)로부터 다른 전극으로 전압이 인가되고, 그 커패시터는 충전된다.
NMOS 트랜지스터(319)는, NMOS 트랜지스터(311)의 드레인과 커패시터(315)에 접속되어 있는 소스와, NMOS 트랜지스터(313)의 드레인과 커패시터(317)에 접속되어 있는 게이트를 가지고 있다. 이 NMOS 트랜지스터(319)가 턴온될 때, 커패시터(315,317)를 충전시킴으로써 얻어지는 전압과 NMOS 트랜지스터(311,313)를 턴온시킴으로써 얻어지는 전압이 합해진다. 그 결과가, 그 내부 승압전원전압의 목표 값 Vpp를 발생하는데에 필요한 전원전압 Vcc보다 높은 전압이 얻어질 수 있다. 그리고, 그 내부 승압전원전압 Vpp는 NMOS 트랜지스터(319)의 드레인에 접속된 단자 w로부터 전달되어 제8도의 Vpp 발생회로(201)로부터 전달된다.
제10도는 종래의 반도체 기억장치에서 전력이 투입될 때, 어떻게 내부 승압전원전압 Vpp가 승압되는가를 보여주는 타이밍도이다.
종래의 반도체 기억장치에서, 외부 전원이 오프(off)될 때(시간 t; tott1), 외부 전원전압 Vcc와, 내부 승압전원전압 Vpp 및 내부 리셋신호 ZPOR는 모두 접지전압 GND이다. 전력이 공급될 때(t1tt7), 내부 리셋신호는 주어진 시간 동안 접지전압 GND 레벨을 유지하여, 그 장치 내의 회로를 리셋시킨다. 내부 리셋신호 ZPOR가 'H' 레벨로 바뀔 때, 리셋 시간은 증가하고 내부 승압전원 발생회로는 시동되어(t7) 내부 승압전원전압 Vpp를 접지전압 GND로부터 목표로 하는 승압레벨로 높여준다(t7tt11).
그러나, 종래의 기술에서는, 외부 전원이 공급될 때에 외부 전원전압 Vcc가 상승한 후에만 내부 승압전원전압 Vpp가 상승하므로, 내부 승압전원전압이 목표로 하는 승압 레벨에 도달하는 데에는 시간이 걸린다. 상술한 바와 같이 내부 승압전원 발생회로와 내부 리셋회로를 구비하는 반도체 기억장치에서는, 내부 승압전원전압 Vpp가 상승한 후, 목표로 하는 승압 레벨에 도달될 수 있기 전에 실질적인 시간이 경과해야 한다면, 다음과 같은 문제가 발생된다.
(1) 내부 승압전원전압 Vpp가 주어진 시간 내에 상승할 것이라는 규정은 보증될 수 없다.
(2) 반도체 내에서 가끔 일어나는 래치-업(latch-up)을 포함하는 악 영향이 있다.
이하, (2)에서 언급한 래치-업에 대해서는 도면을 참조하여 설명한다.
제11도는 반도체 기억장치의 주변회로의 한 예를 나타내는 것으로서, 내부 승압전원전압의 상승이 늦어질 때에 래치-업을 일으키게 하는 회로이다. 이 회로는 노드 C의 전위를 접지전압 GND로부터 내부 승압전원전압 Vpp와 같은 전압으로 높여 주기 위해서 사용된다.
제11도에서, 이 회로는 PMOS 트랜지스터(401,042,403) 및 NMOS 트랜지스터(404,405,406)를 구비한다. 트랜지스터(401,402)의 각 소스에 접속된 단자 k 및 z와 PMOS 트랜지스터(403)의 게이트에 접속된 단자 n은 그 내부 승압 전원에 접속되고, PMOS 트랜지스터(403)의 소스에 접속된 단자 m은 그 외부 전원에 접속된다. 노드 A로부터 내부 승압전원전압 Vpp가 공급되고 노드 B로부터 외부 전원전압 Vcc가 공급된다.
동작의 한 사이클을 제12도에 나타난 타이밍도를 참조로 하여 이하 상세하게 설명할 것이다. 그러나, 타이밍도는, 외브 전원전압 Vcc와 내부 승압전원전압 Vpp가 각각, 최종치와 목표로 하는 승압레벨로 이미 상승된 이상적인 것이라고 가정한다.
노드 A와 B는 접지전압 GND와 외부 전원전압 Vcc(A; t100tt103, B; t100tt101)이 공급된다. 노드 B로부터 외부 전원전압의 공급이 중단될 때(t101), PMOS 트랜지스터(403)는 턴온되어 노드 C에 전압(Vcc-Vpp)를 공급한다. 내부 승압전원전압 Vpp가 노드 A로부터 공급될 때 (t103), NMOS트랜지스터(404)와 PMOS트랜지스터(402)는 턴온되어 노드 C에 내부 승압전원전압 Vpp을 공급하고(t104), 노드 C에서의 전압은 내부 승압전원전압 Vpp와 같게 된다(t105).
다시, 노드 B는 외부 전원전압 Vcc를 공급받고(t106), 그리고 노드 A가 접지전압 GND을 공급받기 시작할 때, 노드 C에서의 전압은 접지전압 GND로 낮추어진다(t108).
제13도는 제11도 내의 PMOS 트랜지스터(403)의 구조를 나타내는 도면이다. 이하, 래치-업을 이 제13도에 사용하여 설명할 것이다.
제13도에서, PMOS 트랜지스터(403)는 p-형 기판(501)에 형성된 n-웰(503)과, 상기 n-웰(503) 안에 형성된 p+층의 형태로 된 소스(505)와, p+층의 형태로 된 드레인(507) 및 게이트(509)를 구비한다. 그 단자 m과 n은 제11도에 있는 단자 m과 n에 대응한다.
게이트(509)는 노드 B에 접속되어 있다. n-웰(503)에 내부 승압전원전압 Vpp가 인가된다. 소스(505)로부터 공급된 외부 전원전압 Vcc는 드레인(507)으로부터 노드 C로 출력된다.
여기서, 외부 전원전압 Vcc가 단번에 상승하는 동안에, 만일 내부 승압전원전압 Vpp가 상승하는 데에 시간이 걸린다면, 소스(505)로부터 n-웰(503)로 걸리는 종방향으로 순방향의 바이어스(p → n)가 인가되어, 래치-업이 일어나게 하여, 그 장치를 손상시킨다.
따라서, 본 발명의 목적은 반도체 기억장치에 전력이 투입될 때, 프로그램 전압을 일찍 안정화시키는 것이다.
본 발명의 다른 목적은 반도체 기억장치에 전력이 투입될 때 단 시간에 프로그램 전압을 승압시키도록 영향을 주는 것이다.
본 발명의 또 다른 목적은 반도체 기억장치에 전력이 투입될 때 전력 소모를 절감시키는 것이다.
본 발명의 또 다른 목적은 반도체 기억장치에 전력이 투입될 때 래치-업의 발생을 방지하는 것이다.
본 발명의 또 다른 목적은 반도체 기억장치에 대한 프로그램 전압발생방법에서 프로그램 전압의 승압이 짧은 시간에 이루어지도록 영향을 주는 것이다.
이 목적들은 다음의 소자들을 구비하는 반도체 기억장치에서 달성된다.
본 발명의 제1관점에 따르면, 제1레벨의 프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치는, 전원전압을 받아들이는 단자와, 전원전압의 레벨상승 과정을 검출하는 리셋회로와, 전원전압의 레벨상승 과정을 따르는 동안에 프로그램 전압을 승압하여 제1레벨보다 낮은 제2레벨의 프로그램 전압을 제공하는 수단과, 전원전압의 상승 후에 소정의 시간 동안 전달되는 소정의 신호에 의해 구동되어 제2레벨의 프로그램 전압을 제1레벨의 프로그램 전압으로 승압하는 내부 승압전원 발생기를 구비하고 있다. 그러므로, 전원전압의 상승 직후에 그리고 승압전원의 시동 전에, 프로그램 전압은 상승되어 승압된다.
바람직하게도, 반도체 기억장치는, 제2레벨의 프로그램 전압을 유지하는 수단을 구비하고 있다.
본 발명의 제2관점에 따르면, 제1프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치는, 전원전압을 받아들이는 단자와, 전원전압을 받아들이고 나서 소정의 제1시간 경과 후에 제1프로그램 전압을 발생하는 내부 승압전원 발생기와, 전원전압과 내부 승압전원 발생기에 접속되어 전원전압의 승압을 동반하는 내부 승압전원 발생기 쪽으로 전류를 전원전압만으로부터 공급하고 제1시간 경과 전에 제1프로그램 전압보다 낮은 제2프로그램 전압으로 내부 승압전원 발생기의 전압을 승압하는 정류기와, 소정의 시간 경과 후에 정류기의 동작을 중단시키는 수단을 구비하고 있다. 전력이 투입될 때 그 프로그램 전압은 전원전압이 상승된 직후에 승압되므로, 목표로 하는 승압 레벨에 도달하는 데에 걸리는 시간은 짧아진다. 그 결과, 반도체 기억장치에서, 프로그램 전압의 안정화는 조기에 실현된다.
바람직하게도, 정류기는, 전원전압과 내부 승압전원 발생기 사이에 접속되어 있는 MOSFET를 구비하고 있다.
바람직하게도, MOSFET는, 다이오드-접속 게이트 전극을 가지고 있는 N채널 MOS 트랜지스터이다.
본 발명의 제3관점에 따르면, 제1프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치는, 전원전압을 받아들이는 단자와, 전원전압을 받아들이고 나서 소정의 제1시간 경과 후에 제1프로그램 전압을 발생하는 내부 승압전원 발생기와, 전원전압과 내부 승압전원 발생기에 접속되어 전원전압의 승압을 동반하는 내부 승압전원 발생기 쪽으로 전류를 전원전압만으로부터 공급하고 제1시간 경과 전에 제1프로그램 전압보다 낮은 제2프로그램 전압으로 내부 승압전원 발생기의 전압을 승압하는 정류기를 구비하고 있다. 제1시간의 경과는 리셋신호를 제공하는 리셋회로에 의해 검출되며, 정류기는 리셋신호에 따라 동작한다.
바람직하게도, 정류기는, 전원전압과 내부 승압전원 발생기 사이에 접속되어 있는 MOSFET를 구비하고 있으며, MOSFET의 게이트 전극은, 리셋신호에 대해 반전된 신호를 받아들인다.
본 발명의 제4관점에 따르면, 제1프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치는, 전원전압을 받아들이는 단자와, 전원전압을 받아들이고 나서 소정의 제1시간 경과 후에 제1프로그램 전압을 발생하는 내부 승압전원 발생기와, 전원전압과 내부 승압전원 발생기에 접속되어 전원전압의 승압을 동반하는 내부 승압전원 발생기 쪽으로 전류를 전원전압만으로부터 공급하는 정류기를 구비하고 있다. 정류기는, 제1시간 경과 전에 제1프로그램 전압보다 낮은 제2프로그램 전압으로 내부 승압전원 발생기의 전압을 승압하고 프로그램 전압과 전원전압 사이의 전위차에 따라 동작한다. 상보 트랜지스터들은, 전원전압과 접지전압 사이에 제1노드를 통하여 직렬로 접속되어 있다. 상보 트랜지스터들 중의 하나는 전원전압에 따라 동작하도록 적용되고, 다른 상보 트랜지스터는 접지전압에 따라 동작하도록 적용된다. 전원전압에 관계되는 전압은 제1노드를 통하여 발생된다. 그 결과, 그 전력 소모는 소정의 기준 전압으로부터 단번에 제1프로그램 전압으로 출력을 승압시키는 경우에 비해서 절약될 수 있다.
본 발명의 제5 관점에 따르면, 제1프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치는, 전원전압을 받아들이는 단자와, 전원전압을 받아들이고 나서 소정의 제1시간 경과 후에 제1프로그램 전압을 발생하는 내부 승압전원 발생기와, 전원전압과 내부 승압전원 발생기에 접속되어 전원전압의 승압을 동반하는 내부 승압전원 발생기 쪽으로 전류를 전원전압만으로부터 공급하는 정류기를 구비하고 있다. 정류기는, 제1시간 경과전에 제1프로그램 전압보다 낮은 제2프로그램 전압으로 내부 승압전원 발생기의 전압을 승압하고 프로그램 전압과 전원전압 사이의 전위차에 따라 동작한다. 상보 트랜지스터들은, 전원전압과 접지전압 사이에 제1노드를 통하여 직렬로 접속되어 있다. 상보 트랜지스터들 중의 하나는 프로그램 전압에 따라 동작하도록 적용되며, 다른 상보 트랜지스터는 접지전압에 따라 동작하도록 적용된다. 프로그램 전압에 관계되는 전압은 제2노드를 통하여 발생된다.
본 발명의 제6관점에 따르면, 프로그램 전압을 사용하여 프로그램을 실행시키는 반도체 기억장치는, 전원입력단자에 접속되어 전원전압의 상승을 검출하는 검출기와, 전원을 받아들이는 동안, 프로그램 전압을 소정의 제1레벨로 승압시키는 승압기와, 검출을 수행하고 나서 소정의 시간이 경과한 후에 승압기는 작동시키는 수단을 구비하고 있다. 승압기는, 소정의 시간 내에 프로그램 전압을 제1레벨보다 낮은 제2레벨로 미리 승압시키는 예비 승압기와, 소정의 시간 경과 후에 예비 승압기의 동작을 중단시키는 수단을 포함한다.
바람직하게도, 예비 승압수단은, 공급된 전원전압에 따라 승압수단의 전압을 승압시키는 승압수단과 전원전압 입력단자 사이에 접속되어 있는 정류수단을 구비하고 있다.
바람직하게도, 정류수단은 MOSFET를 구비하고 있다.
바람직하게도, MOSFET는, 다이오드-접속 게이트를 갖는 NMOSFET를 구비하고 있다.
본 발명의 제7관점에 따르면, 제1레벨의 프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치는, 전원전압을 받아들이고, 전원전압의 상승 후에 소정의 시간 동안, 파워-온 리셋신호를 제공하여 파워-온 리셋회로를 포함하는 수단과, 전원전압의 레벨상승 과정을 검출하는 검출기와, 전원전압의 레벨상승 과정을 따르는 동안, 프로그램 전압을 승압하여, 파워-온 리셋회로가 파워-온 리셋신호를 제공하기 전에 제1레벨보다 낮은 제2레벨의 프로그램 전압을 제공하는 수단과, 파워-온 리셋회로로부터의 파워-온 리셋신호에 따라 제2레벨의 프로그램 전압을 제1레벨의 프로그램 전압으로 승압하는 내부 승압전원 발생기를 구비하고 있다.
본 발명의 제8관점에 따르면, 소정의 제1전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치를 위한 프로그램 전압발생방법은, 전원전압을 검출하는 단계와, 검출된 전원전압에 따라 제1전압보다 낮은 제2전압으로 프로그램 전압을 승압하는 단계와, 제2전압으로의 승압에 잇따라 프로그램 전압을 소정의 제1전압으로 승압하는 단계를 포함하고 있다. 소정의 제1전압은 승압회로에 의해 생성된다. 반도체 기억장치는 리셋신호를 전달하여 승압회로의 동작을 개시하고, 리셋신호는 제2전압으로의 승압에 잇따라 전달된다.
바람직하게도, 상기 프로그램 전압발생방법은, 리셋신호가 전달된 후에 제2전압으로의 프로그램 전압의 승압을 중단시키는 단계를 더 포함한다.
본 발명의 목적과 다른 목적, 특성, 국면 및 장점은 첨부되는 도면과 함께 관련지어 취해지는 본 발명에 대한 이하의 상세한 설명으로부터 더욱 명백하게 될 것이다.
이하, 본 발명에 의한 실시예에 따른 반도체 기억장치에 대해 설명할 것이다.
제1도를 참조하여, 반도체 기억장치는 내부 승압전원 발생회로(1)와, 내부 리셋회로(3)와, 정류회로(4)와, 클럭 발생회로(5)와, 게이트(7)와, 행/열 어드레스 버퍼(9)와, 행 디코더(11)와, 열 디코더(13)와, 센스 리프레쉬 증폭기 및 입/출력 제어회로(15)와, 메모리셀 어레이(17)와, 입력버퍼(19)와, 출력버퍼(21)를 구비한다. 열 어드레스 스트로브 입력신호 /CAS('/'은 반전된 신호를 나타냄), 행 어드레스 입력신호 /RAS 및 읽기/쓰기 지정 입력신호 /WE에 응답하여, 반도체 기억장치는 그 어드레스와 그 어드레스 입력 An(예를 들어, n=0,1,2,…,11)으로 지정되는 행에 대응하는 메모리셀 어레이(7) 안에서 소정의 메모리셀 안에 데이터를 저장하거나 저장된 데이터를 읽기 위하여 소정의 동작을 수행한다. 기억될 데이터는 입력버퍼(19)를 통하여 메모리셀 어레이(17)로 전달되고 읽혀진 데이터는 출력버퍼(21)를 통하여 출력된다. 이상의 동작들은 통상의 DRAM에 있어서와 같다. 도면에서, Vcc는 외부 전원전압이고, Vss는 접지전압이고, DQ는 입출력될 데이터이고, /OE는 데이터 입출력을 제어하기 위한 출력 인에이블 신호이다.
내부 리셋신호(3)는 단자 a에서 외부 전원과 내부 승압전원 발생회로(1)에 접속되어 있다. 정류회로(4)는 단자 a에서 외부 전원과 접속되고 단자 b에서 내부 승압전원 발생회로(1)에 접속된다. 정류회로(4)는 필요하다면 단자 c에 접속될 수도 있다.
[제1실시예]
제2도는 제1도에 있는 정류회로(4)에 대한 제1실시예이다.
다이오드 접속된 NMOS 트랜지스터(101)는 그 소스로부터의 단자 d가 제1도의 단자 a에서 외부 전원에 접속되고, 그 드레인으로부터의 단자 e는 제1도의 단자 b에서 내부 승압전원 발생회로에 접속된다.
이하, 그 동작을 제3도의 타이밍도를 사용하여 설명할 것이다.
외부 전원이 오프될 때(t0tt1), 외부 전원전압 Vcc, 내부 승압전원전압(Vcc)과, 제1도의 내부 리셋회로(3)로부터 전달된 내부 리셋신호 ZPOR는 모두 접지전압 GND이다. 외부 전원을 온 시켜 외부 전원전압 Vpp를 상승시킨다(t1). 외부 전원전압 Vcc가 NMOS 트랜지스터(101; t3)의 문턱전압(Vth)을 초과할 때, NMOS 트랜지스터(101)는 턴온되고, 그에 따라 내부 승압전원은 전압(Vcc-Vth)으로 공급되기 시작한다. 외부 전원전압 Vcc의 상승의 경과를 추종하는 형태로 내부 승압전원전압 Vpp가 상승하기 시작한다. 외부 전원전압 Vcc는 최종치에 도달하여(t5), 내부 전원을 전압(Vcc-Vth)로 공급한다. 내부 승압전원전압 Vpp가 (Vcc-Vth)로 될 때(t9), 이 전압은 내부 리셋신호 ZPOR가 끝날 때까지 유지된다(t9tt7). 내부 리셋신호 ZPOR가 끝날 때(t7), 내부 승압전원 발생회로(1)는 동작하기 시작하고, 그 곳에서 내부 승압전원전압 Vpp는 단번에 목표로 하는 승압 레벨로 상승된다(t7tt17).
상술한 것과 같이, 내부 승압전원 발생회로(1)가 동작을 시작하기 전에 내부 승압전원전압 Vpp가 도중에 승압된다면, 큰 전력소모를 요하는 내부 승압전원 발생회로(1)에서 시간이 절약되고, 그리하여, 소비전력은 줄어든다.
더 나아가, 제13도에 나타난 배열에서, Vpp는 Vcc를 추종하는 동안에 승압되므로, 래치-업은 일어나지 않을 것이다.
제2도에서, 상기의 배열이 NMOS 트랜지스터(101) 대신에 한 개의 다이오드 또는 다이오드 접속된 다른 소자가 사용되는 다른 배열로 치환된다고 할지라도, 같은 동작이 실행된다.
[제2실시예]
제4도는 제1도에 나타난 정류회로(4)의 제2실시예를 나타낸다.
제4도에서, 정류회로(4)는 인버터(102)와 NMOS 트랜지스터(103) 및 노드(104)를 구비한다.
인버터(102)는 외부 전원에 연결되고 단자 f는 제1도의 단자 c에서 내부 리셋회로(3)에 접속되어서 내부 리셋신호 ZPOR를 수신하고, 노드(104)는 NMOS 트랜지스터(103)의 게이트에 접속된다. NMOS 트랜지스터(103)는 그 소스에 있는 단자 d가 제1도의 단자 a에서 외부 전원에 접속되고 그 드레인에 있는 단자 e는 제1도의 단자 b에서 내부 승압전원 발생회로(1)에 접속된다.
상기 동작은 이하, 제5도의 타이밍도를 사용하여 설명될 것이다.
외부 전원이 오프될 때(t0tt1), 외부 전원전압 Vcc과, 내부 승압전원전압 Vpp와, 내부 리셋신호 ZPOR는 모두 접지전압 GND이다. 외부 전원을 ON 시켜 외부 전원전압 Vcc를 상승시킨다(t1). 외부 전원이 온된 후에, 일정 기간은 내부 리셋 기간이 되고, 그래서 내부 리셋신호 ZPOR는 'L' 레벨로 남아 있다(t1tt7). 외부 전원전압 Vcc가 인버터(102) 안의 트랜지스터의 문턱전압 Vth를 초과할 때(t13), 노드(104)의 전위는 점차 상승된다. 노드(104)의 전위가 NMOS 트랜지스터(103)의 문턱전압을 초과할 때(t13), NMOS 트랜지스터(103)는 턴온된다. NMOS 트랜지스터(103)가 턴온될 때, 내부 승압전원은 (Vcc-Vth)을 공급받는다. 그리고 내부 승압전원전압 Vpp는 상승하기 시작한다. 전원전압 Vcc는 최종치에 도달하고(t5), 그리고 내부 승압전원전압 Vpp가, 전압(Vcc-Vth)에 도달할 때(t15), 내부 리셋신호 ZPOR가 'H' 레벨로 바뀔 때까지 이 전압은 유지된다(t15tt7). 내부 리셋신호 ZPOR가 'H' 레벨로 바뀔 때(t7), 인버터(102)는 노드(104)를 'L' 레벨로 스위칭하여, NMOS 트랜지스터(103)의 게이트 전압을 낮추어 주어 NMOS 트랜지스터(103)를 턴 오프시킨다. 내부 리셋신호 ZPOR가 'H'레벨로 바뀔 때, 내부 승압전원 발생회로(1)는 작동하기 시작하고, 그곳에서, 내부 승압전원전압 Vpp는 단번에 목표로 하는 전압으로 승압된다(t7tt17). NMOS 트랜지스터(103)가 오프되고 외부 전원과 내부 승압전원전압 Vpp가 서로 격리되어 있을 때, 제1도에 나타난 내부 승압전원 발생회로(1)에 의해 단계적으로 승압된 내부 승압전원전압 Vpp가 외부전원전압 Vcc보다 높을지라도 내부 승압전원으로부터 외부 전원으로 흐르는 누설전류를 방지할 수 있다.
더 나아가, 제1실시예의 경우에서와 같이, 내부 승압전원 발생회로(1)가 동작을 시작하기 전에 그 내부 승압전원전압 Vpp를 미리 승압시킴으로써 전력소모는 절감될 수 있다.
[제3실시예]
제6도는 제1도에 나타난 정류회로(4)에 제3실시예를 나타낸다.
제6도에서, 정류회로(4)는 NMOS 트랜지스터(105,106,107)와, PMOS 트랜지스터(108,109)와, 차동증폭회로(110)를 구비한다.
NMOS 트랜지스터(105)의 소스에 접속된 단자 d와, NMOS 트랜지스터(106)의 소스와 게이트에, 각각, 접속된 단자 g와 h 및 NMOS 트랜지스터(107)의 소스에 접속된 단자 i는 모두 제1도에 나타난 단자 a에서 외부 전원에 접속된다. NMOS 트랜지스터(105)의 드레인에 접속된 단자 e와 NMOS 트랜지스터(107)의 게이트에 접속된 단자 j는 제1도에 나타난 단자 b에서 내부 승압전원 발생회로(1)에 접속된다. PMOS 트랜지스터(108,109)의 소스와 게이트는 접지되어 있다. NMOS 트랜지스터(106)와 PMOS 트랜지스터(108)의 드레인은 노드(111)에서 차동증폭회로(110)의 비반전 입력단자 +에 접속된다. NMOS 트랜지스터(107)의 드레인과 PMOS 트랜지스터(107)의 드레인은 노드(112)에서 차동증폭회로(110)의 반전 입력단자 -에 접속된다. 차동증폭회로(110)의 출력은 노드(113)에서 NMOS 트랜지스터(105)의 게이트에 접속된다. 소스-드레인 전류 I1은 NMOS 트랜지스터(106)와 PMOS 트랜지스터(108)의 소스-드레인 전류이고, 소스-드레인 전류 I2는 NMOS 트랜지스터(107)와 PMOS 트랜지스터(109)의 소스-드레인 전류이다. NMOS 트랜지스터(106,107)와 PMOS 트랜지스터(108,109)는 그들의 특성이 같도록 크기(W : 게이트 폭, L : 게이트 길이) 또한 동일하다. 그 동작은 이하, 제7도의 타이밍도를 이용하여 설명될 것이다.
외부 전원이 오프될 때(t0tt1), 외부 전원전압 Vcc, 내부 승압전원전압 Vpp 및 내부 리셋신호 ZPOR는 모두 접지전압 GND에 있다. 외부 전원을 턴온시키면 외부 전원전압 Vcc가 상승하기 시작한다(t1). 외부 전원이 온된 후에, 일정 기간(t1tt7; 소정의 시간)은 내부 리셋 기간이고, 그래서 내부 리셋 신호 ZPOR는 'L' 레벨에 남아 있고 내부 승압전원 발생회로(1)는 동작하지 않고, 내부 승압전원전압 Vpp는 접지전압 GND에 남아 있다(t1tt19). 그러므로, NMOS 트랜지스터(106)는 턴온되지만, NMOS 트랜지스터(107)는 오프상태에 남아 있다. 소스-드레인 전류 I1과 PMOS 트랜지스터(108)의 온-저항은 노드(111)의 전압을 접지전압 GND로부터 상승시킨다. (t3). 다른 한편 소스-드레인 전류가 I2가 흐르지 않으므로, 노드(112)의 전압은 접지전압 GND으로 남아 있다. 노드(111)와 노드(112) 사이에 전위차가 나타날 때, 차동 증폭기(110)는 동작하여, 노드(113)의 전압이 문턱전압 Vth를 초과하게 하여(t19), NMOS 트랜지스터(105)는 턴온되어, 내부 승압전원에 전압(Vcc-Vth)을 공급한다. 내부 승압전원전압(Vpp)이 NMOS 트랜지스터(107)의 문턱전압 Vth를 초과한 경우(t21), NMOS 트랜지스터(107)는 턴온되고 소스-드레인 전류(I2)가 흐른다. 노드(111)의 전압이 노드(112)의 전압보다 높을 때(t21tt23)는, 차동증폭회로(110)의 출력(노드 113)은 'H' 레벨에 남는다. 그러므로, 외부 전원전압(Vcc)이 최종치에 도달한 경우(t5), NMOS 트랜지스터(105)에서 내부 승압전원에 공급된 전압은 (Vcc-Vth)이다. 이 시간 동안, 노드(112)의 전압은 노드(111)의 전압과 같을 때까지 점진적으로 증가하여, 차동증폭회로(110)의 출력(노드 111)은 'L' 레벨로 변화되고, 외부 전원과 내부 승압전원을 서로 격리시키도록 NMOS 트랜지스터(105)를 턴오프시킨다. 이러한 격리의 결과, 내부 리셋 기간이 종료되고(t7), 내부 승압전원 발생회로(1)는 동작을 개시하며, 내부 승압전원전압(Vpp)이 외부 전원전압(Vcc)보다 높아지더라도, 누설전류가 내부 승압전원으로부터 외부 전원으로 흐르는 것을 방지하는 것이 가능하고, 그래서, 내부 승압전원전압(Vpp)이 목표로 하는 승압 레벨로 승압된다(t7tt25).
이러한 제3실시예도 역시, 제1실시예와 같이, 내부 승압전원 발생회로(1)가 동작을 개시하기 이전에 앞서서 내부 승압전원전압(Vpp)을 승압시킴으로써 전력 소비를 절약할 수 있다.
모든 트랜지스터의 문턱전압이 Vth로 표시되어 있지만, 모든 트랜지스터의 Vth의 값이 동일할 필요는 없다.
본 발명이 상세히 설명되고 예시되어 있다 할지라도, 그것은 예제와 예시일 뿐이며 한정으로서 취해지는 것이 아니고, 본 발명의 정신 및 사상은 첨부된 청구 범위의 항에 의해서만 한정되는 것이 명백히 이해된다.

Claims (16)

  1. 제1레벨의 프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치에 있어서, 전원전압을 받아들이는 수단과, 상기 전원전압의 레벨상승 과정을 검출하는 리셋수단과, 상기 전원전압의 레벨상승 과정을 따르는 동안, 상기 프로그램 전압을 승압하여 상기 제1레벨보다 낮은 제2레벨의 프로그램 전압을 제공하는 정류수단과, 상기 전원전압의 상승 후에 소정의 시간 동안 전달되는 소정의 신호에 의해 구동되어, 상기 제2레벨의 상기 프로그램 전압을 상기 제1레벨의 상기 프로그램 전압으로 승압하는 내부 승압전원 발생수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 반도체 기억장치가, 상기 제2레벨의 상기 프로그램 전압을 유지하는 수단을 더 구비하는 것을 특징으로 하는 반도체 기억장치.
  3. 제1프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치에 있어서, 전원전압을 받아들이는 수단과, 상기 전원전압을 받아들이고 나서 소정의 제1시간 경과 후에 상기 제1프로그램 전압을 발생하는 내부 승압전원 발생수단과, 상기 전원전압과 상기 내부 승압전원 발생수단에 접속되어, 상기 전원전압의 승압을 동반하는 상기 내부 승압전원 발생수단 쪽으로 상기 전원전압으로부터만 전류를 공급하고, 제1시간 경과 전에 상기 제1프로그램 전압보다 낮은 제2프로그램 전압으로 상기 내부 승압전원 발생수단의 전압을 승압하는 정류수단과, 소정의 시간 경과 후에 상기 정류수단의 동작을 중단시키는 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서, 상기 정류수단이, 상기 전원전압과 상기 내부 승압전원 발생수단 사이에 접속되어 있는 MOSFET를 구비하는 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 MOSFET가, 다이오드-접속 게이트 전극을 가지고 있는 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  6. 제1프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치에 있어서, 전원전압을 받아들이는 수단과, 상기 전원전압을 받아들이고 나서 소정의 제1시간 경과 후에 상기 제1프로그램 전압을 발생하는 내부 승압전원 발생수단과, 상기 전원전압과 상기 내부 승압전원 발생수단에 접속되어, 상기 전원전압의 승압을 동반하는 상기 내부 승압전원 발생수단 쪽으로 상기 전원전압으로부터만 전류를 공급하고, 제1시간 경과 전에 상기 제1프로그램 전압보다 낮은 제2프로그램 전압으로 상기 내부 승압전원 발생수단의 전압을 승압하는 정류수단을 구비하며, 상기 제1시간의 경과는 리셋신호를 제공하는 리셋회로에 의해 검출되며, 상기 정류수단은 상기 리셋신호에 따라 동작하는 것을 특징으로 하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 정류수단은, 상기 전원전압과 상기 내부 승압전원 발생수단 사이에 접속되어 있는 MOSFET를 구비하며, 상기 MOSFET의 게이트 전극은, 상기 리셋신호에 대해 반전된 신호를 받아들이는 것을 특징으로 하는 반도체 기억장치.
  8. 제1프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치에 있어서, 전원전압을 받아들이는 수단과, 상기 전원전압을 받아들이고 나서 소정의 제1시간 경과 후에 상기 제1프로그램 전압을 발생하는 내부 승압전원 발생수단과, 상기 전원전압과 상기 내부 승압전원 발생수단에 접속되어, 상기 전원전압의 승압을 동반하는 상기 내부 승압전원 발생수단 쪽으로 상기 전원전압으로부터만 전류를 공급하는 정류수단을 구비하며, 상기 정류수단은, 제1시간 경과 전에 상기 제1프로그램 전압보다 낮은 제2프로그램 전압으로 상기 내부 승압전원 발생수단의 전압을 승압하고 상기 프로그램 전압과 상기 전원전압 사이의 전위차에 따라 동작하며, 상보 트랜지스터들은, 상기 전원전압과 상기 접지전압 사이에 제1노드를 통하여 직렬로 접속되어 있으며, 상기 상보 트랜지스트들 중의 하나는 상기 전원전압에 따라 동작하도록 적용되며, 다른 상보 트랜지스터는 상기 접지전압에 따라 동작하도록 적용되며, 상기 전원전압에 관계되는 전압은 상기 제1노드를 통하여 발생되는 것을 특징으로 하는 반도체 기억장치.
  9. 제1프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치에 있어서, 전원전압을 받아들이는 수단과, 상기 전원전압을 받아들이고 나서 소정의 제1시간 경과 후에 상기 제1프로그램 전압을 발생하는 내부 승압전원 발생수단과, 상기 전원전압과 상기 내부 승압전원 발생수단에 접속되어, 상기 전원전압의 승압을 동반하는 상기 내부 승압전원 발생수단 쪽으로 상기 전원전압으로부터만 전류를 공급하는 정류수단을 구비하며, 상기 정류수단은, 제1시간 경과 전에 상기 제1프로그램 전압보다 낮은 제2프로그램 전압으로 상기 내부 승압전원 발생수단의 전압을 승압하고 상기 프로그램 전압과 상기 전원전압 사이의 전위치에 따라 동작하며, 상보 트랜지스터들은, 상기 전원전압과 상기 접지전압 사이에 제1노드를 통하여 직렬로 접속되어 있으며, 상기 상보 트랜지스터들 중의 하나는 상기 프로그램 전압에 따라 동작하도록 적용되며, 다른 상보 트랜지스터는 상기 접지전압에 따라 동작하도록 적용되며,상기 프로그램 전압에 관계되는 전압은 상기 제2노드를 통하여 발생되는 것을 특징으로 하는 반도체 기억장치.
  10. 프로그램 전압을 사용하여 프로그램을 실행시키는 반도체 기억장치에 있어서, 전원입력단자에 접속되어 상기 전원전압의 상승을 검출하는 수단과, 상기 전원을 받아들이는 동안, 상기 프로그램 전압을 소정의 제1레벨로 승압시키는 승압수단과, 상기 검출을 수행하고 나서 소정의 시간이 경과한 후에 상기 승압수단을 작동시키는 수단을 구비하며, 상기 승압수단이, 상기 소정의 시간 내에 상기 프로그램 전압을 상기 제1레벨보다 낮은 제2레벨로 미리 승압시키는 예비 승압수단과, 상기 소정의 시간 경과 후에 상기 예비 승압수단의 동작을 중단시키는 수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 예비 승압수단이, 상기 승압수단과 상기 전원전압 입력단자 사이에 접속되어 상기 공급된 전원전압에 따라 상기 승압수단의 전압을 승압시키는 정류수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 정류수단이 MOSFET를 구비하는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 MOSFET가 다이오드-접속 게이트를 갖는 NMOSFET를 구비하는 것을 특징으로 하는 반도체 기억장치.
  14. 제1레벨의 프로그램 전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치에 있어서, 전원전압을 받아들이고, 상기 전원전압의 상승 후에 소정의 시간 동안, 파워-온 리셋신호를 제공하는 파워-온 리셋회로를 포함하는 수단과, 상기 전원전압의 레벨상승 과정을 검출하는 수단과, 상기 전원전압의 레벨상승 과정을 따르는 동안, 상기 프로그램 전압을 승압하여, 상기 파워-온 리셋회로가 상기 파워-온 리셋신호를 제공하기 전에 상기 제1레벨보다 낮은 제2레벨의 프로그램 전압을 제공하는 수단과, 상기 파워-온 리셋회로로부터의 상기 파워-온 리셋신호에 따라 상기 제2레벨의 상기 프로그램 전압을 상기 제1레벨의 상기 프로그램 전압으로 승압하는 내부 승압전원 발생수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  15. 소정의 제1전압을 사용하여 프로그램을 실행시키기 위한 반도체 기억장치를 위한 프로그램 전압발생방법에 있어서, 전원전압을 검출하는 단계와, 검출된 전원전압에 따라 제1전압보다 낮은 제2전압으로 상기 프로그램 전압을 승압하는 단계와, 상기 제2전압으로의 승압에 잇따라 상기 프로그램 전압을 상기 소정의 제1전압으로 승압하는 단계를 포함하며, 상기 소정의 제1전압은 승압회로에 의해 생성되고, 상기 반도체 기억장치는 리셋신호를 전달하여 상기 승압회로의 동작을 개시하고, 상기 리셋신호는 상기 제2전압으로의 승압에 잇따라 전달되는 것을 특징으로 하는 프로그램 전압발생방법.
  16. 제15항에 있어서, 상기 리셋신호가 전달된 후에 상기 제2전압으로의 상기 프로그램 전압의 승압을 중단시키는 단계를 더 포함하는 것을 특징으로 하는 프로그램 전압발생방법.
KR1019950016908A 1994-06-23 1995-06-22 프로그램 전압이 상승하는 시간이 짧은 반도체 기억장치 KR0183467B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP94-141712 1994-06-23
JP14171294A JP3380823B2 (ja) 1994-06-23 1994-06-23 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR960002358A KR960002358A (ko) 1996-01-26
KR0183467B1 true KR0183467B1 (ko) 1999-04-15

Family

ID=15298450

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950016908A KR0183467B1 (ko) 1994-06-23 1995-06-22 프로그램 전압이 상승하는 시간이 짧은 반도체 기억장치

Country Status (4)

Country Link
US (1) US5631867A (ko)
JP (1) JP3380823B2 (ko)
KR (1) KR0183467B1 (ko)
DE (1) DE19521730C2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0165386B1 (ko) * 1995-04-24 1999-02-01 김광호 반도체장치의 내부 승압회로
JPH10228769A (ja) * 1997-02-14 1998-08-25 Mitsubishi Electric Corp 半導体記憶装置
JPH1116395A (ja) * 1997-06-25 1999-01-22 Mitsubishi Electric Corp 半導体記憶装置
JPH1173769A (ja) * 1997-08-27 1999-03-16 Mitsubishi Electric Corp 半導体装置
JPH1196761A (ja) * 1997-09-25 1999-04-09 Oki Micro Design Miyazaki Co Ltd 半導体集積回路装置
KR100301252B1 (ko) 1999-06-23 2001-11-01 박종섭 파워 온 리셋 회로
KR100340866B1 (ko) * 1999-12-02 2002-06-20 박종섭 고전위 발생 장치
KR100465431B1 (ko) * 2000-03-22 2005-01-13 엘지전자 주식회사 넘버 세븐 신호망에서 신호 메시지 루팅 실패시 처리 방법
US7158412B2 (en) * 2004-06-17 2007-01-02 Intersil Americas Inc. On-chip EE-PROM programming waveform generation
JP5343540B2 (ja) * 2008-12-05 2013-11-13 富士通セミコンダクター株式会社 半導体デバイスおよびシステム
JP2011034658A (ja) * 2009-08-06 2011-02-17 Fujitsu Semiconductor Ltd 半導体記憶装置、ワード線の昇圧方法、及びシステム
JP6444803B2 (ja) * 2015-05-01 2018-12-26 ラピスセミコンダクタ株式会社 書込電圧生成回路及びメモリ装置
CN110297514B (zh) * 2018-03-22 2020-12-01 华邦电子股份有限公司 电源开启重置电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2652694B2 (ja) * 1988-12-28 1997-09-10 三菱電機株式会社 昇圧回路
US5038325A (en) * 1990-03-26 1991-08-06 Micron Technology Inc. High efficiency charge pump circuit
JP2805973B2 (ja) * 1990-05-11 1998-09-30 日本電気株式会社 ブートストラップ回路
DE4237589C2 (de) * 1991-11-07 1999-10-28 Samsung Electronics Co Ltd Spannungspumpschaltung
IT1258242B (it) * 1991-11-07 1996-02-22 Samsung Electronics Co Ltd Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione
US5257239A (en) * 1992-07-14 1993-10-26 Aptix Corporation Memory cell with known state on power-up
KR960000837B1 (ko) * 1992-12-02 1996-01-13 삼성전자주식회사 반도체 메모리장치

Also Published As

Publication number Publication date
DE19521730A1 (de) 1996-01-04
US5631867A (en) 1997-05-20
JP3380823B2 (ja) 2003-02-24
KR960002358A (ko) 1996-01-26
JPH087567A (ja) 1996-01-12
DE19521730C2 (de) 1999-12-09

Similar Documents

Publication Publication Date Title
US5267201A (en) High voltage boosted word line supply charge pump regulator for DRAM
KR960002826B1 (ko) 챠지펌핑효율이 개선된 챠지펌프회로
US5828620A (en) High voltage boosted word line supply charge pump and regulator for DRAM
US6353356B1 (en) High voltage charge pump circuits
KR0172337B1 (ko) 반도체 메모리장치의 내부승압전원 발생회로
EP0593105B1 (en) Efficient negative charge pump
US6198340B1 (en) High efficiency CMOS pump circuit
KR0183467B1 (ko) 프로그램 전압이 상승하는 시간이 짧은 반도체 기억장치
US5901055A (en) Internal boosted voltage generator of semiconductor memory device
JP3846741B2 (ja) 半導体集積回路の電圧昇圧回路
US5757714A (en) Semiconductor memory device with on-chip boosted power supply voltage generator
US5532640A (en) Voltage generator circuit generating stable negative potential
US6316985B1 (en) Substrate voltage generating circuit provided with a transistor having a thin gate oxide film and a semiconductor integrated circuit device provided with the same
JP3735824B2 (ja) 昇圧回路を備えた半導体メモリ装置
JP4306821B2 (ja) 半導体記憶装置
KR200252133Y1 (ko) 초기 전압 보상형 Ｖｐｐ발생회로
KR100585144B1 (ko) 차아지 펌핑 효율을 유지하는 승압 전압 발생 회로
KR100587026B1 (ko) 백-바이어스 전압 발생회로
KR940008719B1 (ko) 전압승압회로
JP4138047B2 (ja) 内部電圧生成回路
JP2868860B2 (ja) 昇圧出力回路
CA2243375C (en) High voltage generating circuit for volatile semiconductor memories
JPH09180459A (ja) 半導体メモリ装置の電圧昇圧回路
KR20010017396A (ko) 반도체 메모리 장치의 고전압 발생회로
JP2001085621A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20081202

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee