JP2868860B2 - 昇圧出力回路 - Google Patents
昇圧出力回路Info
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- JP2868860B2 JP2868860B2 JP2200426A JP20042690A JP2868860B2 JP 2868860 B2 JP2868860 B2 JP 2868860B2 JP 2200426 A JP2200426 A JP 2200426A JP 20042690 A JP20042690 A JP 20042690A JP 2868860 B2 JP2868860 B2 JP 2868860B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミックRAM（DRAM）等の半導体集積
回路内に形成される昇圧出力回路に関する。
回路内に形成される昇圧出力回路に関する。
（従来の技術） DRAMにおいては、選択されたワード線に電源電位より
高く昇圧された電位を与えるワード線昇圧回路が用いら
れる。これは、ワード線により駆動されるメモリセルの
トランスファゲートMOSトランジスタでのしきい値電圧
降下を防止するためである。
高く昇圧された電位を与えるワード線昇圧回路が用いら
れる。これは、ワード線により駆動されるメモリセルの
トランスファゲートMOSトランジスタでのしきい値電圧
降下を防止するためである。
第６図は、昇圧回路で昇圧された電位を各ノードに出
力する昇圧出力回路の従来の構成を示すものであり、第
７図はその動作タイミング図である。キャパシタCsは昇
圧された電位を保持するためのものである。このキャパ
シタCsには、そのノードＢに電源電位Vccを予備充電す
るｐチャネルMOSトランジスタT3が接続されている。ノ
ードＢには、ダイオード接続されたｎチャネルMOSトラ
ンジスタT2とキャパシタCAが接続されている。これらMO
SトランジタT2とキャパシタCAは、チャージポンプ回路
を構成しており、キャパシタCAの端子には昇圧動作時、
クロックφAが印加される。MOSトランジスタT2とキャパ
シタCAの接続ノードＡには、電源電位Vccより高い電位V
Mを充電するためのｎチャネルMOSトランジスタT1が設け
られている。
力する昇圧出力回路の従来の構成を示すものであり、第
７図はその動作タイミング図である。キャパシタCsは昇
圧された電位を保持するためのものである。このキャパ
シタCsには、そのノードＢに電源電位Vccを予備充電す
るｐチャネルMOSトランジスタT3が接続されている。ノ
ードＢには、ダイオード接続されたｎチャネルMOSトラ
ンジスタT2とキャパシタCAが接続されている。これらMO
SトランジタT2とキャパシタCAは、チャージポンプ回路
を構成しており、キャパシタCAの端子には昇圧動作時、
クロックφAが印加される。MOSトランジスタT2とキャパ
シタCAの接続ノードＡには、電源電位Vccより高い電位V
Mを充電するためのｎチャネルMOSトランジスタT1が設け
られている。
この昇圧回路の動作を第７図を参照して説明すると、
次の通りである。初期状態でプリチャージ信号φPは
“L"レベル（＝ＶSS）であって、昇圧されるべきノード
Ｂは、ｐチャネルMOSトランジスタT3によって電源電位V
ccに予備充電されている。プリチャージ信号φPが“H"
レベルになり、リングオシレータ等により発生されるク
ロック信号φAが入ると、昇圧動作が開始される。すな
わちクロックφAが“L"レベルの間、MOSトランジスタT1
を介してキャパシタCAに充電が行われ、クロックφAが
“H"レベルになると、キャパシタCAの充電電荷はMOSト
ランジスタT2を介してノードＢに転送され、キャパシタ
CSに分配される。以上のチャージポンプ動作が繰り返さ
れて、ノードＢの電位がVccから次第に上昇する。ノー
ドＢの電位が上昇すると、これはMOSトランジスタT1の
ゲートに帰還される。これにより、MOSトランジスタT1
のゲート・バイアスが次第に大きくなって、やがてノー
ドＡにはクロックφAが“L"レベルのときほぼ電位VMま
での充電がなされるようになる。したがってノードＢに
は、最終的に、電位VMに近い値まで昇圧した電位VM−Ｖ
αが得られる。
次の通りである。初期状態でプリチャージ信号φPは
“L"レベル（＝ＶSS）であって、昇圧されるべきノード
Ｂは、ｐチャネルMOSトランジスタT3によって電源電位V
ccに予備充電されている。プリチャージ信号φPが“H"
レベルになり、リングオシレータ等により発生されるク
ロック信号φAが入ると、昇圧動作が開始される。すな
わちクロックφAが“L"レベルの間、MOSトランジスタT1
を介してキャパシタCAに充電が行われ、クロックφAが
“H"レベルになると、キャパシタCAの充電電荷はMOSト
ランジスタT2を介してノードＢに転送され、キャパシタ
CSに分配される。以上のチャージポンプ動作が繰り返さ
れて、ノードＢの電位がVccから次第に上昇する。ノー
ドＢの電位が上昇すると、これはMOSトランジスタT1の
ゲートに帰還される。これにより、MOSトランジスタT1
のゲート・バイアスが次第に大きくなって、やがてノー
ドＡにはクロックφAが“L"レベルのときほぼ電位VMま
での充電がなされるようになる。したがってノードＢに
は、最終的に、電位VMに近い値まで昇圧した電位VM−Ｖ
αが得られる。
この従来の昇圧出力回路において、得られる昇圧電位
のVMからの降下分Ｖαは、電荷転送用のMOSトランジス
タT2のしきい値電圧である。このMOSトランジスタT2の
しきい値電圧は、ノードＢの電位が上昇すると徐々に高
くなる。これは、ノードＢの電位の正方向の上昇すなわ
ちMOSトランジスタT2のソース電位の正方向の上昇が、M
OSトランジスタT2に負の基板バイアスを与えたと等価に
なるからである。この結果、得られる昇圧電位のVMから
の降下分Ｖαは設計値よりも大きくなり、所望の昇圧電
位が得られない。
のVMからの降下分Ｖαは、電荷転送用のMOSトランジス
タT2のしきい値電圧である。このMOSトランジスタT2の
しきい値電圧は、ノードＢの電位が上昇すると徐々に高
くなる。これは、ノードＢの電位の正方向の上昇すなわ
ちMOSトランジスタT2のソース電位の正方向の上昇が、M
OSトランジスタT2に負の基板バイアスを与えたと等価に
なるからである。この結果、得られる昇圧電位のVMから
の降下分Ｖαは設計値よりも大きくなり、所望の昇圧電
位が得られない。
（発明が解決しようとする課題） 以上のように従来の昇圧出力回路では、電荷転送用MO
Sトランジスタの基板バイアス効果によって、所望の昇
圧電位が得られないという問題があった。
Sトランジスタの基板バイアス効果によって、所望の昇
圧電位が得られないという問題があった。
本発明は、この様な点に鑑みなされたもので、電荷転
送用MOSトランジスタのしきい値電圧降下の影響をうけ
ず、十分高い昇圧電位を出力することを可能にした昇圧
出力回路を提供することを目的とする。
送用MOSトランジスタのしきい値電圧降下の影響をうけ
ず、十分高い昇圧電位を出力することを可能にした昇圧
出力回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係る昇圧出力回路は、ドレインに電源電圧よ
り高い所定値に設定された電位が与えられ、ソースが電
荷を転送するための第１のノードに接続され、ゲートが
昇圧すべき第２のノードに接続された昇圧用の第１のMO
Sトランジスタと、ゲートとドレインが前記第１のノー
ドに接続され、ソースが前記第２のノードに接続された
電荷転送用の第２のMOSトランジスタと、第１のクロッ
ク及びこの第１のクロックと逆相の第２のクロックを出
力する複数個のインバータからなる回路と、一端が前記
第１のノードに接続され、他端に前記第１のクロックが
入力される第１のキャパシタと、一端が前記第２のノー
ドに接続され、他端に前記第２のクロックが入力される
第２のキャパシタとを少なくとも備えたことを特徴とす
る、 さらに、本発明に係る昇圧出力回路は、ドレインに電
源電圧より高い所定値に設定された電位が与えられ、ソ
ースが電荷を転送するための第１のノードに接続され、
ゲートが昇圧すべき第２のノードに接続された昇圧用の
第１のMOSトランジスタと、ゲートとドレインが前記第
１のノードに接続され、ソースが前記第２のノードに接
続され、そのしきい値電圧が前記第１のMOSトランジス
タのしきい値電圧よりも小さい電荷転送用の第２のMOS
トランジスタと、一端が前記第１のノードに接続され、
他端に第１のクロックが入力される第１のキャパシタ
と、一端が前記第２のノードに接続され、他端に前記第
１のクロックと逆相の第２のクロックが入力される第２
のキャパシタとを少なくとも備えたことを特徴とする。
り高い所定値に設定された電位が与えられ、ソースが電
荷を転送するための第１のノードに接続され、ゲートが
昇圧すべき第２のノードに接続された昇圧用の第１のMO
Sトランジスタと、ゲートとドレインが前記第１のノー
ドに接続され、ソースが前記第２のノードに接続された
電荷転送用の第２のMOSトランジスタと、第１のクロッ
ク及びこの第１のクロックと逆相の第２のクロックを出
力する複数個のインバータからなる回路と、一端が前記
第１のノードに接続され、他端に前記第１のクロックが
入力される第１のキャパシタと、一端が前記第２のノー
ドに接続され、他端に前記第２のクロックが入力される
第２のキャパシタとを少なくとも備えたことを特徴とす
る、 さらに、本発明に係る昇圧出力回路は、ドレインに電
源電圧より高い所定値に設定された電位が与えられ、ソ
ースが電荷を転送するための第１のノードに接続され、
ゲートが昇圧すべき第２のノードに接続された昇圧用の
第１のMOSトランジスタと、ゲートとドレインが前記第
１のノードに接続され、ソースが前記第２のノードに接
続され、そのしきい値電圧が前記第１のMOSトランジス
タのしきい値電圧よりも小さい電荷転送用の第２のMOS
トランジスタと、一端が前記第１のノードに接続され、
他端に第１のクロックが入力される第１のキャパシタ
と、一端が前記第２のノードに接続され、他端に前記第
１のクロックと逆相の第２のクロックが入力される第２
のキャパシタとを少なくとも備えたことを特徴とする。
（作用） 本発明によれば、昇圧出力動作時、電荷転送用の第２
のMOSトランジスタのゲート・ソース間が互いに逆相の
クロックにより十分大きくバイアスされる。このため、
昇圧されるべき第２のノードの電位上昇により第２のMO
Sトランジスタの基板バイアス効果によりそのしきい値
電圧が上昇しても、その影響を受けることなく、効率的
に電荷転送が行われる。すなわち第２のノードは電荷転
送用の第２のMOSトランジスタのしきい値電圧によりク
ランプされることなく、昇圧用の第１のMOSトランジス
タのドレインに与えられる設定電位まで昇圧された電位
を得ることができる。
のMOSトランジスタのゲート・ソース間が互いに逆相の
クロックにより十分大きくバイアスされる。このため、
昇圧されるべき第２のノードの電位上昇により第２のMO
Sトランジスタの基板バイアス効果によりそのしきい値
電圧が上昇しても、その影響を受けることなく、効率的
に電荷転送が行われる。すなわち第２のノードは電荷転
送用の第２のMOSトランジスタのしきい値電圧によりク
ランプされることなく、昇圧用の第１のMOSトランジス
タのドレインに与えられる設定電位まで昇圧された電位
を得ることができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例の昇圧出力回路の要部構成を示す。
Ｅタイプ,nチャネルの昇圧用MOSトランジスタ（第１のM
OSトランジスタ）T1はソースが第１のノードＡに接続さ
れ、ドレインに電源電位Vccより高い値に設定された電
位VMが与えられる。この昇圧用MOSトランジスタT1のソ
ースは電荷転送用の第１のノードＡに接続され、ゲート
は昇圧されるべの第２のノードＢに接続されている。第
２のノードＢには、昇圧された電位を保持するためのキ
ャパシタCSが設けられている。第１のノードＡと第１の
ノードＢの間には、Ｅタイプ,nチャネルの電荷転送用MO
Sトランジスタ（第２のMOSトランジスタ）T2がダイオー
ド接続されて設けられている。第１のノードＡには第１
のキャパシタCAの一端が接続され、第２のノードＢには
第２のキャパシタCBの一端が接続されている。これら第
1,第２のキャパシタCA，CBの他端には、互いに位相が異
なるクロックφA，φBが印加されるようになっている。
第２のノードＢには、プリチャージ信号φPにより駆動
されるＥタイプ,pチャネルの予備充電用MOSトランジス
タ（第３のMOSトランジスタ）T3が設けられている。こ
の予備充電用MOSトランジスタT3のドレインには電源電
位Vccが与えられる。
Ｅタイプ,nチャネルの昇圧用MOSトランジスタ（第１のM
OSトランジスタ）T1はソースが第１のノードＡに接続さ
れ、ドレインに電源電位Vccより高い値に設定された電
位VMが与えられる。この昇圧用MOSトランジスタT1のソ
ースは電荷転送用の第１のノードＡに接続され、ゲート
は昇圧されるべの第２のノードＢに接続されている。第
２のノードＢには、昇圧された電位を保持するためのキ
ャパシタCSが設けられている。第１のノードＡと第１の
ノードＢの間には、Ｅタイプ,nチャネルの電荷転送用MO
Sトランジスタ（第２のMOSトランジスタ）T2がダイオー
ド接続されて設けられている。第１のノードＡには第１
のキャパシタCAの一端が接続され、第２のノードＢには
第２のキャパシタCBの一端が接続されている。これら第
1,第２のキャパシタCA，CBの他端には、互いに位相が異
なるクロックφA，φBが印加されるようになっている。
第２のノードＢには、プリチャージ信号φPにより駆動
されるＥタイプ,pチャネルの予備充電用MOSトランジス
タ（第３のMOSトランジスタ）T3が設けられている。こ
の予備充電用MOSトランジスタT3のドレインには電源電
位Vccが与えられる。
第２図は、第１図の昇圧出力回路を駆動する互いに逆
相のクロックφA，φBを発生する回路である。この回路
は、インバータI1〜I4とそれぞれの出力端子に設けられ
たキャパシタC1〜C4による遅延回路要素を縦続接続し、
これをゲートＧを介してリング状に接続してリングオシ
レータ１を構成している。ゲートＧの一つの入力端子に
は、インバータI5を介してトリガ信号φTが印加される
ようになっており、トリガ信号φTが“H"レベルのとき
に発振動作する。リングオシレータ１の出力端子には、
３段のインバータバッファI6〜I8が接続され、インバー
タバッファI8の前後から互いに逆相のクロックφA，φB
が得られる。
相のクロックφA，φBを発生する回路である。この回路
は、インバータI1〜I4とそれぞれの出力端子に設けられ
たキャパシタC1〜C4による遅延回路要素を縦続接続し、
これをゲートＧを介してリング状に接続してリングオシ
レータ１を構成している。ゲートＧの一つの入力端子に
は、インバータI5を介してトリガ信号φTが印加される
ようになっており、トリガ信号φTが“H"レベルのとき
に発振動作する。リングオシレータ１の出力端子には、
３段のインバータバッファI6〜I8が接続され、インバー
タバッファI8の前後から互いに逆相のクロックφA，φB
が得られる。
第３図は、第２図の回路をCMOS構成により実現した具
体例である。
体例である。
このように構成された昇圧出力回路の動作を第４図の
タイミング図を用いて、つぎに説明する。プリチャージ
信号φPが“L"レベルの初期状態では、予備充電用MOSト
ランジスタT3を介して第２のノードＢに電源電位Vccが
予備充電される。このときクロックφTは“L"レベル
（＝ＶSS）であり、リングオシレータ１は発振せず、し
たがって昇圧回路はチャージポンプ動作をしない。プリ
チャージ信号φPが“H"レベル（＝Vcc）になると、予備
充電用MOSトランジスタT3はオフになる。そしてトリガ
信号φTが“L"レベルから“H"レベルになると、リング
オシレータ１が発振し始める。これにより、互いに逆位
相のクロックφA，φBが得られる。クロックφAが“L"
レベルの間、第１のノードＡは昇圧用MOSトランジスタT
1によって、電位VMからMOSトランジスタＴのしきい値電
圧分低い電位まで充電される。クロックφAが“H"レベ
ルになると、第１のノードＡの電荷は電荷転送用MOSト
ランジスタT2を介して第２のノードＢに転送される。こ
の充電と転送の動作が繰り返されて、第２のノードＢは
次第に上昇する。
タイミング図を用いて、つぎに説明する。プリチャージ
信号φPが“L"レベルの初期状態では、予備充電用MOSト
ランジスタT3を介して第２のノードＢに電源電位Vccが
予備充電される。このときクロックφTは“L"レベル
（＝ＶSS）であり、リングオシレータ１は発振せず、し
たがって昇圧回路はチャージポンプ動作をしない。プリ
チャージ信号φPが“H"レベル（＝Vcc）になると、予備
充電用MOSトランジスタT3はオフになる。そしてトリガ
信号φTが“L"レベルから“H"レベルになると、リング
オシレータ１が発振し始める。これにより、互いに逆位
相のクロックφA，φBが得られる。クロックφAが“L"
レベルの間、第１のノードＡは昇圧用MOSトランジスタT
1によって、電位VMからMOSトランジスタＴのしきい値電
圧分低い電位まで充電される。クロックφAが“H"レベ
ルになると、第１のノードＡの電荷は電荷転送用MOSト
ランジスタT2を介して第２のノードＢに転送される。こ
の充電と転送の動作が繰り返されて、第２のノードＢは
次第に上昇する。
以上の昇圧出力動作において、電荷転送時、クロック
φAが“H"レベルのときクロックφBは“L"レベルになる
ために、第２のノードＢは容量結合によって強制的に引
き下げられる。この結果、第１のノードＡと第２のノー
ドＢの間の電位差、すなわち電荷転送用MOSトランジス
タT2のゲート・ソース間電圧が大きくなる。これによ
り、第１のノードＡの電荷は効率的に第２のノードＢに
転送される。すなわち電荷転送用MOSトランジスタT2の
しきい値電圧の影響を受けることなく、第２のノードＢ
は充電用MOSトランジスタT1のドレインに与えられた電
位VMまで昇圧される。
φAが“H"レベルのときクロックφBは“L"レベルになる
ために、第２のノードＢは容量結合によって強制的に引
き下げられる。この結果、第１のノードＡと第２のノー
ドＢの間の電位差、すなわち電荷転送用MOSトランジス
タT2のゲート・ソース間電圧が大きくなる。これによ
り、第１のノードＡの電荷は効率的に第２のノードＢに
転送される。すなわち電荷転送用MOSトランジスタT2の
しきい値電圧の影響を受けることなく、第２のノードＢ
は充電用MOSトランジスタT1のドレインに与えられた電
位VMまで昇圧される。
以上のようにしてこの実施例の昇圧出力回路では、電
荷転送用MOSトランジスタのしきい値電圧の影響を受け
ず、従って基板バイアス効果によって電荷転送用MOSト
ランジスタのしきい値電圧が上昇しても問題なく十分な
昇圧電位を出力することができる。
荷転送用MOSトランジスタのしきい値電圧の影響を受け
ず、従って基板バイアス効果によって電荷転送用MOSト
ランジスタのしきい値電圧が上昇しても問題なく十分な
昇圧電位を出力することができる。
第５図は、第１図に示した昇圧出力回路の第1,第２の
キャパシタCA，CBの部分をｎチャネルMOSトランジスタ
により構成した場合を示している。特にキャパシタCA，
CBをエンハンスメント（Ｅ）型のｎチャネルMOSトラン
ジスタで構成すると、ノードＢが予備充電されていない
場合にノードＢが不用意に昇圧されるという事態が防止
される。なぜなら、Ｅ型のｎチャネルMOSトランジスタ
はゲート電圧0Vのとき反転層が形成されず、キャパシタ
CA，CBがキャパシタとして働かないからである。
キャパシタCA，CBの部分をｎチャネルMOSトランジスタ
により構成した場合を示している。特にキャパシタCA，
CBをエンハンスメント（Ｅ）型のｎチャネルMOSトラン
ジスタで構成すると、ノードＢが予備充電されていない
場合にノードＢが不用意に昇圧されるという事態が防止
される。なぜなら、Ｅ型のｎチャネルMOSトランジスタ
はゲート電圧0Vのとき反転層が形成されず、キャパシタ
CA，CBがキャパシタとして働かないからである。
実施例では、昇圧用MOSトランジスタT1,電荷転送用MO
SトランジスタT2等の具体的なしきい値電圧については
説明しなかったが、電荷転送用MOSトランジスタT2のし
きい値電圧を昇圧用MOSトランジスタT1のそれより小さ
く、例えば0V程度に設定してもよい。これは電荷転送の
動作をより効率的にして、速やかに昇圧電位を得る上で
有効である。
SトランジスタT2等の具体的なしきい値電圧については
説明しなかったが、電荷転送用MOSトランジスタT2のし
きい値電圧を昇圧用MOSトランジスタT1のそれより小さ
く、例えば0V程度に設定してもよい。これは電荷転送の
動作をより効率的にして、速やかに昇圧電位を得る上で
有効である。
その他本発明は、その趣旨を逸脱しない範囲で種々変
形して実施することができる。
形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、電荷転送用MOSト
ランジスタのしきい値電圧の影響を受けず十分な昇圧電
位を出力することのできる昇圧出力回路を提供すること
ができる。
ランジスタのしきい値電圧の影響を受けず十分な昇圧電
位を出力することのできる昇圧出力回路を提供すること
ができる。
第１図は本発明の一実施例の昇圧出力回路の要部構成を
示す図、 第２図はその昇圧出力回路を駆動するリングオシレータ
の構成を示す図、 第３図はリングオシレータの具体的構成例を示す図、 第４図は昇圧出力回路の動作を説明するためのタイミン
グ図、 第５図は他の実施例の昇圧出力回路の構成を示す図、 第６図は従来の昇圧出力回路を示す図、 第７図はその動作を説明するためのタイミング図であ
る。 T1…昇圧用MOSトランジスタ（第１のMOSトランジス
タ）、T2…電荷転送用MOSトランジスタ（第２のMOSトラ
ンジスタ）、T3…予備充電用MOSトランジスタ（第３のM
OSトランジスタ）、Ａ…第１のノード、Ｂ…第２のノー
ド、CA…第１のキャパシタ、CB…第２のキャパシタ、CS
…昇圧電位保持用キャパシタ。
示す図、 第２図はその昇圧出力回路を駆動するリングオシレータ
の構成を示す図、 第３図はリングオシレータの具体的構成例を示す図、 第４図は昇圧出力回路の動作を説明するためのタイミン
グ図、 第５図は他の実施例の昇圧出力回路の構成を示す図、 第６図は従来の昇圧出力回路を示す図、 第７図はその動作を説明するためのタイミング図であ
る。 T1…昇圧用MOSトランジスタ（第１のMOSトランジス
タ）、T2…電荷転送用MOSトランジスタ（第２のMOSトラ
ンジスタ）、T3…予備充電用MOSトランジスタ（第３のM
OSトランジスタ）、Ａ…第１のノード、Ｂ…第２のノー
ド、CA…第１のキャパシタ、CB…第２のキャパシタ、CS
…昇圧電位保持用キャパシタ。
Claims (7)
- 【請求項１】ドレインに電源電圧より高い所定値に設定
された電位が与えられ、ソースが電荷を転送するための
第１のノードに接続され、ゲートが昇圧すべき第２のノ
ードに接続された昇圧用の第１のMOSトランジスタと、 ゲートとドレインが前記第１のノードに接続され、ソー
スが前記第２のノードに接続された電荷転送用の第２の
MOSトランジスタと、 第１のクロック及びこの第１のクロックと逆相の第２の
クロックを出力する複数個のインバータからなる回路
と、 一端が前記第１のノードに接続され、他端に前記第１の
クロックが入力される第１のキャパシタと、 一端が前記第２のノードに接続され、他端に前記第２の
クロックが入力される第２のキャパシタと を少なくとも備えたことを特徴とする昇圧出力回路。 - 【請求項２】ドレインに電源電圧より高い所定値に設定
された電位が与えられ、ソースが電荷を転送するための
第１のノードに接続され、ゲートが昇圧すべき第２のノ
ードに接続された昇圧用の第１のMOSトランジスタと、 ゲートとドレインが前記第１のノードに接続され、ソー
スが前記第２のノードに接続され、そのしきい値電圧が
前記第１のMOSトランジスタのしきい値電圧よりも小さ
い電荷転送用の第２のMOSトランジスタと、 一端が前記第１のノードに接続され、他端に第１のクロ
ックが入力される第１のキャパシタと、 一端が前記第２のノードに接続され、他端に前記第１の
クロックと逆相の第２のクロックが入力される第２のキ
ャパシタと を少なくとも備えたことを特徴とする昇圧出力回路。 - 【請求項３】前記第１のクロックは、トリガ信号に基づ
いて発振動作が制御されるリングオシレータから出力さ
れることを特徴とする請求項２に記載の昇圧出力回路。 - 【請求項４】前記第１のMOSトランジスタはエンハンス
メント型（Ｅタイプ）であることを特徴とする請求項１
または２に記載の昇圧出力回路。 - 【請求項５】前記第１のMOSトランジスタと前記第２のM
OSトランジスタは共にｎチャネルのMOSトランジスタで
あることを特徴とする請求項１または２に記載の昇圧出
力回路。 - 【請求項６】前記第２のMOSトランジスタのしきい値電
圧が0V程度であることを特徴とする請求項１または２に
記載の昇圧出力回路。 - 【請求項７】前記第２のMOSトランジスタはエンハンス
メント型（Ｅタイプ）であることを特徴とする請求項１
記載の昇圧出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200426A JP2868860B2 (ja) | 1990-07-27 | 1990-07-27 | 昇圧出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200426A JP2868860B2 (ja) | 1990-07-27 | 1990-07-27 | 昇圧出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0484455A JPH0484455A (ja) | 1992-03-17 |
| JP2868860B2 true JP2868860B2 (ja) | 1999-03-10 |
Family
ID=16424103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200426A Expired - Lifetime JP2868860B2 (ja) | 1990-07-27 | 1990-07-27 | 昇圧出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868860B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3638641B2 (ja) | 1994-10-05 | 2005-04-13 | 株式会社ルネサステクノロジ | 昇圧電位発生回路 |
-
1990
- 1990-07-27 JP JP2200426A patent/JP2868860B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0484455A (ja) | 1992-03-17 |
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