KR100783640B1 - 웰 바이어스 전압 조절이 가능한 웰 바이어스 전압 발생회로 및 웰 바이어스 전압 보정 방법 - Google Patents

웰 바이어스 전압 조절이 가능한 웰 바이어스 전압 발생회로 및 웰 바이어스 전압 보정 방법 Download PDF

Info

Publication number
KR100783640B1
KR100783640B1 KR1020060034100A KR20060034100A KR100783640B1 KR 100783640 B1 KR100783640 B1 KR 100783640B1 KR 1020060034100 A KR1020060034100 A KR 1020060034100A KR 20060034100 A KR20060034100 A KR 20060034100A KR 100783640 B1 KR100783640 B1 KR 100783640B1
Authority
KR
South Korea
Prior art keywords
well bias
bias voltage
level
external voltage
control signal
Prior art date
Application number
KR1020060034100A
Other languages
English (en)
Other versions
KR20070102232A (ko
Inventor
김헌준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060034100A priority Critical patent/KR100783640B1/ko
Publication of KR20070102232A publication Critical patent/KR20070102232A/ko
Application granted granted Critical
Publication of KR100783640B1 publication Critical patent/KR100783640B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Abstract

본 발명은 라인의 저항에 의해 전송 지연이 발생하는 신호와 트랜지스터에 의해 전파 지연이 발생하는 신호를 동시에 사용하는 회로에 적용 가능한 웰 바이어스 전압 발생 회로를 개시한다. 이 회로는, 외부 전압(VEXT)의 레벨이 변할 경우, 외부 전압(VEXT)의 변화 정도에 따라 외부 전압(VEXT)을 사용하는 트랜지스터의 웰 바이어스 전압 레벨을 조절하여 전파 지연의 변화를 보상할 수 있다.

Description

웰 바이어스 전압 조절이 가능한 웰 바이어스 전압 발생 회로 및 웰 바이어스 전압 보정 방법{WELL BIAS VOLTAGE GENERATION CIRCUIT INCLUDING WELL BIAS VOLTAGE CONTROL AND WELL BIAS VOLTAGE COMPENSATION METHOD}
도 1은 라인의 저항에 의해 전송 지연이 발생한 신호와 트랜지스터에 의해 전파 지연이 발생한 신호를 사용하는 일반적인 회로를 설명하기 위한 블럭도.
도 2는 도 1의 구성에서 외부 전압 레벨이 상승하는 경우 전파 지연의 변화에 의한 타이밍 미스 매치를 설명하기 위한 파형도.
도 3은 본 발명의 실시 예에 따른 웰 바이어스 전압 발생 회로를 나타내는 블럭도.
도 4는 웰 바이어스 전압(VBB)과 외부 전압(VEXT)과의 관계를 설명하기 위한 파형도.
도 5는 도 3의 외부 전압 지연 조절부(300)와 오실레이터부(400)를 나타내는 회로도.
본 발명은 웰 바이어스 전압 발생 회로에 관한 것으로, 특히 라인의 저항에 의해 전송 지연이 발생하는 신호와 트랜지스터에 의해 전파 지연이 발생하는 신호를 동시에 사용하는 회로에 적용 가능한 웰 바이어스 전압 발생 회로 및 웰 바이어스 전압 보정 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 외부 전압을 인가받아서 내부 회로의 기능과 목적에 따라 다양한 레벨의 내부 전압들로 변환하여 사용한다. 이러한 내부 전압들이 해당 회로에 입력될 때, 라인의 저항에 의한 전송 지연(Interconnection Delay)이 발생할 수 있고, 트랜지스터 또는 캐패시터와 같은 소자들에 의한 전파 지연(Propagation Delay)이 발생할 수도 있다.
일 예로, 반도체 메모리 장치는 도 1에 도시된 바와 같이, 일정한 주기를 갖는 펄스 신호(PULSE)를 발생하는 펄스 발생부(10), 펄스 신호(PULSE)에 응답하여 데이터 신호(DATA)를 검출하기 위한 검출 신호(DETECT)를 발생하는 검출부(20), 글로벌 입출력 라인(GIO)으로부터 전달되는 데이터 신호(DATA)를 입력받아서 검출 신호(DETECT)에 따라 데이터 신호(DATA)의 일부를 검출하여 데이터 검출 신호(DATA_DET)로 출력하는 드라이버부(30), 및 드라이버부(30)에서 출력되는 데이터 검출 신호(DATA_DET)를 래치하는 래치부(40)를 포함한다.
이러한 구성을 갖는 반도체 메모리 장치는 펄스 신호(PULSE)가 디스에이블 상태일 때 데이터 신호(DATA)의 폴링 에지 부분을 검출하기 위한 검출 신호(DETECT)를 생성한 후, 검출 신호(DETECT)로써 데이터 신호(DATA)의 폴링 에지 부분에 해당하는 데이터 검출 신호(DATA_DET)를 래치부(40)로 제공한다.
이때, 글로벌 입출력 라인(GIO)으로부터 전달되는 데이터 신호(DATA)는 라인 의 저항으로 인하여 전송 지연이 발생하고, 데이터 신호(DATA)를 검출하기 위해 사용되는 펄스 신호(PULSE)는 펄스 발생부(10)와 검출부(20)에 구비된 소자들로 인하여 전파 지연이 발생한다.
특히, 도 2에 도시된 바와 같이, 외부 전압의 레벨이 변할 경우, 라인의 저항에 의한 전송 지연은 외부 전압 변화에 거의 영향이 없는 반면, 트랜지스터에 의한 전파 지연은 외부 전압 변화에 큰 영향을 받는다.
따라서, 고전압으로 인하여 펄스 신호(PULSE)가 도 2의 실선과 같이 발생하지 않고 점선과 같이 발생하여, 디스에이블되는 시점이 데이터(DATA)의 폴링 에지 부분과 일치하지 않을 수 있다.
그리고, 이러한 데이터 신호(DATA)의 전송 지연과 펄스 신호(PULSE)의 전파 지연의 타이밍 미스 매치(Mis-match)로 인하여 드라이버(30)에서는 데이터 신호(DATA)의 폴링 에지 부분을 검출하지 못하는 오류가 발생할 수 있다.
즉, 입출력 드라이버(30)와 같이 전송 라인으로부터 전달되는 신호와 트랜지스터를 거친 신호를 사용하는 회로에서는 외부 전압의 변화에 따른 이들 두 신호의 타이밍 미스 매치로 인하여 동작 오류가 발생할 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 전송 라인에서 전달되는 신호와 트랜지스터를 거쳐 전달되는 신호를 사용하는 회로에서 타이밍 미스 매치가 발생하는 경우, 트랜지스터의 웰 바이어스를 조정함으로써, 저항으로 인한 전송 지연과 트랜지스터로 인한 전파 지연의 타이밍 미스 매치를 줄임에 있다.
상기한 바와 같은 목적을 달성하기 위한 웰 바이어스 전압 발생 회로는, 다수의 트랜지스터의 웰 바이어스 전압의 레벨을 검출하는 웰 바이어스 전압 검출부: 상기 다수의 트랜지스터의 오프셋을 보정하여 일정한 웰 바이어스 전압을 제공하는 오프셋 보정부; 외부 전압의 레벨을 검출하여 상기 외부 전압의 레벨 변화에 따른 상기 오프셋 보정부에서 제공된 웰 바이어스 전압의 레벨을 조절하기 위한 제어 신호를 발생하는 외부 전압 지연 조절부; 상기 제어 신호의 상태에 따라 주기가 조절되는 펄스 신호를 발생하는 오실레이터부; 및 상기 펄스 신호의 주기에 따라 상기 오프셋 보정부에서 제공된 웰 바이어스 전압을 펌핑하는 펌핑부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 외부 전압 지연 조절부는 상기 외부 전압을 다수의 저항비에 의해 분배하여 상기 제어 신호로 전달함이 바람직하다.
상기 구성에서, 상기 외부 전압 지연 조절부는 상기 외부 전압을 분배하기 위한 직렬 연결된 두 개의 저항 수단으로 구성되며, 상기 두 개의 저항 수단 사이를 연결하는 노드에서 상기 제어 신호를 출력함이 바람직하다.
상기 구성에서, 상기 오실레이터부는, 링 오실레이터 구조로 연결된 다수의 인버터 수단; 및 상기 제어 신호에 응답하여 상기 다수의 인버터 수단 중 근접한 어느 두 개의 인버터 수단 사이를 연결하는 노드와 접지 사이에서 스위칭하는 스위칭 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 스위칭 수단은 상기 제어 신호에 응답하여 스위칭하는 NMOS 트랜지스터로 구성됨이 바람직하다.
상기 구성에서, 상기 두 개의 저항 수단은 상기 웰 바이어스 전압을 상기 NMOS 트랜지스터의 선형 영역 내에서 문턱 전압 근처의 레벨로 분배하여 상기 제어 신호로 출력함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 웰 바이어스 전압 보정 방법은, 다수의 트랜지스터의 웰 바이어스 전압의 레벨을 검출하는 제 1 단계; 상기 다수의 트랜지스터의 오프셋을 보정하여 일정한 웰 바이어스 전압을 제공하는 제 2 단계; 외부 전압의 레벨을 검출하여 상기 외부 전압의 레벨 변화에 따른 상기 제 2 단계에서 제공된 웰 바이어스 전압의 레벨 변화를 조절하기 위한 제어 신호를 제공하는 제 3 단계; 상기 제어 신호의 상태에 따라 주기가 조절되는 펄스 신호를 제공하는 제 4 단계; 및 상기 펄스 신호의 주기에 따라 상기 제 2 단계에서 제공된 웰 바이어스 전압을 펌핑하여 상기 웰 바이어스 전압 레벨 변화를 보상하는 제 5 단계;를 포함함을 특징으로 한다.
상기 방법에서, 제 3 내지 5 단계는 상기 일정한 웰 바이어스 전압에 대해 상기 외부 전압 레벨 변화 값의 제곱만큼을 보상함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
본 발명의 실시 예로써 도 3의 블럭도가 개시되며, 본 발명의 실시 예는 전송 지연된 신호와 전파 지연된 신호를 사용하는 회로에서 외부 전압(VEXT)의 레벨이 변할 경우, 외부 전압(VEXT)의 변화 정도에 따라 외부 전압(VEXT)을 사용하는 트랜지스터의 웰 바이어스 전압 레벨을 조절하여 전파 지연의 변화를 보상할 수 있다.
구체적으로, 도 3의 실시 예는 웰 바이어스 전압의 레벨을 검출하는 웰 바이어스 전압 검출부(100), 웰 바이어스 전압에 대한 오프셋(Offset)을 보정하여 일정한 웰 바이어스 전압(VBB)을 제공하는 오프셋 보정부(200), 외부 전압(VEXT)의 레벨을 검출하여 외부 전압(VBB)의 레벨 변화에 따른 웰 바이어스 전압(VBB)의 레벨을 조절하기 위한 제어 신호(CTRL)를 발생하는 외부 전압 지연 조절부(300), 제어 신호(CTRL)의 상태에 따라 주기가 조절되는 펄스 신호(PULSE)를 발생하는 오실레이터부(400), 펄스 신호(PULSE)의 주기에 따라 웰 바이어스 전압(VBB)을 펌핑하여 보정된 웰 바이어스 전압(VBB_COMP)을 출력하는 펌핑부(500)를 포함한다.
이러한 구성을 갖는 본 발명의 실시 예는 웰 바이어스 전압 검출부(100)를 통하여 특정 회로에 구비된 트랜지스터들의 웰 바이어스 전압 레벨을 검출한 후, 각 트랜지스터들의 오프셋을 보정하여 일정한 웰 바이어스 전압(VBB)을 펌핑부(200)로 제공한다.
그리고, 외부 전압 지연 조절부(300)는 외부 전압(VEXT)의 레벨을 검출하여 외부 전압(VEXT)의 레벨 변화에 따른 웰 바이어스 전압(VBB)의 레벨을 조절하기 위한 제어 신호(CTRL)를 발생하고, 이 제어 신호(CTRL)의 상태에 따라 오실레이터부(400)에서 발생하는 펄스 신호(PULSE)의 주기를 조절한다.
이때, 본 발명의 실시 예에서는 외부 전압(VEXT) 변화에 따른 전파 지연의 변화를 보상하기 위해 아래의 식이 이용될 수 있다.
Speed ∝ 1 / (R * C) ∝ (ID / VGS) * (1 / C)
수학식 1에서 알 수 있듯이, 트랜지스터에 의한 신호의 전파 지연 'Speed'은 저항 'R'과 캐패시터 'C'의 곱의 역수에 비례하며, 저항 'R'은 트랜지스터의 드레인 전류 'ID'에서 게이트와 소오스 간의 전압 'VGS'을 나눈 값과 비례한다.
그리고, 트랜지스터의 드레인 전류 'ID'는 아래의 수학식 2로 표현될 수 있다.
ID = μn * COX * (W / L) * [{VGS - VT - (1 / 2) * VD} * VD]
여기서, 'μn'은 전자의 이동도를 나타내고, 'COX'는 단위 면적당 게이트 산화막 캐패시턴스 값을 나타내며, 'W'는 채널 폭을 나타낸다. 그리고, 'L'은 채널 길이를 나타내고, 'VT'는 문턱 전압을 나타내며, 'VD'는 드레인 전압을 나타낸다.
이때, 트랜지스터의 문턱 전압 'VT'는 아래의 수학식 3과 같이 트랜지스터의 웰 바이어스 전압 'VBS'의 루트 값과 비례한다.
VT ∝ √VBS
따라서, 신호의 전파 지연 'Speed'은 아래의 수학식 4와 같이 표현될 수 있 다.
Speed = A * [{(VGS - γ * √VBS - VD / 2) * VD} / VGS]
여기서, 'A'는 'μn * COX * (W / L)'를 나타내고, 'γ'는 비례상수를 나타낸다.
수학식 4에서 알 수 있듯이, 라인 저항으로 인한 지연과 트랜지스터로 인한 지연을 유사하게 유지시키기 위해서는 초기 설정되어 있는 웰 바이어스 전압'VBS'에 대해 외부 전압 변화 값의 제곱만큼을 보상함으로써 일정한 전파 지연을 얻을 수 있다.
그리고, 2차 함수 형태의 웰 바이어스 전압(VBB)과 외부 전압(VEXT)의 관계는 도 4의 실선과 같이 나타낼 수 있으며, 메모리 칩의 동작 전압 범위에 적용되는 점을 감안하여 도 4의 점선과 같이 1차 함수로 근사화할 수 있다.
이와 같이, 본 발명의 실시 예는 수학식 4를 통하여 웰 바이어스 전압을 조절하여 외부 전압 변화에 따른 전파 지연 정도를 보상할 수 있으며, 웰 바이어스 전압을 조절하기 위해 도 5에 도시된 외부 전압 지연 조절부(300)와 오실레이터부(400)를 이용할 수 있다.
즉, 도 5에 도시된 바와 같이, 외부 전압 지연 조절부(300)는 외부 전압(VEXT)을 적절한 비로 배분하여 제어 신호(CTRL)로 출력하기 위한 두 저항(R1,R2)으로 구성될 수 있다. 또한, 오실레이터부(400)는 링 오실레이터 형태로 연결된 다수의 인버터(IV1~IV5)와, 제어 신호(CTRL)의 상태에 따라 인버터(IV3)와 인버터(IV4) 간을 연결하는 노드와 접지 사이에서 스위칭하는 NMOS 트랜지스터(NM)로 구성될 수 있다.
이러한 구성의 외부 전압 지연 조절부(300)와 오실레이터부(400)는 두 저항(R1,R2)의 비에 따라 외부 전압(VEXT)을 분배하여 두 개의 저항(R1,R2) 사이를 연결하는 노드에서 제어 신호(CTRL)를 생성하고, 이 제어 신호(CTRL)의 상태에 따라 NMOS 트랜지스터(NM)가 선택적으로 턴 온되어 펄스 신호(PULSE)의 주기를 조절한다.
이때, 외부 전압 지연 조절부(300)는 제어 신호(CTRL)가 NMOS 트랜지스터(NM)의 선형 영역(Linear Region) 내에서 문턱 전압 근처의 값을 갖도록 두 저항(R1,R2)에 의해 외부 전압(VEXT)을 배분한다. 또한, 오실레이터부(400)에서는 NMOS 트랜지스터(NM)의 채널 폭과 채널 길이를 조절함으로써 지연 민감도를 조절할 수 있다.
이후, 펌핑부(500)는 오실레이터부(400)에서 발생한 펄스 신호(PULSE)의 주기에 따라 웰 바이어스 전압(VBB)의 레벨을 조절하여 보정된 웰 바이어스 전압(VBB_COMP)으로 출력한다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 전송 지연된 신호와 전파 지연된 신호를 사용하는 회로에서 외부 전압(VEXT)의 레벨이 변할 경우, 외부 전압(VEXT)의 변화 정도에 따라 트랜지스터의 웰 바이어스 전압(VBB) 레벨을 조절함으로써, 전파 지연된 신호의 변화에 의한 타이밍 미스 매치를 줄일 수 있다.
이와 같이, 본 발명은 라인에 의해 전송 지연된 신호와 트랜지스터에 의해 전파 지연된 신호를 사용하는 회로에서, 외부 전압의 레벨 변화에 따라 트랜지스터의 웰 바이어스 전압 레벨을 조절함으로써, 외부 전압의 레벨 변화에 의한 두 신호간의 타이밍 미스 매치를 줄이는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (8)

  1. 다수의 트랜지스터의 웰 바이어스 전압의 레벨을 검출하는 웰 바이어스 전압 검출부;
    상기 다수의 트랜지스터의 오프셋을 보정하여 일정한 웰 바이어스 전압을 제공하는 오프셋 보정부;
    외부 전압의 레벨을 검출하여 상기 외부 전압의 레벨 변화에 따른 상기 오프셋 보정부에서 제공된 웰 바이어스 전압의 레벨을 조절하기 위한 제어 신호를 발생하는 외부 전압 지연 조절부;
    상기 제어 신호의 상태에 따라 주기가 조절되는 펄스 신호를 발생하는 오실레이터부; 및
    상기 펄스 신호의 주기에 따라 상기 오프셋 보정부에서 제공된 웰 바이어스 전압을 펌핑하는 펌핑부;를 포함함을 특징으로 하는 웰 바이어스 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 외부 전압 지연 조절부는 상기 외부 전압을 다수의 저항비에 의해 분배하여 상기 제어 신호로 전달함을 특징으로 하는 웰 바이어스 전압 발생 회로.
  3. 제 2 항에 있어서,
    상기 외부 전압 지연 조절부는 상기 외부 전압을 분배하기 위한 직렬 연결된 두 개의 저항 수단으로 구성되며, 상기 두 개의 저항 수단 사이를 연결하는 노드에서 상기 제어 신호를 출력함을 특징으로 하는 웰 바이어스 전압 발생 회로.
  4. 제 1 항에 있어서,
    상기 오실레이터부는,
    링 오실레이터 구조로 연결된 다수의 인버터 수단; 및
    상기 제어 신호에 응답하여 상기 다수의 인버터 수단 중 근접한 어느 두 개의 인버터 수단 사이를 연결하는 노드와 접지 사이에서 스위칭하는 스위칭 수단;을 포함함을 특징으로 하는 웰 바이어스 전압 발생 회로.
  5. 제 4 항에 있어서,
    상기 스위칭 수단은 상기 제어 신호에 응답하여 스위칭하는 NMOS 트랜지스터로 구성됨을 특징으로 하는 웰 바이어스 전압 발생 회로.
  6. 제 3 또는 제 5 항에 있어서,
    상기 두 개의 저항 수단은 상기 웰 바이어스 전압을 상기 NMOS 트랜지스터의 선형 영역 내에서 문턱 전압 근처의 레벨로 분배하여 상기 제어 신호로 출력함을 특징으로 하는 웰 바이어스 전압 발생 회로.
  7. 다수의 트랜지스터의 웰 바이어스 전압의 레벨을 검출하는 제 1 단계;
    상기 다수의 트랜지스터의 오프셋을 보정하여 일정한 웰 바이어스 전압을 제공하는 제 2 단계;
    외부 전압의 레벨을 검출하여 상기 외부 전압의 레벨 변화에 따른 상기 제 2 단계에서 제공된 웰 바이어스 전압의 레벨 변화를 조절하기 위한 제어 신호를 제공하는 제 3 단계;
    상기 제어 신호의 상태에 따라 주기가 조절되는 펄스 신호를 제공하는 제 4 단계; 및
    상기 펄스 신호의 주기에 따라 상기 제 2 단계에서 제공된 웰 바이어스 전압을 펌핑하여 상기 웰 바이어스 전압 레벨 변화를 보상하는 제 5 단계;를 포함함을 특징으로 하는 웰 바이어스 전압 보정 방법.
  8. 제 7 항에 있어서,
    제 3 내지 5 단계는 상기 일정한 웰 바이어스 전압에 대해 상기 외부 전압 레벨 변화 값의 제곱만큼을 보상함을 특징으로 하는 웰 바이어스 전압 보정 방법.
KR1020060034100A 2006-04-14 2006-04-14 웰 바이어스 전압 조절이 가능한 웰 바이어스 전압 발생회로 및 웰 바이어스 전압 보정 방법 KR100783640B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060034100A KR100783640B1 (ko) 2006-04-14 2006-04-14 웰 바이어스 전압 조절이 가능한 웰 바이어스 전압 발생회로 및 웰 바이어스 전압 보정 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060034100A KR100783640B1 (ko) 2006-04-14 2006-04-14 웰 바이어스 전압 조절이 가능한 웰 바이어스 전압 발생회로 및 웰 바이어스 전압 보정 방법

Publications (2)

Publication Number Publication Date
KR20070102232A KR20070102232A (ko) 2007-10-18
KR100783640B1 true KR100783640B1 (ko) 2007-12-10

Family

ID=38817278

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060034100A KR100783640B1 (ko) 2006-04-14 2006-04-14 웰 바이어스 전압 조절이 가능한 웰 바이어스 전압 발생회로 및 웰 바이어스 전압 보정 방법

Country Status (1)

Country Link
KR (1) KR100783640B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102634826B1 (ko) 2016-12-27 2024-02-08 에스케이하이닉스 주식회사 차지 펌프 회로 및 그를 포함하는 전압 발생 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015743A (ko) * 1993-11-09 1995-06-17 김광호 반도체 집적회로의 전압 승합회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015743A (ko) * 1993-11-09 1995-06-17 김광호 반도체 집적회로의 전압 승합회로

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
국내공개특허공보 특1995-0015743

Also Published As

Publication number Publication date
KR20070102232A (ko) 2007-10-18

Similar Documents

Publication Publication Date Title
US7432730B2 (en) Time based driver output transition (slew) rate compensation
US20100225382A1 (en) Apparatus for controlling substrate voltage of semiconductor device
US10826473B2 (en) PVT-independent fixed delay circuit
US20070170990A1 (en) Amplifier circuit with output delay selectively changed according to common mode voltage level, associated replica delay circuit and internal clock generator
CN109817251B (zh) 偏斜补偿电路以及包括其的半导体装置
US20090289679A1 (en) Duty correction circuit
US20080191673A1 (en) Series regulator circuit
US7586349B2 (en) CMOS integrated circuit for correction of duty cycle of clock signal
US11681313B2 (en) Voltage generating circuit, inverter, delay circuit, and logic gate circuit
US20050068076A1 (en) Current mirror compensation circuit and method
KR20080064600A (ko) 샘플 앤드 홀드 차아지 펌핑 방법을 채용한 듀티 사이클보정 회로
US8817914B2 (en) Interactive digital duty cycle compensation circuit for receiver
US7061305B2 (en) Threshold voltage detector for process effect compensation
US11296694B2 (en) Output driving circuit
US11418170B2 (en) Bias generation circuit, buffer circuit including the bias generation circuit and semiconductor system including the buffer circuit
KR100783640B1 (ko) 웰 바이어스 전압 조절이 가능한 웰 바이어스 전압 발생회로 및 웰 바이어스 전압 보정 방법
US7123075B2 (en) Current mirror compensation using channel length modulation
US10879844B2 (en) Oscillation device
JP3457209B2 (ja) 電圧検出回路
KR100607164B1 (ko) 기준 전압 발생 회로
KR100746611B1 (ko) 듀티사이클 보정기능을 갖는 클럭 버퍼회로
KR100324017B1 (ko) 전압강하회로
KR100532482B1 (ko) 공통 모드 전압 레벨에 따라 선택적으로 변경되는 출력지연 시간을 가지는 증폭 회로와 이를 구비하는 리플리카지연 회로 및 이 리플리카 지연 회로를 구비하는 내부클럭 발생 회로
KR101302186B1 (ko) 펄스발생회로, 전압 발생회로, 및 반도체 메모리 소자의 회로
KR20200078988A (ko) 반도체 장치의 버퍼 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee