KR20080064600A - 샘플 앤드 홀드 차아지 펌핑 방법을 채용한 듀티 사이클보정 회로 - Google Patents

샘플 앤드 홀드 차아지 펌핑 방법을 채용한 듀티 사이클보정 회로 Download PDF

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Abstract

본 발명은 샘플 앤드 홀드 차아지 펌핑 방법을 채용한 듀티 사이클 보정 회로에 대하여 개시된다. 듀티 사이클 보정 회로는, 조정 전압에 응답하여 입력 신호의 듀티를 조정하여 출력 신호를 발생하는 듀티 조정부와, 출력 신호를 입력하여 조정 전압을 발생하되 조정 전압을 일정 시간 간격으로 샘플링하여 조정 전압의 리플을 줄이는 차아지 펌프부를 포함한다.
듀티 사이클 보정, 샘플 앤드 홀드 차아지 펌핑, 조정 전압, 리플, 지터

Description

샘플 앤드 홀드 차아지 펌핑 방법을 채용한 듀티 사이클 보정 회로{Duty cycle corrector employing sample and hold charge pumping method}
도 1은 전형적인 듀티 사이클 보정 회로를 설명하는 도면이다.
도 2는 도 1의 듀티 조정부의 회로 다이어그램이다.
도 3은 도 1의 차아지 펌프부의 회로 다이어그램이다.
도 4는 도 3의 차아지 펌프부의 동작에 따른 출력 신호와 조정 전압과의 타이밍 다이어그램이다.
도 5는 본 발명의 궁극적인 목적인 조정 전압의 리플을 줄이기 위한 샘플 앤드 홀드 방식을 설명하는 도면이다.
도 6은 본 발명의 제1 실시예에 따른 차아지 펌프부의 회로 다이어그램이다.
도 7은 본 발명의 제2 실시예에 따른 제어 신호 발생 회로를 설명하는 도면이다.
도 8은 도 6의 차아지 펌프부의 동작에 따른 출력 신호와 조정 전압과의 타이밍 다이어그램이다.
도 9는 본 발명의 제3 실시예에 따른 차아지 펌프부의 회로 다이어그램이다.
도 10은 본 발명의 제4 실시예에 따른 제어 신호 발생 회로를 설명하는 도면이다.
도 11은 도 9의 차아지 펌프부의 동작에 따른 출력 신호와 조정 전압과의 타이밍 다이어그램이다.
도 12 및 도 13은 듀티 사이클 보정 회로의 입력 신호의 듀티 에러에 따른 조정 전압의 락킹 시간과 리플을 비교한 시뮬레이션 결과를 나타내는 도면이다.
본 발명은 집적 회로에 관한 것으로, 특히 샘플 앤드 홀드 차아지 펌핑 방법을 채용한 듀티 사이클 보정 회로에 관한 것이다.
대부분의 CMOS 집적 회로들은 한 곳에서 다른 곳으로의 신호 전송에 의해 상호 연결된다. 송신단은 CMOS 인버터일 수 있고, 수신단은 단순한 CMOS 증폭기, 차동 증폭기, 또는 비교기일 수 있다. 송신단과 수신단 사이의 전송 라인은 임피던스 터미네이션이나 부하를 갖는다. 전송 라인의 커패시턴스와 부하 커패시턴스를 충전시키는 송신단의 능력에 의해, 스위칭 시간 응답 또는 신호 지연이 주로 결정된다. 또한, 인접한 신호 라인 상에 커패시티브 커플링과 큰 전압 스위칭으로 인하여, 신호 전송 라인에 큰 노이즈 전압이 유발될 수 있다.
이러한 전송 라인의 영향을 고려하지 않아도 되는 2가지 유형의 상호 연결이 채용된다. 제1 유형은 싱글 엔디드 상호 연결(single ended interconnection)이고, 제2 유형은 차동 엔디드 상호 연결(differential ended interconnection)이다. 차동 엔디드 상호 연결은 공통 모드 노이즈(common mode noise)를 줄이는 데 대체로 바람직하다. 싱글 엔디드/차동 엔디드 상호 연결(single ended/differential ended interconnection)에서, 타이밍 관련 왜곡들을 줄이기 위하여 전송 신호가 50% 듀티 사이클을 갖도록 보정해야 할 필요가 있다.
도 1은 전형적인 듀티 사이클 보정 회로를 설명하는 도면이다. 도 1을 참조하면, 듀티 사이클 보정 회로(100)는 듀티 조정부(110)와 차아지 펌프부(120)를 포함한다. 듀티 조정부(110)는 조정 전압(Vc)에 응답하여 입력 신호(IN)의 듀티를 조정하여 출력 신호(OUT)를 출력한다. 차아지 펌프부(120)는 출력 신호를 입력하여 조정 전압(Vc)을 발생한다.
도 2에서, 듀티 조정부(110)는, 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터들(202, 204)과 엔모스 트랜지스터들(206, 208)을 포함한다. 제1 피모스 트랜지스터(202)와 제2 엔모스 트랜지스터(208)의 게이트들은 조정 전압(Vc)에 연결되고, 제2 피모스 트랜지스터(204)와 제1 엔모스 트랜지스터(206)의 게이트들은 입력 신호(IN)에 연결되고, 제2 피모스 트랜지스터(204)와 제1 엔모스 트랜지스터(206)의 드레인들은 출력 신호(OUT)에 연결된다. 듀티 조정부(110)는 조정 전압(Vc)에 따라 출력 신호(OUT)의 듀티 사이클을 변화시킨다.
도 3에서, 차아지 펌프부(120)는, 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 전류원(302), 피모스 트랜지스터(304), 엔모스 트랜지스터(306) 및 제2 전류원(308)을 포함하고, 조정 전압(Vc)과 접지 전압(VSS) 사이에 연결되는 커패시터(310)를 포함한다. 피모스 트랜지스터(304)와 엔모스 트랜지스터(306)의 게이트들은 출력 신호(OUT)에 연결되고, 그 드레인들은 조정 전압(Vc)에 연결된다. 차아지 펌프부(120)는, 출력 신호(OUT)의 로직 로우 구간 동안 제1 전류원(302)의 전류가 커패시터(310)에 충전되고, 출력 신호(OUT)의 로직 하이 구간 동안 커패시터(310)의 전하가 제2 전류원(308)을 통해 방전된다.
출력 신호(OUT)와 조정 전압(Vc)과의 타이밍 다이어그램은 도 4에서 설명된다. 도 4를 참조하면, 조정 전압(Vc)은 출력 신호(OUT)의 로직 하이 구간 동안 레벨 다운되고, 출력 신호(OUT)의 로직 로우 구간 동안 레벨 업된다. 출력 신호(OUT)의 듀티 사이클이 50% 이상인 경우에 조정 전압(Vc)은 하강하는 리플(ripple) 전압으로 나타나고, 출력 신호(OUT)의 듀티 사이클이 50% 이하인 경우에 조정 전압(Vc)은 상승하는 리플 전압으로 나타난다. 조정 전압(Vc)의 의해 조절된 출력 신호(OUT)의 듀티 사이클이 50% 가 되면 조정 전압(Vc)은 일정한 리플 전압으로 나타난다.
그런데, 조정 전압(Vc)의 리플 전압 레벨이 크면, 조정 전압(Vc)에 지터(jitter)가 증가한다. 조정 전압(Vc)의 지터를 줄이기 위해서는 커패시터(310)의 용량을 키워야 한다. 커패시터(310)의 용량이 커지면, 출력 신호(OUT)를 50% 듀티 사이클을 갖도록 조절하는 데 긴 시간이 소요되는 문제점이 있다.
따라서, 조정 전압(Vc)의 리플을 줄일 수 있는 차아지 펌프부가 요구된다.
본 발명의 목적은 샘플 앤드 홀드 방식을 채용하여 조정 전압의 리플을 줄이는 듀티 보정 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 듀티 사이클 보정 회로는, 조정 전압에 응답하여 입력 신호의 듀티를 조정하여 출력 신호를 발생하는 듀티 조정부와, 출력 신호를 입력하여 조정 전압을 발생하되 조정 전압을 일정 시간 간격으로 샘플링하여 조정 전압의 리플을 줄이는 차아지 펌프부를 포함한다.
본 발명의 실시예들에 따라, 듀티 조정부는, 전원 전압이 그 소스에 연결되고 조정 전압이 그 게이트에 연결되는 제1 피모스 트랜지스터, 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고 입력 신호가 그 게이트에 연결되는 제2 피모스 트랜지스터, 제2 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 입력 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터, 그리고 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 조정 전압이 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따라, 차아지 펌프부는, 전원 전압에 그 일단이 연결되는 제1 전류원, 제1 전류원의 다른 일단이 그 소스에 연결되고 출력 신호가 그 게이트에 연결되고 제1 노드 전압이 그 드레인에 연결되는 피모스 트랜지스터, 제1 노드 전압이 그 드레인에 연결되고 출력 신호가 그 게이트에 연결되는 엔모스 트랜지스터, 엔모스 트랜지스터의 소스가 그 일단에 연결되고 접지 전압이 그 다른 일단에 연결되는 제2 전류원, 제1 노드 전압과 접지 전압 사이에 연결되는 제1 커패시터, 제1 노드 전압과 제2 노드 전압 사이에 연결되고 제1 제어 신호에 의해 제어되는 제1 스위치, 제2 노드 전압과 접지 전압 사이에 연결되는 제2 커패시터, 제2 노드 전압과 조정 전압 사이에 연결되고 제2 제어 신호에 의해 제어되는 제2 스위 치, 그리고 조정 전압과 접지 전압 사이에 연결되는 제3 커패시터를 포함할 수 있다.
본 발명의 실시예들에 따라, 듀티 사이클 보정 회로는 제1 및 제2 제어 신호들을 발생하는 제어 신호 발생부를 더 포함할 수 있다. 제어 신호 발생부는, 출력 신호를 입력하여 제1 제어 신호를 출력하는 버퍼와, 제1 제어 신호를 입력하여 제2 지연 신호를 발생하는 지연부를 포함할 수 있다.
본 발명의 실시예들에 따라, 차아지 펌프부는, 전원 전압에 그 일단이 연결되는 제1 전류원, 제1 전류원의 다른 일단이 그 소스에 연결되고 출력 신호가 그 게이트에 연결되고 제1 노드 전압이 그 드레인에 연결되는 피모스 트랜지스터, 제1 노드 전압이 그 드레인에 연결되고 출력 신호가 그 게이트에 연결되는 엔모스 트랜지스터, 엔모스 트랜지스터의 소스가 그 일단에 연결되고 접지 전압이 그 다른 일단에 연결되는 제2 전류원, 제1 노드 전압과 접지 전압 사이에 연결되는 제1 커패시터, 제1 노드 전압과 제2 노드 전압 사이에 연결되고 제1 제어 신호의 반전 신호에 의해 제어되는 제1 스위치, 제2 노드 전압과 접지 전압 사이에 연결되는 제2 커패시터, 제2 노드 전압과 조정 전압 사이에 연결되고 제2 제어 신호에 제어되는 제2 스위치, 제1 노드 전압과 제3 노드 전압 사이에 연결되고 제1 제어 신호에 의해 제어되는 제3 스위치, 제3 노드 전압과 접지 전압 사이에 연결되는 제3 커패시터, 제3 노드 전압과 조정 전압 사이에 연결되고 제2 제어 신호의 반전 신호에 의해 제어되는 제4 스위치, 그리고 조정 전압과 접지 전압 사이에 연결되는 제4 커패시터를 포함할 수 있다.
본 발명의 실시예들에 따라, 제어 신호 발생부는 출력 신호를 2 분주하여 제1 제어 신호를 발생하는 분주기와, 제1 제어 신호를 입력하여 제2 지연 신호를 발생하는 지연부를 포함할 수 있다.
따라서, 본 발명의 듀티 사이클 보정 회로는, 종래의 듀티 보정 회로에 비해 락킹 시간이 비슷하게 유지되면서 조정 전압의 리플이 현저히 줄어들어 지터가 감소된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 궁극적인 목적인 조정 전압의 리플을 줄이기 위한 샘플 앤드 홀드 방식을 설명하는 도면이다. 도 5를 참조하면, 도 4의 출력 신호(OUT)와 조정 전압(Vc)과의 타이밍 다이어그램에서, 조정 전압(Vc)을 일정한 시간 간격으로 샘플링함으로써 조정 전압(Vc)의 리플을 줄이게 된다.
도 6은 본 발명의 제1 실시예에 따른 차아지 펌프부를 설명하는 도면이다. 도 6을 참조하면, 차아지 펌프부(120a)는, 도 3의 차아지 펌프부(120)과 유사하게, 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 전류원(302), 피모스 트랜지스터(304), 엔모스 트랜지스터(306) 및 제2 전류원(308)을 포함한다. 피모스 트랜지스터(304)와 엔모스 트랜지스터(306)의 드레인들은 제1 노드 전압(VC0)이 된다. 추가적으로, 차아지 펌프부(120a)는 제1 노드 전압(VC0)에 연결되는 샘플 앤드 홀드 회로(600)를 더 포함한다.
샘플 앤드 홀드 회로(600)는 제1 노드 전압(VC0)과 접지 전압(VSS) 사이에 연결되는 제1 커패시터(602), 제1 노드 전압(VC0)과 제2 노드 전압(VC1) 사이에 연결되는 제1 스위치(604), 제2 노드 전압(VC1)과 접지 전압(VSS) 사이에 연결되는 제2 커패시터(606), 제2 노드 전압(VC1)과 조정 전압(Vc) 사이에 연결되는 제2 스위치(608), 조정 전압(Vc)과 접지 전압(VSS) 사이에 연결되는 제3 커패시터(610)를 포함한다. 제1 스위치(604)는 제1 제어 신호(CK)에 응답하여 온/오프되고, 제2 스위치(608)는 제2 제어 신호(CKD)에 응답하여 온/오프된다. 제1 내지 제3 커패시터들(602, 606, 610)은 동일한 커패시턴스(C/3)를 갖는 데, 제1 내지 제3 커패시터들(602, 606, 610)의 총 커패시턴스는 도 3의 커패시터(310)의 커패시턴스(C)와 같다. 제1 제어 신호(CK)와 제2 제어 신호(CKD)에 응답하여 제1 내지 제3 커패시터들(602, 606, 610)이 순차적으로 충전된다.
도 7은 제1 및 제2 제어 신호들(CK, CKD)을 발생하는 제어 신호 발생 회로를 설명하는 도면이다. 도 7을 참조하면, 제어 신호 발생 회로(700)는 출력 신호(OUT)를 입력하여 제1 제어 신호(CK)를 출력하는 버퍼(702)와, 제1 제어 신호(CK)를 입력하여 제2 지연 신호(CKD)를 발생하는 지연부(704)를 포함한다. 제1 및 제2 제어 신호들(CK, CKD) 각각은 출력 신호(OUT)로부터 소정 시간 지연된 신호들이다.
도 8은 도 6의 차아지 펌프부(120a)의 제1 노드 전압(VC0), 제2 노드 전압(VC1) 및 조정 전압(Vc)의 시뮬레이션 결과를 나타내는 도면이다. 도 8을 참조하면, 제1 노드 전압(VC0)의 리플에 비하여 제2 노드 전압(VC1)의 리플이 현저히 줄어들고, 조정 전압(Vc)은 리플이 거의 나타나지 않음을 볼 수 있다.
차아지 펌프부(120a)는 도 1의 듀티 사이클 보정 회로(100)의 차아지 펌프부(120)를 대체한다. 이에 따라, 듀티 사이클 보정 회로(100)는 리플이 거의 없는 조정 전압(Vc)으로 출력 신호(OUT)의 50% 듀티 사이클을 조절한다.
도 9는 본 발명의 제2 실시예에 따른 차아지 펌프부를 설명하는 도면이다. 도 9를 참조하면, 차아지 펌프부(120b)는, 도 6의 샘플 앤드 홀드 회로(600) 대신에, 2 분주된 제어 신호들(CK2, CKD2)에 응답하여 동작하는 샘플 앤드 홀드 회로(900)를 포함한다는 점에서 차이가 있다.
샘플 앤드 홀드 회로(900)는 제1 노드 전압(VC0)과 접지 전압(VSS) 사이에 연결되는 제1 커패시터(902), 제1 노드 전압(VC0)과 제2 노드 전압(VC1) 사이에 연결되는 제1 스위치(904), 제2 노드 전압(VC1)과 접지 전압(VSS) 사이에 연결되는 제2 커패시터(906), 제2 노드 전압(VC1)과 조정 전압(Vc) 사이에 연결되는 제2 스위치(908), 제1 노드 전압(VC0)과 제3 노드 전압(VC2) 사이에 연결되는 제3 스위치(910), 제3 노드 전압(VC2)과 접지 전압(VSS) 사이에 연결되는 제3 커패시 터(912), 제3 노드 전압(VC2)과 조정 전압(Vc) 사이에 연결되는 제4 스위치(914), 그리고 조정 전압(Vc)과 접지 전압(VSS) 사이에 연결되는 제4 커패시터(916)를 포함한다.
제1 스위치(904)는 제3 제어 신호(CK2)의 반전 신호에 응답하여 온/오프되고, 제2 스위치(908)는 제4 제어 신호(CK2D)에 응답하여 온/오프되고, 제3 스위치(910)는 제3 제어 신호(CK2)에 응답하여 온/오프되고, 제4 스위치(914)는 제4 제어 신호(CK2D)의 반전 신호에 응답하여 온/오프된다. 제1 내지 제4 커패시터들(902, 906, 912, 916)은 동일한 커패시턴스(C/4)를 갖는 데, 제1 내지 제4 커패시터들(902, 906, 912, 916)의 총 커패시턴스는 도 3의 커패시터(310)의 커패시턴스(C)와 같다. 제3 및 제4 제어 신호들(CK2, CK2D)에 응답하여 제1 및 제2 커패시터들(902, 906)과 제3 및 제4 커패시터들(912, 916)이 교번적으로 충전된다.
도 10은 제3 및 제4 제어 신호들(CK2. CK2D)을 발생하는 제어 신호 발생 회로를 설명하는 도면이다. 도 10을 참조하면, 제어 신호 발생 회로(1000)는 출력 신호(OUT)를 2 분주하여 제3 제어 신호(CK2)를 발생하는 분주기(1002)와, 제3 제어 신호(CK2)를 입력하여 제4 지연 신호(CK2D)를 발생하는 지연부(1004)를 포함한다.
도 11은 차아지 펌프부(120b)의 제1 노드 전압(VC0), 제2 노드 전압(VC1), 제3 노드 전압(VC2) 및 조정 전압(Vc)의 시뮬레이션 결과를 나타내는 도면이다. 도 8을 참조하면, 제1 노드 전압(VC0)의 리플에 비하여 제2 및 제3 노드 전압들(VC1, VC2)의 리플이 현저히 줄어들고, 조정 전압(Vc)은 리플이 거의 나타나지 않음을 볼 수 있다.
도 12 및 도 13은 듀티 사이클 보정 회로(100)의 입력 신호(IN)의 듀티 에러에 따른 조정 전압(Vc)의 락킹 시간과 리플을 비교한 시뮬레이션 결과를 나타내는 도면이다. 도 12를 참조하면, 도 3의 차아지 펌프부(120), 도 6의 차아지 펌프부(120a) 및 도 9의 차아지 펌프부(120b) 모두는 입력 신호(IN)의 듀티 에러율들(-20%, -10%, 0%, 10%, 20%)에 따른 락킹 시간은 거의 비슷하게 나타난다. 도 6의 차아지 펌프부(120a) 및 도 9의 차아지 펌프부(120b)는, 도 13에 도시된 바와 같이, 듀티 락킹 시 도 3의 차아지 펌프부(120)에 비하여 조정 전압(Vc)의 리플이 상당히 감소한다는 것을 볼 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 듀티 사이클 보정 회로는, 종래의 듀티 보정 회로에 비해 락킹 시간이 비슷하게 유지되면서 조정 전압의 리플이 현저히 줄어들어 지터가 감소된다.

Claims (8)

  1. 조정 전압에 응답하여 입력 신호의 듀티를 조정하여 출력 신호를 발생하는 듀티 조정부; 및
    상기 출력 신호를 입력하여 상기 조정 전압을 발생하되, 상기 조정 전압을 일정 시간 간격으로 샘플링하여 상기 조정 전압의 리플을 줄이는 차아지 펌프부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  2. 제1항에 있어서, 상기 듀티 조정부는
    전원 전압이 그 소스에 연결되고, 상기 조정 전압이 그 게이트에 연결되는 제1 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인이 그 소스에 연결되고, 상기 입력 신호가 그 게이트에 연결되는 제2 피모스 트랜지스터;
    상기 제2 피모스 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 입력 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터; 및
    상기 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되고, 상기 조정 전압이 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  3. 제1항에 있어서, 상기 차아지 펌프부는
    전원 전압에 그 일단이 연결되는 제1 전류원;
    상기 제1 전류원의 다른 일단이 그 소스에 연결되고, 상기 출력 신호가 그 게이트에 연결되고, 제1 노드 전압이 그 드레인에 연결되는 피모스 트랜지스터;
    상기 제1 노드 전압이 그 드레인에 연결되고, 상기 출력 신호가 그 게이트에 연결되는 엔모스 트랜지스터;
    상기 엔모스 트랜지스터의 소스가 그 일단에 연결되고, 접지 전압이 그 다른 일단에 연결되는 제2 전류원;
    상기 제1 노드 전압과 상기 접지 전압 사이에 연결되는 제1 커패시터;
    상기 제1 노드 전압과 제2 노드 전압 사이에 연결되고, 제1 제어 신호에 의해 제어되는 제1 스위치;
    상기 제2 노드 전압과 상기 접지 전압 사이에 연결되는 제2 커패시터;
    상기 제2 노드 전압과 상기 조정 전압 사이에 연결되고, 제2 제어 신호에 의해 제어되는 제2 스위치; 및
    상기 조정 전압과 상기 접지 전압 사이에 연결되는 제3 커패시터를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  4. 제3항에 있어서, 상기 듀티 사이클 보정 회로는
    상기 제1 및 상기 제2 제어 신호들을 발생하는 제어 신호 발생부를 더 구비하고,
    상기 제어 신호 발생부는
    상기 출력 신호를 입력하여 상기 제1 제어 신호를 출력하는 버퍼; 및
    상기 제1 제어 신호를 입력하여 상기 제2 지연 신호를 발생하는 지연부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  5. 제3항에 있어서, 상기 차아지 펌프부는
    상기 제1 내지 상기 제3 커패시터들은 동일한 커패시턴스를 갖는 것을 특징으로 하는 듀티 사이클 보정 회로.
  6. 제1항에 있어서, 상기 차아지 펌프부는
    전원 전압에 그 일단이 연결되는 제1 전류원;
    상기 제1 전류원의 다른 일단이 그 소스에 연결되고, 상기 출력 신호가 그 게이트에 연결되고, 제1 노드 전압이 그 드레인에 연결되는 피모스 트랜지스터;
    상기 제1 노드 전압이 그 드레인에 연결되고, 상기 출력 신호가 그 게이트에 연결되는 엔모스 트랜지스터;
    상기 엔모스 트랜지스터의 소스가 그 일단에 연결되고, 접지 전압이 그 다른 일단에 연결되는 제2 전류원;
    상기 제1 노드 전압과 상기 접지 전압 사이에 연결되는 제1 커패시터;
    상기 제1 노드 전압과 제2 노드 전압 사이에 연결되고, 제1 제어 신호의 반전 신호에 의해 제어되는 제1 스위치;
    상기 제2 노드 전압과 상기 접지 전압 사이에 연결되는 제2 커패시터;
    상기 제2 노드 전압과 상기 조정 전압 사이에 연결되고, 제2 제어 신호에 제어되는 제2 스위치;
    상기 제1 노드 전압과 제3 노드 전압 사이에 연결되고, 상기 제1 제어 신호에 의해 제어되는 제3 스위치;
    상기 제3 노드 전압과 상기 접지 전압 사이에 연결되는 제3 커패시터;
    상기 제3 노드 전압과 상기 조정 전압 사이에 연결되고, 상기 제2 제어 신호의 반전 신호에 의해 제어되는 제4 스위치; 및
    상기 조정 전압과 상기 접지 전압 사이에 연결되는 제4 커패시터를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  7. 제6항에 있어서, 상기 듀티 사이클 보정 회로는
    상기 제1 및 상기 제2 제어 신호들을 발생하는 제어 신호 발생부를 더 구비하고,
    상기 제어 신호 발생부는
    상기 출력 신호를 2 분주하여 상기 제1 제어 신호를 발생하는 분주기; 및
    상기 제1 제어 신호를 입력하여 상기 제2 지연 신호를 발생하는 지연부를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  8. 제6항에 있어서, 상기 차아지 펌프부는
    상기 제1 내지 상기 제4 커패시터들은 동일한 커패시턴스를 갖는 것을 특징 으로 하는 듀티 사이클 보정 회로.
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