JP3155879B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に係わり、特に集積回路内の電源系統が改良された半導
体集積回路に関する。

【０００２】

【従来の技術】現在のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）においては、外部印加電源をそのまま
用いるよりもむしろ、集積回路自体で電圧を発生させる
ことが望ましい。これは、集積回路内部で必要とされる
電圧レベルが複数であっても、集積回路に接続される外
部印加電源を単一にすることを可能にする。

【０００３】現在のＤＲＡＭでは外部印加電源電圧を単
一として、他に必要な電圧は集積回路内部で発生させる
方法が取られている。内部電圧発生回路としては、基板
電位ないしウェル電位を供給する基板電位発生回路、内
部電源として用いる内部電源電圧発生回路、内部基準電
位として用いる基準電位発生回路などがある。

【０００４】内部電源として用いる電圧発生回路として
は、昇圧回路と降圧回路とがある。これらの内部電圧発
生回路は、外部電源電圧に対する集積回路の動作マージ
ンの向上や信頼性の確保を狙いとして用いられる。特
に、近年は、外部印加電源電圧が低電圧化される傾向に
あり、昇圧回路を登載したＤＲＡＭが提案されてきてい
る。

【０００５】従来技術の構成例を図21（ａ）〜（ｄ）に
示す。同図（ａ）に示す例は、内部電源電圧発生回路を
用いない例で、ワード線駆動にはブートストラップ方式
を用い、周辺回路は外部印加電源電圧をそのまま用いて
いるものである。例えば１ＭビットＤＲＡＭや４Ｍビッ
トＤＲＡＭではこの方式が取られていた。

【０００６】同図（ｂ）に示す例は、周辺回路の電源と
して内部降圧電位発生回路の出力を用いる方法で、例え
ば１６ＭビットＤＲＡＭではこの方式が取られていた。
同図（ｃ）と（ｄ）とに示す例は、外部印加電源電圧の
低電圧化に対応するために、ブートストラップ方式では
なく昇圧電位発生回路の出力をワード線駆動系回路の電
源として用いるものである。これらのうち、（ｃ）に示
す例は、周辺回路の電源として外部印加電源電圧をその
まま用いるもので、（ｄ）に示す例は、周辺回路の電源
として内部降圧電位発生回路を用いるものである。これ
らの方式は例えば６４ＭビットＤＲＡＭでの使用が考え
られている。

【０００７】

【発明が解決しようとする課題】前記のように、ＤＲＡ
Ｍの周辺回路の電源として外部印加電源電圧よりも低い
電圧を発生させる降圧電位発生回路を用いることや、ワ
ード線駆動系回路の電源として外部印加電源電圧よりも
高い電圧を発生させる昇圧電位発生回路を用いること
は、従来からの技術である。

【０００８】しかしながら、従来の内部電源電圧システ
ムは、図22に示すように、昇圧回路は外部印加電位ＶＣ
Ｃにより駆動され、電位ＶＣＣを内部昇圧電位φＰに昇
圧する。また、降圧回路も同様にして、入力された電位
ＶＣＣを内部降圧電位φＤに降圧する。この構成である
と、電位ＶＣＣの電位レベルが変動すると、内部昇圧電
位φＰおよび内部降圧電位φＤの電位レベルまでもが一
緒に変動する。

【０００９】集積度が低く、また、動作速度が比較的遅
い世代のＤＲＡＭでは、上記の変動は許容誤差の範囲で
あるが、今後の、６４Ｍ、２５６Ｍ、１Ｇ、…という超
大規模集積、および超高速動作の世代となるＤＲＡＭを
考えれば、内部電源電圧の微弱な変動が、誤動作の原因
に充分になり得る。

【００１０】この発明は、上記のような点に鑑みて為さ
れたもので、その目的は、外部から印加される電源電位
が変動しても、内部電源電位の変動を抑制できる半導体
集積回路装置を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置は、集積回路部
と、外部から印加され、電位レベルの変動がある第１の
電位を、ある電位レベルで制限することによって電位変
動が少ない定電位領域を得た第２の電位に変換する変換
手段と、前記第２の電位を電源に用いて駆動され、少な
くとも前記集積回路部内の回路の動作電源に用いられる
第３の電位を発生させる第１の発生手段と、前記第３の
電位を用いて、少なくとも前記集積回路部内の他の回路
の動作電源に用いられる第４の電位を発生させる第２の
発生手段とを具備することを特徴としている。

【００１２】また、前記変換手段は第１の電位を、ある
電位レベルで制限する降圧回路であり、前記発生手段は
前記第２の電位を電源に用いて駆動され、前記第３の電
位を前記第２の電位の定電位領域を反映したまま昇圧す
る昇圧回路であることを特徴としている。

【００１３】

【００１４】また、この発明に係る半導体集積回路装置
の他の態様では、集積回路部と、外部から印加され、電
位レベルの変動がある第１の電位を、ある電位レベルで
制限することによって電位変動が少ない定電位領域を得
た第２の電位に変換する変換手段と、前記第２の電位を
電源に用いて駆動され、第３の電位を発生させる第１の
発生手段と、前記第３の電位を用いて、少なくとも前記
集積回路部内の回路の動作電源に用いられる第４の電位
を発生させる第２の発生手段と、前記第２の電位を電源
に用いて駆動され、前記集積回路部内の他の回路の動作
電源に用いられる第５の電位を発生させる第３の発生手
段とを具備することを特徴としている。

【００１５】

【作用】上記構成を有する半導体集積回路装置である
と、少なくとも集積回路を動作させるための第３の電位
を発生させる第１の発生手段が、外部から印加される第
１の電位を、ある電位レベルで制限することによって電
位変動が少ない定電位領域を得た第２の電位を電源に用
いて駆動される。即ち第１の発生手段は、外部から印加
される第１の電位が変動しても、その動作電源には第２
の電位が用いられているから、その動作状態は変化し難
い。よって、第１の発生手段からは、変動の少ない第３
の電位を、定常的に発生させることができる。

【００１６】さらに、変換手段が降圧回路であり、前記
発生手段が前記第３の電位を前記第２の電位の定電位領
域を反映したまま昇圧する昇圧回路であると、上記目的
を達成できる上に、第１の電位が、ある電位レベルで制
限した第２の電位を、その定電位領域を反映したまま昇
圧することで第３の電位を得られる。このために、単に
第１の電位を、ある電位レベルで制限するだけで定電位
領域を得た電位を発生させるだけの装置よりも、第３の
電位における定電位領域の範囲が拡がる。よって、装置
の動作マ−ジンが拡大し、誤動作を、より発生し難くで
きる。このような昇圧ができる昇圧回路としては、チャ
−ジポンプ回路がある。

【００１７】また、第２の発生手段を、ドレインに前記
第１の電位が印加され、ソ−スから前記第４の電位を出
力する絶縁ゲ−ト型ＦＥＴを含むソ−スフォロワ型の降
圧回路とし、その絶縁ゲ−ト型ＦＥＴのゲ−トに前記第
３の電位を印加するようにする。この構成であると、ま
ず、比較的単純に降圧回路を構成できる。

【００１８】しかも、絶縁ゲ−ト型ＦＥＴを、第３の電
位、即ち昇圧された電位で駆動する。このため、降圧電
位φＤが有する定電位領域102 の範囲が広くすることが
でき、動作マ−ジンが拡大する。

【００１９】さらに前記第３の電位を、前記降圧電位に
比べてソ−スフォロワ型の絶縁ゲ−ト型ＦＥＴのしきい
値分高くすると、前記降圧電位を、内部電源電位として
理想的な、電位が低い時は外部から印加される第１の電
位が低い時の変化率と同じ変化率を示し、電位が高い時
は外部から印加される第１の電位が高い時の変化率より
小さい変化率を示すように設定することができる。

【００２０】また、他の態様においても同様な作用が得
られる上、集積回路への給電系統が二系統、即ち第３の
電位の系統と第５の電位との二系統が設けられるので、
第４の電位を発生させるにあたり、集積回路の影響を受
けない。また、第１、第２の発生手段が設けられている
ので、第４の電位を発生させるための第３の電位と、集
積回路用の第５の電位とをそれぞれ独立して設定するこ
とができる。

【００２１】

【実施例】以下、この発明を実施例により説明する。こ
の説明に際し、全ての図面において、同一の部分には同
一の参照符号を付し、重複する説明は避けることにす
る。図１は、この発明の第１の実施例に係るダイナミッ
ク型ＲＡＭのブロック図である。

【００２２】図１に示すように、ＩＣチップ１内には、
外部印加電位ＶＣＣから基準電圧φＲを発生させる基準
電圧発生回路２、外部印加電位ＶＣＣ（外部電源）投入
後、所定時間後にリセット信号ＳＲを出力するパワ−オ
ンリセット回路３、基準電圧φＲから内部降圧電位φＤ
を、リセット信号ＳＲが立ち下がるまで出力する起動回
路４、降圧電位φＤと接地電位ＧＮＤとの電位差により
駆動され、降圧電位φＤを降圧回路用昇圧電位φＰ１に
昇圧する降圧回路用昇圧回路５、昇圧電位φＰ１により
制御され、印加電位ＶＣＣを内部降圧電位φＤに降圧す
るソ−スフォロワ型降圧回路６、降圧電位φＤと接地電
位ＧＮＤとの電位差により駆動され、降圧電位φＤをワ
−ド線駆動系回部用昇圧電位φＰ２に昇圧するワ−ド線
駆動系回部用昇圧回路７と、降圧電位φＤと接地電位Ｇ
ＮＤとの電位差、並びに昇圧電位φＰ２と接地電位ＧＮ
Ｄとの電位差により駆動される回路をそれぞれ含む集積
回路部８とが設けられている。第１の実施例に係る装置
はダイナミック型ＲＡＭであり、集積回路部８には、主
要な回路として、メモリセルアレイ９、ワ−ド線駆動系
回路10、周辺回路11が設けられている。

【００２３】次に、その動作について説明する。外部電
源を投入後、基準電圧発生回路２は基準電圧φＲを発生
し、ほぼ同時にパワ−オンリセット回路が“Ｈ”レベル
のリセット信号ＳＲを出力する。“Ｈ”レベルのリセッ
ト信号ＳＲは起動回路４に入力され、また、基準電圧φ
Ｒは起動回路４、昇圧回路５および７にそれぞれ入力さ
れる。起動回路４は、基準電圧φＲの入力、並びに
“Ｈ”レベルのリセット信号ＳＲの入力を受けて導通
し、リセット信号ＳＲが“Ｈ”レベルの間、降圧電位φ
Ｄを出力し続ける。降圧電位φＤは、昇圧回路５および
７、並びに集積回路部８（ワ−ド線駆動系回路10、周辺
回路11）に高電位電源として供給される。昇圧回路５お
よび７は、降圧電位φＤの供給により、動作電源が印加
される。よって導通し、昇圧電位φＰ１およびφＰ２を
それぞれ出力する。昇圧電位φＰ１はソ−スフォロワ型
降圧回路６に入力され、昇圧電位φＰ２は集積回路部８
（ワ−ド線駆動系回路10）に高電位電源として供給され
る。降圧回路６は昇圧電位φＰ１が“Ｈ”レベルの間、
導通し続け、印加電位ＶＣＣを降圧電位φＤに降圧し、
降圧電位φＤを出力し続ける。ここで、パワ−オンリセ
ット回路３は、電源投入後から、降圧回路６が降圧電位
φＤを出力するまでの時間に合わせてリセット信号ＳＲ
を“Ｈ”レベルから“Ｌ”レベルに立ち下げる。起動回
路４は、“Ｌ”レベルのリセット信号ＳＲの入力を受け
て遮断し、以後、降圧電位φＤは、起動回路４から、降
圧回路６に代わって出力される。

【００２４】次に、昇圧回路５および７の構成について
説明する。図２は、図１に示す降圧回路用昇圧回路５、
およびワ−ド線駆動系回路用昇圧回路７のブロック図で
ある。

【００２５】図１に示す昇圧回路５および７の構成は、
ともに同一であるので、一つの図を参照して同時に説明
する。図２に示すように、昇圧回路５および７は、基準
電位φＲが入力され、昇圧回路５および７の出力である
昇圧電位φＰを設定電位に制御するための電圧制御回路
12と、降圧電位φＤと接地電位との電位差を動作電源と
し、電圧制御回路12からの制御信号Ｓ０、ＢＳ０（先頭
のＢは反転信号を示す）により制御され、チャ−ジポン
プ回路のキャパシタを駆動するためのクロック信号ＣＬ
Ｋを出力する発振回路13と、降圧電位φＤと接地電位と
の電位差を動作電源とし、クロック信号ＣＬＫをチャー
ジポンプ回路のキャパシタの駆動に適したクロック信号
ＣＬＫ０に変換するためのバッファ回路14と、降圧電位
φＤと接地電位との電位差を動作電源とし、クロック信
号ＣＬＫ０により制御されて降圧電位φＤを昇圧電位φ
Ｐに昇圧して出力するチャ−ジポンプ回路15と、昇圧電
位φＰを電圧制御回路12にフィ−ドバックさせるための
帰還路16とにより構成されている。

【００２６】次に、昇圧回路の各ブロックの回路構成を
参照しつつ、その動作について説明する。図３は図２に
示す電圧制御回路12の回路図である。

【００２７】図３に示すように、電圧制御回路12は、主
に電圧発生部17と、制御信号発生部18とにより構成され
ている。外部電源を投入後、基準電位φＲが、電圧発生
部17のＮチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称
す）19のゲ−トに入力される。これにより、ＮＭＯＳ19
が導通し、ＮＭＯＳ19のドレインが低電位となる。ＮＭ
ＯＳ19のドレインからは、“Ｌ”レベルの内部電圧信号
ＳＣが取り出され、“Ｌ”レベルの信号ＳＣは、制御信
号発生部18のインバ−タ20の入力に供給される。インバ
−タ20は、降圧電位φＤと接地電位との電位差により駆
動される。インバ−タ20の電源端子に降圧電位φＤが供
給されると、インバ−タ20は、“Ｈ”レベルの制御信号
Ｓ０を出力する。また、信号Ｓ０は、インバ−タ21の入
力に供給される。インバ−タ21も、インバ−タ20と同様
に降圧電位φＤと接地電位との電位差により駆動され
る。インバ−タ21は、“Ｌ”レベルの制御信号ＢＳ０を
出力する。

【００２８】尚、基準電圧発生回路２についての具体的
な回路は省略するが、基準電圧発生回路２は、一般に外
部印加電源電圧に対する依存性の低い回路である。図４
は図２に示す発振回路13の回路図である。

【００２９】図４に示すように、発振回路13は、主に互
いに直列接続された五段のＣＭＯＳインバ−タ22〜26
と、最終段のインバ−タ26の出力を、初段のインバ−タ
22の入力に帰還させる帰還路27とにより構成されたリン
グ発振器である。これら五段のＣＭＯＳインバ−タ22〜
26はそれぞれ、降圧電位φＤと接地電位との電位差によ
り駆動される。

【００３０】制御信号Ｓ０は、ソ−スを降圧電位φＤが
供給される電源端子に接続し、ドレインを第二段のイン
バ−タ23の入力に接続したＰＭＯＳ28のゲ−トに入力さ
れる。これと同時に制御信号Ｓ０は、ソ−スを接地端子
に接続し、ドレインを初段のインバ−タ22のＮＭＯＳ29
のソ−スに接続したＮＭＯＳ30のゲ−トに入力される。

【００３１】また、制御信号ＢＳ０は、ソ−スを降圧電
位φＤが供給される電源端子に接続し、ドレインを第二
段のインバ−タ23のＰＭＯＳ31のソ−スに接続したＰＭ
ＯＳ32のゲ−トに入力される。これと同時に制御信号Ｂ
Ｓ０は、ソ−スを接地端子に接続し、ドレインを第三段
のインバ−タ24の入力に接続したＮＭＯＳ33のゲ−トに
入力される。

【００３２】ここで、制御信号Ｓ０が“Ｈ”レベル、Ｂ
Ｓ０が“Ｌ”レベルの場合、ＰＭＯＳ28とＮＭＯＳ33が
遮断し、ＮＭＯＳ30とＰＭＯＳ32が導通するので、五段
のＣＭＯＳインバ−タ22〜26にそれぞれ、動作電源が供
給される。よって、発振回路13が活性化し、所定のクロ
ック信号ＣＬＫを発振する。

【００３３】図５は図２に示すバッファ回路14の回路図
である。図５に示すように、バッファ回路14は、互いに
直列接続された二段のインバ−タ33、34により構成され
ている。これら二段のインバ−タ33、34はそれぞれ、降
圧電位φＤと接地電位との電位差により駆動される。

【００３４】クロック信号ＣＬＫはインバ−タ34の入力
に供給され、チャ−ジポンプ回路15の駆動に適切なクロ
ック信号ＣＬＫ０変換されて、インバ−タ35から出力さ
れる。

【００３５】図６は図２に示すチャ−ジポンプ回路15の
回路図である。図６に示すように、チャ−ジポンプ回路
15は、降圧電位φＤが供給される電源端子と昇圧電位φ
Ｐが生成される出力される出力端子との間に、互いに順
方向接続となるように直列された二つのダイオ−ド36お
よび37と、ダイオ−ド36のカソ−ドとダイオ−ド37のア
ノ−ドとの間に一方の電極を接続し、他方の電極をクロ
ック信号ＣＬＫ０が供給される入力端子に接続したキャ
パシタ38と、ダイオ−ド37のカソ−ドに一方の電極を接
続し、他方の電極を接地したキャパシタ39とにより構成
されている。

【００３６】クロック信号ＣＬＫ０がキャパシタ38の他
方の電極に入力されると、ダイオ−ド37の出力ノ−ドの
電位が、降圧電位φＤよりも高くなり、昇圧電位φＰが
生成される。この昇圧電位φＰは、図３に示す電圧制御
回路12の電圧発生部17に帰還される。

【００３７】図３に示すように、電圧発生部17には昇圧
電位φＰが供給される電源端子と接地端子との間に直列
接続された抵抗40および41が設けられている。抵抗40と
抵抗41との相互接続点は、ソ−スを接地したＮＭＯＳ42
のゲ−トに接続される。

【００３８】昇圧電位φＰは、抵抗40と抵抗41とによる
抵抗分割を用いて変換電位φＳに電圧変換される。ここ
で、変換電位φＳは、基準電位φＲと比較される。ＮＭ
ＯＳ42は、昇圧電位φＰが設定された電位よりも低い場
合に遮断し、一方、高い場合に導通する。

【００３９】ＮＭＯＳ42が遮断している時は、電圧発生
部17は“Ｌ”レベルの内部電圧信号ＳＣを出力するの
で、上記してきたような動作が行われ、クロック信号Ｃ
ＬＫ、並びにＣＬＫ０を発生させるので、チャ−ジポン
プ回路15は、降圧電位φＤを昇圧し続ける。

【００４０】反対にＮＭＯＳ42が導通した時、ＮＭＯＳ
42は、ソ−スを印加電位ＶＣＣが供給される電源端子に
接続し、ドレインをＮＭＯＳ19のドレインに接続したＰ
ＭＯＳ43、並びにソ−スを印加電位ＶＣＣが供給される
電源端子に接続し、ドレインをＮＭＯＳ42のドレインに
接続したＰＭＯＳ44をそれぞれ導通させる。このため
に、内部電圧信号ＳＣは“Ｈ”レベルとなり、制御信号
Ｓ０は“Ｌ”レベル、ＢＳ０は“Ｈ”レベルとなる。制
御信号Ｓ０は“Ｌ”レベル、ＢＳ０は“Ｈ”レベルとな
ると、図４に示す発振回路13のＮＭＯＳ30、ＰＭＯＳ32
は遮断し、ＰＭＯＳ28、ＮＭＯＳ33は導通する。よっ
て、初段および第二段のインバ−タ22および23には動作
電源が供給されなくなり、非活性化する。また、第三段
のインバ−タ24の入力には、制御信号ＢＳ０が“Ｈ”レ
ベルの間、“Ｌ”レベルの信号が入力されることにな
り、インバ−タ24は“Ｈ”レベルの信号を出力し続け
る。よって、クロック信号ＣＬＫは発生せず、“Ｈ”レ
ベルに固定される。よって、チャ−ジポンプ回路15は、
降圧電位φＤを昇圧しない。

【００４１】以上のように、図１に示す昇圧回路５およ
び７の構成は、ともに同一ではあるが、降圧回路駆動用
の昇圧電位φＰ１と、ワ−ド線駆動系回路用の昇圧電位
φＰ２とをそれぞれ、別の値に設定することができる。
この場合には、例えばバッファ回路14のトランジスタの
サイズやインピ−ダンス、並びにチャ−ジポンプ回路15
のキャパシタのカップリング比などを、それぞれ最適な
昇圧電位が得られるように調節すれば良い。

【００４２】次に、ソ−スフォロワ型降圧回路６の構成
について説明する。図７は、図１に示すソ−スフォロワ
型降圧回路６のブロック図である。図７に示すように、
降圧回路６は、ドレインを印加電位ＶＣＣが供給される
電源端子に接続し、ソ−スから降圧電位φＤを出力す
る、ソ−スフォロワ型降圧回路のドライバとなるＮＭＯ
Ｓ45により構成されている。ＮＭＯＳ45のゲ−トには昇
圧回路５からの昇圧電位φＰ１が供給される。このソ−
スフォロワ型の降圧回路６は、ＮＭＯＳ45のしきい値降
下を利用して内部降圧電位をφＤを発生させる機能を持
つものである。また、降圧回路６の出力は降圧電位φＤ
となるが、電源投入時には動作しないために、起動回路
４が付加されている。起動回路４は、電源投入時に降圧
電位φＤを、電源投入時から降圧回路６が動作を始める
までの間だけ発生させるためのものである。

【００４３】次に、起動回路４の構成について説明す
る。図８は、図１に示す起動回路４の回路図である。起
動回路４は、外部電源の投入時に、ソースフォロア型降
圧回路６が動作する以前に、降圧電位φＤを発生させる
もので、基本的な構成はフィードバック型降圧回路に準
じている。

【００４４】外部電源投入後、パワ−オンリセット回路
３は、“Ｈ”レベルのリセット信号ＳＲを出力する。
“Ｈ”レベルのリセット信号ＳＲは、ソ−スを印加電位
ＶＣＣが供給される電源端子に接続したＰＭＯＳ46のゲ
−ト、ソ−スを接地端子に接続したＮＭＯＳ47および48
のゲ−トにそれぞれ供給される。よって、外部電源を投
入した直後は、ＰＭＯＳ46が遮断し、ＮＭＯＳ47および
48がそれぞれ導通する。

【００４５】また、基準電圧発生回路２から基準電位φ
Ｒが、ＮＭＯＳ49のゲ−トに入力される。ＮＭＯＳ49の
ソ−スは、ＮＭＯＳ47のドレインに接続されている。こ
れにより、ＮＭＯＳ49が導通することで、ＮＭＯＳ49の
ドレインが低電位となる。ＮＭＯＳ49のドレインから
は、“Ｌ”レベルの内部電圧信号ＳＣ０が取り出され
る。“Ｌ”レベルの信号ＳＣ０は、ソ−スを印加電圧Ｖ
ＣＣが供給される電源端子に接続し、ドレインを抵抗50
の一端に接続したＰＭＯＳ51のゲ−トに供給される。抵
抗50の他端とＮＭＯＳ48のドレインとの間には抵抗52が
挿設されている。ＰＭＯＳ51は“Ｌ”レベルの内部電圧
信号ＳＣ０がゲ−トに入力されることで導通する。よっ
て、ＰＭＯＳ51のドレインと抵抗50との相互接続点から
降圧電位φＤが出力される。さらに抵抗50と抵抗52との
相互接続点には、ソ−スをＮＭＯＳ47のドレインに接続
したＮＭＯＳ53のゲ−トが接続されている。降圧電位φ
Ｄは、抵抗50と抵抗52とによる抵抗分割を用いて変換電
位φＳ０に電圧変換される。ここで、変換電位φＳ０
は、基準電位φＲと比較される。ＮＭＯＳ53は、降圧電
位φＤが設定された電位よりも低い場合に遮断する。こ
れにより、“Ｌ”レベルの内部電圧信号ＳＣ０がＮＭＯ
Ｓ49のドレインが出力され続け、ＰＭＯＳ51のインピー
ダンスを下げ、降圧電位φＤを設定された電位まで上げ
るように機能する。

【００４６】反対に降圧電位φＤが設定された電位より
も高くなった場合には、ＮＭＯＳ53は導通する。ＮＭＯ
Ｓ42は、ソ−スを印加電位ＶＣＣが供給される電源端子
に接続し、ドレインをＮＭＯＳ49のドレインに接続した
ＰＭＯＳ54、並びにソ−スを印加電位ＶＣＣが供給され
る電源端子に接続し、ドレインをＮＭＯＳ53のドレイン
に接続したＰＭＯＳ55をそれぞれ導通させる。このため
に、内部電圧信号ＳＣ０は“Ｈ”レベルとなり、ＰＭＯ
Ｓ51のインピーダンスを上げ、降圧電位φＤを設定され
た電位まで下げるように機能する。

【００４７】パワーオンリセット回路３は、外部印加電
源投入時には“Ｈ”レベル、しかる後、即ち図１に示し
た降圧回路６が降圧電位φＤを出力するようになった時
点で、“Ｌ”レベルとなるリセット信号ＳＲを発生させ
る。リセット信号ＳＲが“Ｌ”レベルとなると、ＰＭＯ
Ｓ46が導通し、ＰＭＯＳ51のゲ−トを高電位とし、ＰＭ
ＯＳ51を遮断させる。さらにＮＭＯＳ47および48を遮断
させる。よって、起動回路４には動作電源の供給がなく
なって、その動作が停止する。

【００４８】次に、図１に示す集積回路部８の構成につ
いて説明する。図９は、図１に示すワ−ド線駆動系回路
10および周辺回路11の一部の回路図である。

【００４９】図９に示すように、ダイナミック型ＲＡＭ
の周辺回路11の例として、ワード線ドライバ選択回路56
とローデコーダ回路57とが示されている。また、ワ−ド
線駆動系回路10の例として、一本のワ−ド線を昇圧電位
φＰ２により駆動するワード線ドライバ回路が示されて
いる。

【００５０】ワード線ドライバ選択回路56は、複数のア
ドレス信号が入力されて、これらアドレス信号の組み合
わせから、一つのデコ−ド信号ＳＤＷＬを出力するＮＡ
ＮＤゲ−ト58により構成されている。同様に、ローデコ
ーダ回路57は、複数のアドレス信号が入力されて、これ
らアドレス信号の組み合わせから、一つのデコ−ド信号
ＳＷＬを出力するＮＡＮＤゲ−ト59により構成されてい
る。これらＮＡＮＤゲ−ト58および59は、降圧電位φＤ
と接地電位との電位差により駆動される。

【００５１】デコ−ド信号ＳＤＷＬは、レベルシフタ60
の入力、およびインバ−タ61の入力に供給される。デコ
−ド信号ＳＤＷＬは、レベルシフタ60で、最大電位が、
実質的に昇圧電位φＰ２とされた増幅信号ＳＤ１ＷＬに
レベルシフトされる。

【００５２】ワード線ドライバ選択回路56が、“Ｈ”レ
ベルのデコ−ド信号ＳＤＷＬを出力した時には、レベル
シフタ60の出力から、ＰＭＯＳ62のソ−スに“Ｈ”レベ
ルの増幅信号ＳＤ１ＷＬが供給される。これにより、Ｐ
ＭＯＳ62とＮＭＯＳ63とから成るＣＭＯＳインバ−タ64
に動作電源が与えられ、インバ−タ64が活性化される。
インバ−タ64が活性化された後、ローデコーダ回路57か
らのデコ−ド信号ＳＷＬの“Ｈ”か“Ｌ”に応じて、図
示せぬワ−ド線へ、最大電位がほぼ昇圧電位φＰ２の、
昇圧電位φＰ２ＷＬが出力され、ワ−ド線が昇圧電位で
駆動される。

【００５３】ワード線を駆動するドライバＭＯＳＦＥＴ
が、Ｐチャネル型であると、外部印加電源電圧が低い場
合にもワード線を十分に昇圧することができるから、近
年注目されている方式である。そして、この場合には当
然ながら、ワード線駆動系回路に電源として供給される
昇圧電位φＰ２には、電位変動がなく安定したものが望
ましい。

【００５４】尚、デコ−ド信号ＳＷＬも、レベルシフタ
65で、最大電位が、実質的に昇圧電位φＰ２とされた増
幅信号Ｓ１ＷＬにレベルシフトされる。反対に、ワード
線ドライバ選択回路56が、“Ｌ”レベルのデコ−ド信号
ＳＤＷＬを出力した時には、レベルシフタ60の出力か
ら、ＰＭＯＳ62のソ−スには、“Ｌ”レベルの増幅信号
ＳＤ１ＷＬが供給される。これにより、ＣＭＯＳインバ
−タ64には動作電源がなくなり、インバ−タ64が非活性
となる。この時、インバ−タ61は“Ｈ”レベルの信号を
出力する。この“Ｈ”レベル信号は、ドレインをインバ
−タ64に接続し、ソ−スを接地したＮＭＯＳ66のゲ−ト
に入力される。よって、ＮＭＯＳ66が導通し、“Ｌ”レ
ベルのデコ−ド信号ＳＤＷＬが出力されている間、イン
バ−タ64の出力を“Ｌ”レベルに固定する。このインバ
−タ66は、降圧電位φＤと接地電位との電位差により駆
動される。

【００５５】図10は、図９に示すレベルシフタ61、65の
回路図である。図９に示すレベルシフタ61、65の構成
は、ともに同一であるので、一つの図を参照して同時に
説明する。

【００５６】図10に示すように、デコ−ド信号ＳＤＷＬ
（もしくはＳＷＬ）は、ソ−スを接地したＮＭＯＳ67の
ゲ−ト、並びにインバ−タ68の入力に供給される。
“Ｈ”レベルのデコ−ド信号ＳＤＷＬ（もしくはＳＷ
Ｌ）がＮＭＯＳ67のゲ−トに供給されると、ＮＭＯＳ67
が導通し、ソ−スを昇圧電位φＰ２に接続したＰＭＯＳ
68のゲ−トを低電位とする。よって、ＰＭＯＳ68が導通
し、最大電位が、ほぼ昇圧電位φＰ２の増幅信号ＳＤ１
ＷＬ（もしくはＳ１ＷＬ）が出力される。

【００５７】また、“Ｌ”レベルのデコ−ド信号ＳＤＷ
Ｌ（もしくはＳＷＬ）がＮＭＯＳ67のゲ−トに供給され
た時には、ＮＭＯＳ67は導通する。この時には、インバ
−タ68が“Ｈ”レベルの信号を出力する。この“Ｈ”レ
ベルの信号は、ソ−スを接地し、ドレインをＰＭＯＳ68
のドレインに接続したＮＭＯＳ69のゲ−トに供給され
る。よって、ＮＭＯＳ69が導通し、“Ｌ”レベルのデコ
−ド信号ＳＤＷＬ（もしくはＳＷＬ）が出力されている
間、レベルシフタ60（もしくは65）の出力を“Ｌ”レベ
ルに固定する。このインバ−タ68は、降圧電位φＤと接
地電位との電位差により駆動される。

【００５８】上記第１の実施例により説明したダイナミ
ック型ＲＡＭには、以下に説明する、重要な構成が含ま
れている。図11は図１に示すダイナミック型ＲＡＭの主
要部分のみを示す概略的なブロック図である。

【００５９】まず、内部昇圧回路５および７が、内部降
圧回路６の降圧電位φＤを動作電源に用いて駆動され
る。昇圧回路５および７の動作電源を降圧電位φＤとす
る方式によれば、外部印加電位ＶＣＣが変動しても昇圧
回路５および７の動作があまり変わらないようになる。
即ち降圧電位φＤがある電位レベルで制限されることに
よって電位変動が少ない定電位領域を得ているからであ
る。この定電位領域の範囲内での印加電位ＶＣＣの変動
ならば、昇圧回路５および７の動作電源電圧は変わらな
い。よって、昇圧回路５および７自体の動作マージンを
確保できる。

【００６０】また、昇圧電位φＰが、降圧電位φＤを昇
圧することで得られている。これは、外部電源電圧の変
動による内部昇圧電位φＰの変動を防止できるばかりで
なく、半導体集積回路装置を、広範囲の外部電源電圧で
動作させることが可能になる。

【００６１】図18は内部昇圧電圧の特性を示す図で、
（ａ）は従来の装置による内部昇圧電圧の特性図、
（ｂ）はこの発明に係る装置による内部昇圧電圧の特性
図である。図18（ａ）に示すように、外部電源電位ＶＣ
Ｃを昇圧することで得た、内部昇圧電位φＰでは、図中
参照符号Ａにより示されるように外部電源電位がＶＣＣ
ａからＶＣＣｂの範囲で変動したとすると、内部昇圧電
位φＰは、φＰａからφＰｂの範囲で変動してしまう。

【００６２】これを、図18（ｂ）に示すように、外部電
源電位ＶＣＣを、ある電位レベルで制限することによ
り、ＩＣ内部における電源電圧の変化率が小さい領域、
即ち定電位領域100 を得た降圧電位φＤを得る。そし
て、この降圧電位φＤを、その定電位領域を反映したま
ま、昇圧して昇圧電位φＰを得る。このようにして得ら
れた昇圧電位φＰでは、ＩＣ内部における電源電圧の変
化率が小さい領域（定電位領域）101 を有している。こ
のために、外部電源電位がＶＣＣａからＶＣＣｂまで変
動したとしても、定電位領域101 の範囲内の変動なら
ば、昇圧電位φＰは変化しない。よって、外部電源電圧
の変動による内部昇圧電位φＰの変動を防止できる。さ
らにこの構成であると、半導体集積回路装置を、例えば
５Ｖを供給しても３．３Ｖを供給しても、誤動作するこ
ともなく、常に同じように動作させられる、という広範
囲な外部電源電圧での動作をも実現可能となる。

【００６３】また、昇圧回路５および７の電源を、降圧
回路６の出力電位とすれば昇圧電位φＰを外部電源電圧
ＶＣＣ以下に設定することも可能となり、外部電源電圧
ＶＣＣが高い場合にも、その動作を保証することができ
ることになる。

【００６４】尚、従来の装置においても、昇圧電位φＰ
を発生させる昇圧回路を電圧制御回路で制御して、ＩＣ
内部における昇圧電位φＰの変化率が小さい領域を作る
ことも可能であるが、昇圧電位φＰは昇圧回路で発生さ
せる電位なので昇圧回路の電源である電位ＶＣＣより低
く設定することはできず、ごく限られた領域でしか、昇
圧電位φＰの変化率の小さい領域を作ることができな
い。さらには、昇圧回路の電源が電位ＶＣＣの変動によ
って、昇圧回路の発振周波数や電流供給能力が変化す
る、という問題を生ずる。

【００６５】また、第１の実施例に係る装置では、周辺
回路駆動用降圧電位φＤを発生させるための昇圧電位φ
Ｐ１とワード線駆動用昇圧電位φＰ２とを独立に制御で
きる。

【００６６】降圧電位φＤを発生させるための昇圧電位
φＰ１は、動作速度や消費電流やタイミングマージンな
どを考慮して電位設定されることが望ましく、また、ワ
ード線駆動用の昇圧電位φＰ２はメモリセルのポーズ特
性やトランスファートランジスタ特性や充放電電流や信
頼性などを考慮して電位設定されることが望ましい。従
って、昇圧電位φＰ１と昇圧電位φＰ２とは、独立に変
えて最適化することで、ＤＲＡＭ全体としての特性を向
上させることができる。

【００６７】さらに、単にＤＣ的な電位設定の自由度の
点だけではなく、ＡＣ的な動作を考えた場合にも、昇圧
回路を独立させることは有効である。なぜなら、ワード
線駆動系回路10に供給される昇圧電位φＰ２は、ワード
線系回路の動作に伴う充放電のために時間的に変動して
しまう。この昇圧電位φＰ２をソースフォロア型降圧回
路のドライバとなるＭＯＳＦＥＴのゲートに接続した場
合には、周辺回路11に供給される降圧電位もワード線駆
動系回路の動作に伴って変動してしまい、動作マージン
の低下を引き起こすからである。

【００６８】この点、図11に示すように、ワード線駆動
系回路の駆動用に設けられた昇圧回路７とは別に、ソー
スフォロア型降圧回路６のドライバＭＯＳＦＥＴのゲー
トに電位を供給するための昇圧回路５を設けている。即
ち、第１の実施例に係る装置では、昇圧電位を給電する
給電系統が二つ設けられている。二つの給電系統が設け
られると、回路構成が複雑になるが、ソースフォロア型
降圧回路６に昇圧電位φＰ１を供給する昇圧回路７は電
流能力のごく小さいもので構わないために、チップサイ
ズの増大につながるようなものではない。従って、回路
構成が複雑になるというデメリットよりも、降圧電位φ
Ｄを発生させるための昇圧電位φＰ１とワード線駆動用
の昇圧電位φＰ２とを独立に設けることで、ワード線駆
動系回路10の動作が、降圧電位φＤを発生させるための
昇圧電位φＰ１の変動をもたらさない、というメリット
の方が大きい。

【００６９】また、ソースフォロア型降圧回路６を用い
ることは、比較的単純に降圧回路を構成でき、さらに、
ＩＣ内部の複数箇所に降圧回路を分散配置しやすいこと
から、ＩＣ中への集積に適している。

【００７０】また、図７に示したように、ソ−スフォロ
ワ型降圧回路６に、ソ−スフォロワ型のＮＭＯＳ45を使
用した場合には、昇圧電位φＰ１をＮＭＯＳ45のゲ−ト
に供給することが好ましい。

【００７１】図19は内部降圧電圧の特性を示す図で、
（ａ）は従来の装置による内部降圧電圧の特性図、
（ｂ）はこの発明に係る装置による内部降圧電圧の特性
図である。図19（ａ）に示すように、外部印加電圧ＶＣ
Ｃを、ある電位で制限することで得た制限電位ＶＣをＮ
ＭＯＳ45のゲ−トに供給して降圧電位φＤを得た場合に
は、降圧電位φＤが有する定電位領域102 の範囲が狭く
なる。定電位領域102 の範囲を越えて外部電源電圧がＶ
ＣＣａまで変動したとすると、降圧電位φＤは、降圧電
位φＤａに変動する。

【００７２】この点、図19（ｂ）に示すように、昇圧電
位φＤをＮＭＯＳ45のゲ−トに供給して降圧電位φＤを
得た場合には、降圧電位φＤが有する定電位領域102 の
範囲が広くすることができ、動作マ−ジンが拡大する。

【００７３】また、内部電源電圧の理想としては、外部
電源電圧ＶＣＣが低い時にこの電圧ＶＣＣと同じ変化率
を示し、反対に外部電源電圧ＶＣＣが高い時にこの電圧
ＶＣＣの変化率よりも小さい変化率を示すことである。
即ち図17（ｂ）に示す降圧電位φＤのような特性であ
る。このような特性を実現するために、ＮＭＯＳ45のゲ
−トに、昇圧電位φＰ１を供給する。そして、昇圧電位
φＰ１を、ＮＭＯＳ45のしきい値分降下されることで得
られた降圧電位φＤが、図17（ｂ）に示す特性となるよ
うに、ＮＭＯＳ45のしきい値分以上に上げた値に設定す
る。

【００７４】次に、この発明の第２の実施例に係るダイ
ナミック型ＲＡＭについて説明する。図12はこの発明の
第２の実施例に係るダイナミック型ＲＡＭの主要部分の
みを示す概略的なブロック図である。

【００７５】図12に示すように、ワード線を駆動するた
めのワード線駆動系回路10の電源として昇圧回路５から
発生された昇圧電位φＰ２を用い、周辺回路11の電源と
して降圧回路70から発生された降圧電位φＤを用いた装
置において、昇圧回路５の電源として降圧回路70から発
生された降圧電位φＤを用いたものである。

【００７６】このような構成であっても、昇圧回路５
が、降圧電位φＤを電源に用いているので、第１の実施
例に係る装置と同様、特に図16（ｂ）を参照して説明し
たように、動作マ−ジンを拡大できる、という効果を得
ることができる。この説明で、既に述べたように、昇圧
回路５から発生される昇圧電位φＰ２の出力は外部電源
電圧よりも内部降圧電位の特性と同様に、定電位領域を
持たせることが望ましいので、昇圧回路５の駆動電源は
外部電源電圧ＶＣＣをそのまま用いるよりも、内部降圧
回路の出力電位φＤを用いた方が適している。

【００７７】また、図12に示される装置では、第１の実
施例と同様に、昇圧電位を、降圧電位発生用の昇圧電位
φＰ１と集積回路駆動用の昇圧電位φＰ２とに分割して
いるが、降圧回路用の昇圧回路７においては、必ずしも
降圧電位φＤにより駆動される必要はない。降圧回路70
を駆動するだけであるからである。また、降圧回路70に
ついても、ソ−スフォロワ型に限られることはなく、外
部電源電位ＶＣＣを、ある電位レベルで制限されるもの
であれば良い。

【００７８】次に、この発明の第３の実施例に係るダイ
ナミック型ＲＡＭについて説明する。図13はこの発明の
第３の実施例に係るダイナミック型ＲＡＭの主要部分の
みを示す概略的なブロック図である。

【００７９】図13に示すように、昇圧電位φＰの給電系
統は、必ずしも二系統設けられる必要はない。この構成
であっても、昇圧回路５を、降圧電位φＤを電源に用い
て駆動されることから、第１の実施例に係る装置と同
様、特に図16（ｂ）を参照して説明したように、動作マ
−ジンを拡大できる、という効果を得ることができる。

【００８０】次に、この発明の第４の実施例に係るダイ
ナミック型ＲＡＭについて説明する。図14はこの発明の
第３の実施例に係るダイナミック型ＲＡＭの主要部分の
みを示す概略的なブロック図である。

【００８１】図14に示すように、昇圧電位φＰの給電系
統を二系統設けず、かつ降圧回路を、ソ−スフォロワ型
のものとしなくても良い。この構成であっても、昇圧回
路５を、降圧電位φＤを電源に用いて駆動されることか
ら、第１の実施例に係る装置と同様、動作マ−ジンを拡
大できる。

【００８２】この発明は、上記第１〜第４の実施例に限
られるものでは無く、様々な変形が可能である。図15は
ワ−ド線駆動系回路のその他の例を示す回路図である。

【００８３】図15に示すワ−ド線駆動系回路と、図９に
示したワ−ド線駆動系回路との違いは、図９に示した回
路では、ワード線ドライバ選択回路56から出力されたデ
コ−ド信号ＳＤＷＬをレベルシフタ60により電圧信号Ｓ
Ｄ１ＷＬにレベルシフトする。そして、出力をワ−ド線
に接続したインバ−タ63を、レベルシフトされた電圧信
号ＳＤ１ＷＬにより駆動するようにして、出力φＰ２Ｗ
Ｌを出力するようにしている。

【００８４】これに対して、図15に示す回路では、ワー
ド線ドライバ選択回路56からの、レベルシフトされたデ
コ−ド信号ＢＳＤ１ＷＬ（デコ−ド信号ＳＤＷＬの反転
信号）と一方の入力とした、ＮＯＲゲ−ト70を設けてい
る。ＮＯＲゲ−ト70の他方の入力は、ロ−デコ−ダ回路
57からの、レベルシフトされたデコ−ド信号ＢＳ１ＷＬ
（デコ−ド信号ＳＤＷＬの反転信号）である。ＮＯＲゲ
−ト70は、デコ−ド信号ＢＳＤ１ＷＬ、ＢＳ１ＷＬがと
もに“Ｌ”レベルの時のみ、“Ｈ”レベルの信号を出力
する。この“Ｈ”レベルの信号は、インバ−タ71により
“Ｌ”レベルとされる。この“Ｌ”レベルの信号は、イ
ンバ−タ64に入力され、その出力信号φ２ＷＬを“Ｈ”
レベルとする。このように、変形されても良い。

【００８５】また、上記実施例では明示されていない
が、周辺回路11には、ワード線駆動用昇圧回路φＰ２の
出力で駆動されるものも含まれている。例としては図16
や図17に示す周辺回路11である。また、デコ−ド用のＮ
ＡＮＤ、例えば図９や図15に示したＮＡＮＤ58および59
に対応するＮＡＮＤを構成するＰＭＯＳのゲ−トに、図
10に示したようなレベルシフト回路によって、電圧φＰ
２の振幅を有する信号を入力する一方、ＮＭＯＳのゲ−
トに電圧φＤの振幅を有する信号を入力するものもあ
る。さらに、特に図示しないが、周辺回路11には外部電
源電圧ＶＣＣで駆動される回路も含まれている。

【００８６】また、昇圧回路の一部を、外部電源電圧Ｖ
ＣＣで駆動する場合もある。例えば図12に示す構成とし
た時、降圧回路用の昇圧回路７などは、外部電源電圧Ｖ
ＣＣで駆動されても良い。

【００８７】また、図１に示した降圧回路６に、図８に
示した起動回路４と同様のフィードバック型降圧回路を
適用しても良い。フィードバック型降圧回路を用いた場
合には、降圧回路用の昇圧回路は不要である。

【００８８】また、起動回路４については、第１の実施
例に係る装置のように、起動回路４を必要とする構成の
時のみ、付加されれば良い。尚、起動回路４は、基本的
に降圧回路である。

【００８９】また、第１の実施例に係る装置は、比較的
単純な構成を持つダイナミック型ＲＡＭを例としている
が、他の構成を持つダイナミック型ＲＡＭにも、この発
明を適用することができる。例えばダイナミック型ＲＡ
Ｍにおいて、スタンドバイ時（待機時）用とアクティブ
時（動作時）用とで、それぞれ異なった昇圧回路を設け
たものがあるが、この構成にも、この発明は適用でき
る。

【００９０】さらに、この発明は、ダイナミック型ＲＡ
Ｍばかりでなく、ＤＲＡＭ以外の他の半導体記憶装置、
例えばＥＥＰＲＯＭなどに、内部降圧電位発生回路と内
部昇圧電位発生回路の双方を備えた時、この発明は適用
できる。さらにメモリを内蔵したマイクロプロセッサに
も適用できる。

【００９１】さらには、記憶装置ばかりでなく、ロジッ
クＬＳＩにも適用できる。なぜならば、上記実施例で
は、以下に説明する効果が得られているためである。図
20は、内部電源電圧の特性を示す図で、（ａ）は従来の
装置による内部電源電圧の特性図、（ｂ）はこの発明に
係る装置による内部電源電圧の特性図である。

【００９２】内部電源電圧φを設定するために、外部電
源電位ＶＣＣの電位を制限すれば、図20（ａ）に示すよ
うに、定電位領域103 を得ることができる。これに対し
て、図20（ｂ）に示すように、外部電源電位ＶＣＣを電
位を制限し、かつその制限された電位φＬを昇圧して、
内部電源電圧φを設定すれば、定電位領域103 の範囲を
より拡張できる。よって、半導体集積回路装置の動作マ
ージンを確保する上で有効である。

【００９３】さらに、図20（ａ）に示す方式であると、
内部電源電圧φが、外部電源電圧ＶＣＣ以下の電圧にし
か設定することができない。しかし、図20（ｂ）に示す
方式であると、内部電源電圧φが、外部電源電圧ＶＣＣ
以下だけでなく、外部電源電圧ＶＣＣ以上にもでき、様
々な内部電源電圧を設定することも可能となる。よっ
て、半導体集積回路装置内に設けられた、複数の回路ブ
ロック、個々の目的に応じて、電源電圧をそれぞれ設定
することも可能となる。この構成でも、外部電源電圧Ｖ
ＣＣの変動しても、上記内部電源電圧φは変動し難いこ
とは勿論である。

【００９４】以上、この発明は、外部単一電源であっ
て、昇圧回路と降圧回路の双方をチップ内部に備えた半
導体集積回路での有効な電源電圧システムを提供するこ
とができ、広範囲の外部電源電圧ＶＣＣでの動作を保証
に有効である。

【００９５】

【発明の効果】以上説明したように、この発明によれ
ば、外部から印加される電源電位が変動しても、内部電
源電位の変動を抑制できる半導体集積回路装置を提供で
きる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係るダイナミ
ック型ＲＡＭのブロック図。

【図２】図２は図１に示す昇圧回路のブロック図。

【図３】図３は図２に示す電圧制御回路の回路図。

【図４】図４は図２に示す発振回路の回路図。

【図５】図５は図２に示すバッファ回路の回路図。

【図６】図６は図２に示すチャ−ジポンプ回路の回路
図。

【図７】図７は図１に示すソ−スフォロワ型降圧回路の
回路図。

【図８】図８は図１に示す起動回路の回路図。

【図９】図９は図１に示すワ−ド線駆動系回路および周
辺回路の一部の回路図。

【図１０】図10は図９に示すレベルシフタの回路図。

【図１１】図11は図１に示すダイナミック型ＲＡＭの主
要部分のみを示す概略的なブロック図。

【図１２】図12はこの発明の第２の実施例に係るダイナ
ミック型ＲＡＭの主要部分のみを示す概略的なブロック
図。

【図１３】図13はこの発明の第３の実施例に係るダイナ
ミック型ＲＡＭの主要部分のみを示す概略的なブロック
図。

【図１４】図14はこの発明の第４の実施例に係るダイナ
ミック型ＲＡＭの主要部分のみを示す概略的なブロック
図。

【図１５】図15はワ−ド線駆動系回路のその他の例を示
す回路図。

【図１６】図16はワ−ド線駆動系回路のその他の例を示
す回路図。

【図１７】図17はワ−ド線駆動系回路のその他の例を示
す回路図。

【図１８】図18は内部昇圧電圧の特性を示す図で、
（ａ）は従来の装置による内部昇圧電圧の特性図、
（ｂ）はこの発明に係る装置による内部昇圧電圧の特性
図。

【図１９】図19は内部降圧電圧の特性を示す図で、
（ａ）は従来の装置による内部降圧電圧の特性図、
（ｂ）はこの発明に係る装置による内部降圧電圧の特性
図。

【図２０】図20は内部電源電圧の特性を示す図で、
（ａ）は従来の装置による内部電源電圧の特性図、
（ｂ）はこの発明に係る装置による内部電源電圧の特性
図。

【図２１】図21は従来のダイナミック型ＲＡＭの方式を
示す図で、（ａ）図はブ−トストラップ方式を示す図、
（ｂ）図はブ−トストラップ方式で周辺回路を降圧電位
により駆動する方式を示す図、（ｃ）図はワ−ド線を昇
圧電位により駆動する方式を示す図、（ｄ）図はワ−ド
線を昇圧電位により駆動する方式で周辺回路を降圧電位
により駆動する方式を示す図。

【図２２】図22は従来のダイナミック型ＲＡＭの内部電
源システムを示す図。

【符号の説明】

１…ＩＣチップ、２…基準電圧発生回路、３…パワ−オ
ンリセット回路、４…起動回路、５…降圧回路用昇圧回
路、６…ソ−スフォロワ型降圧回路、７…ワ−ド線駆動
系回路用昇圧回路、８…集積回路部、９…メモリセルア
レイ、１０…ワ−ド線駆動系回路、１１…周辺回路、１
２…電圧制御回路、１３…発振回路、１４…バッファ回
路、１５…チャ−ジポンプ回路、１６…帰還路、１７…
電圧発生部、１８…制御信号発生部、２２，２３，２
４，２５，２６…ＣＭＯＳインバ−タ、４５…Ｎチャネ
ル型ＭＯＳＦＥＴ、５６…ワ−ド線ドライバ選択回路、
５７…ロ−デコ−ダ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4074

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 集積回路部と、 外部から印加され、電位レベルの変動がある第１の電位
   を、ある電位レベルで制限することによって電位変動が
   少ない定電位領域を得た第２の電位に変換する変換手段
   と、 前記第２の電位を電源に用いて駆動され、前記集積回路
   部内のワード線駆動系回路の動作電源に用いられるワー
   ド線駆動電圧としての第３の電位を発生させる第１の発
   生手段と前記第２の電位を電源に用いて駆動され、前記
   ワード線駆動電圧とは別の第４の電位を発生させる第２
   の発生手段と、前記第４の電位を用いて、 少なくとも前記集積回路部内
   の他の回路の動作電源に用いられる第５の電位を発生さ
   せる第３の発生手段とを具備することを特徴とする半導
   体集積回路装置。
2. 【請求項２】 前記集積回路部はダイナミック型ＲＡＭ
   であることを特徴とする請求項１に記載の半導体集積回
   路装置。