JP2000112547A - 基板電圧発生回路および半導体集積回路装置 - Google Patents
基板電圧発生回路および半導体集積回路装置Info
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- JP2000112547A JP2000112547A JP10282462A JP28246298A JP2000112547A JP 2000112547 A JP2000112547 A JP 2000112547A JP 10282462 A JP10282462 A JP 10282462A JP 28246298 A JP28246298 A JP 28246298A JP 2000112547 A JP2000112547 A JP 2000112547A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Abstract
(57)【要約】
【課題】 高い昇圧レベルにもかかわらず、ゲート酸化
膜厚が薄いトランジスタを使用し、しかも信頼性を確保
することができる基板電圧発生回路および半導体集積回
路装置を提供する。 【解決手段】 半導体集積回路装置は、クロック信号を
発生する発振器とチャージポンプ回路１００とを含む。
チャージポンプ回路１００は、容量素子Ｃ１〜Ｃ５およ
び出力トランジスタＱ６を含む。容量素子Ｃ２は、昇圧
ノード（ノードＮ２）の電圧を昇圧する。トランジスタ
Ｑ９は、ノードＮ２の電圧レベルを一定値にクランプす
る。容量素子Ｃ４は、出力トランジスタＱ６のゲート電
圧を制御する。トランジスタＱ９を用いて、トランジス
タＱ４、Ｑ７およびコンデンサＣ４にかかる電圧を抑
え、ホットキャリアの発生を抑制する。
膜厚が薄いトランジスタを使用し、しかも信頼性を確保
することができる基板電圧発生回路および半導体集積回
路装置を提供する。 【解決手段】 半導体集積回路装置は、クロック信号を
発生する発振器とチャージポンプ回路１００とを含む。
チャージポンプ回路１００は、容量素子Ｃ１〜Ｃ５およ
び出力トランジスタＱ６を含む。容量素子Ｃ２は、昇圧
ノード（ノードＮ２）の電圧を昇圧する。トランジスタ
Ｑ９は、ノードＮ２の電圧レベルを一定値にクランプす
る。容量素子Ｃ４は、出力トランジスタＱ６のゲート電
圧を制御する。トランジスタＱ９を用いて、トランジス
タＱ４、Ｑ７およびコンデンサＣ４にかかる電圧を抑
え、ホットキャリアの発生を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、基板電圧発生回路
および半導体集積回路装置に関し、特に、ゲート酸化膜
厚が薄いトランジスタを使用する基板電圧発生回路およ
び半導体集積回路装置に関する。
および半導体集積回路装置に関し、特に、ゲート酸化膜
厚が薄いトランジスタを使用する基板電圧発生回路およ
び半導体集積回路装置に関する。
【０００２】
【従来の技術】現在のダイナミック型ランダムアクセス
メモリ（以下、ＤＲＡＭと称す）においては、一定の電
源電圧を使用している。しかしながら、チップ内のｐ
ｎ接合が極小的に順バイアスされるのを防ぐ、基板効
果によるＭＯＳトランジスタのしきい値の変化を減ら
す、寄生ＭＯＳのしきい値を高くする、接合容量を
逆バイアスして小さくする、等の理由により、負電圧を
発生する基板電圧発生回路をＤＲＡＭのチップ上に内蔵
させている。
メモリ（以下、ＤＲＡＭと称す）においては、一定の電
源電圧を使用している。しかしながら、チップ内のｐ
ｎ接合が極小的に順バイアスされるのを防ぐ、基板効
果によるＭＯＳトランジスタのしきい値の変化を減ら
す、寄生ＭＯＳのしきい値を高くする、接合容量を
逆バイアスして小さくする、等の理由により、負電圧を
発生する基板電圧発生回路をＤＲＡＭのチップ上に内蔵
させている。
【０００３】ここで、従来の基板電圧発生回路の構成に
ついて図１６を用いて説明する。図１６は、従来の基板
電圧発生回路７００の構成を示す図である。図１６を参
照して、基板電圧発生回路７００は、発振器（リングオ
シレータ）７０２およびチャージポンプ回路７０４を含
む。
ついて図１６を用いて説明する。図１６は、従来の基板
電圧発生回路７００の構成を示す図である。図１６を参
照して、基板電圧発生回路７００は、発振器（リングオ
シレータ）７０２およびチャージポンプ回路７０４を含
む。
【０００４】発振器７０２は、インバータ７１、７２お
よび７３を含む。チャージポンプ回路７０４は、容量素
子Ｃ７０およびＰＭＯＳトランジスタＱ７０を含む。容
量素子７４は、発振器７０２から出力されるクロック信
号を受ける。ＰＭＯＳトランジスタＱ７０は、容量素子
Ｃ７０と基板電圧出力ノードＯＵＴとの間に接続され
る。発振器７０２の出力に基づきチャージポンプ動作が
繰返されることにより、図示しない基板へ電子が供給さ
れる。
よび７３を含む。チャージポンプ回路７０４は、容量素
子Ｃ７０およびＰＭＯＳトランジスタＱ７０を含む。容
量素子７４は、発振器７０２から出力されるクロック信
号を受ける。ＰＭＯＳトランジスタＱ７０は、容量素子
Ｃ７０と基板電圧出力ノードＯＵＴとの間に接続され
る。発振器７０２の出力に基づきチャージポンプ動作が
繰返されることにより、図示しない基板へ電子が供給さ
れる。
【０００５】
【発明が解決しようとする課題】ところで、近年、電源
電圧の低電圧化が進んでいる。トランジスタの微細化に
伴い、トランジスタ耐圧が低下するため必然的に動作電
圧を下げざるを得ないためである。したがって、低電源
電圧で高いポンプ効率を有するブースト型（昇圧型）の
チャージポンプ回路が要請される。
電圧の低電圧化が進んでいる。トランジスタの微細化に
伴い、トランジスタ耐圧が低下するため必然的に動作電
圧を下げざるを得ないためである。したがって、低電源
電圧で高いポンプ効率を有するブースト型（昇圧型）の
チャージポンプ回路が要請される。
【０００６】また、特にデバイスのアクセス時には大き
な基板電流が発生するため、これに見合った大きな電流
を供給し、所定の負電圧（基板電圧）ＶＢＢを出力する
回路が必要となる。
な基板電流が発生するため、これに見合った大きな電流
を供給し、所定の負電圧（基板電圧）ＶＢＢを出力する
回路が必要となる。
【０００７】一方、デバイスのスケーリングに伴いトラ
ンジスタのゲート酸化膜厚ｔｏｘが薄くなってきてい
る。ブースト型のチャージポンプ回路を使用した場合、
トランジスタのチャネルにかかる電界強度が高くなる。
このため、チャネルを走るキャリアのエネルギーが極め
て高くなり、ホットキャリアが発生する可能性が極めて
高い。ホットキャリアが発生すると、しきい値のシフト
や相互コンダクタンスの低下を招き、デバイス特性が経
時的に劣化してしまうという問題が生じる。これは、信
頼性の上で問題となる。
ンジスタのゲート酸化膜厚ｔｏｘが薄くなってきてい
る。ブースト型のチャージポンプ回路を使用した場合、
トランジスタのチャネルにかかる電界強度が高くなる。
このため、チャネルを走るキャリアのエネルギーが極め
て高くなり、ホットキャリアが発生する可能性が極めて
高い。ホットキャリアが発生すると、しきい値のシフト
や相互コンダクタンスの低下を招き、デバイス特性が経
時的に劣化してしまうという問題が生じる。これは、信
頼性の上で問題となる。
【０００８】そこで、本発明は、このような問題を解決
するためになされたものであり、ゲート酸化膜厚が薄い
トランジスタを使用した場合においても、信頼性を確保
できる高いポンプ効率の基板電圧発生回路および当該回
路を含む半導体集積回路装置を提供することを目的とす
る。
するためになされたものであり、ゲート酸化膜厚が薄い
トランジスタを使用した場合においても、信頼性を確保
できる高いポンプ効率の基板電圧発生回路および当該回
路を含む半導体集積回路装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】請求項１に係る基板電圧
発生回路は、基板電圧を出力する電圧出力端子と、クロ
ック信号に応答して電圧出力端子に電圧を供給する電圧
供給手段と、電圧供給手段と電圧出力端子との間に設け
られるスイッチ手段と、昇圧ノードと、クロック信号に
応答して昇圧ノードの電圧を昇圧する第１の容量素子と
を含み、昇圧ノードの電圧を用いてスイッチ手段のオン
／オフを駆動する駆動手段と、昇圧ノードの電圧のレベ
ルを一定レベルにクランプするクランプ手段とを備え
る。
発生回路は、基板電圧を出力する電圧出力端子と、クロ
ック信号に応答して電圧出力端子に電圧を供給する電圧
供給手段と、電圧供給手段と電圧出力端子との間に設け
られるスイッチ手段と、昇圧ノードと、クロック信号に
応答して昇圧ノードの電圧を昇圧する第１の容量素子と
を含み、昇圧ノードの電圧を用いてスイッチ手段のオン
／オフを駆動する駆動手段と、昇圧ノードの電圧のレベ
ルを一定レベルにクランプするクランプ手段とを備え
る。
【００１０】請求項２に係る基板電圧発生回路は、請求
項１に係る基板電圧発生回路であって、駆動手段は、電
源電圧と昇圧ノードとの間に設けられ、クロック信号に
応答してオン／オフする昇圧用トランジスタをさらに含
み、クランプ手段は、昇圧ノードと電源電圧との間にダ
イオード接続されるクランプ用トランジスタを含む。
項１に係る基板電圧発生回路であって、駆動手段は、電
源電圧と昇圧ノードとの間に設けられ、クロック信号に
応答してオン／オフする昇圧用トランジスタをさらに含
み、クランプ手段は、昇圧ノードと電源電圧との間にダ
イオード接続されるクランプ用トランジスタを含む。
【００１１】請求項３に係る基板電圧発生回路は、請求
項２に係る基板電圧発生回路であって、スイッチ手段
は、第１のＰＭＯＳトランジスタを含み、駆動手段は、
昇圧ノードと一方の導通端子が接続され、クロック信号
に応答してオン／オフする第２のＰＭＯＳトランジスタ
と、第２のＰＭＯＳトランジスタの他方の導通端子と、
接地電圧との間に接続され、クロック信号に応答してオ
ン／オフする第１のＮＭＯＳトランジスタと、第２のＰ
ＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの
接続ノードと、第１のＰＭＯＳトランジスタのゲート電
極との間に接続される、第１の容量素子の容量より大き
い第２の容量素子と、第１のＰＭＯＳトランジスタのゲ
ート電極と、接地電圧との間に接続され、クロック信号
に応答してオン／オフする第３のＰＭＯＳトランジスタ
とをさらに含む。
項２に係る基板電圧発生回路であって、スイッチ手段
は、第１のＰＭＯＳトランジスタを含み、駆動手段は、
昇圧ノードと一方の導通端子が接続され、クロック信号
に応答してオン／オフする第２のＰＭＯＳトランジスタ
と、第２のＰＭＯＳトランジスタの他方の導通端子と、
接地電圧との間に接続され、クロック信号に応答してオ
ン／オフする第１のＮＭＯＳトランジスタと、第２のＰ
ＭＯＳトランジスタと第１のＮＭＯＳトランジスタとの
接続ノードと、第１のＰＭＯＳトランジスタのゲート電
極との間に接続される、第１の容量素子の容量より大き
い第２の容量素子と、第１のＰＭＯＳトランジスタのゲ
ート電極と、接地電圧との間に接続され、クロック信号
に応答してオン／オフする第３のＰＭＯＳトランジスタ
とをさらに含む。
【００１２】請求項４に係る基板電圧発生回路は、基板
電圧を出力する電圧出力端子と、電源電圧に対応した振
幅をもつクロック信号に応答して、電圧出力端子に電圧
を供給する電圧供給手段と、電圧供給手段と電圧出力端
子との間に設けられるスイッチ手段と、電源電圧に対応
した振幅をもつクロック信号の振幅を電源電圧を昇圧し
た昇圧電源電圧に対応した振幅をもつクロック信号に変
換する変換手段と、昇圧電源電圧に対応した振幅をもつ
クロック信号を受ける容量素子とを含み、容量素子のポ
ンプ動作に基づきスイッチ手段のオン／オフを駆動する
駆動手段とを備える。
電圧を出力する電圧出力端子と、電源電圧に対応した振
幅をもつクロック信号に応答して、電圧出力端子に電圧
を供給する電圧供給手段と、電圧供給手段と電圧出力端
子との間に設けられるスイッチ手段と、電源電圧に対応
した振幅をもつクロック信号の振幅を電源電圧を昇圧し
た昇圧電源電圧に対応した振幅をもつクロック信号に変
換する変換手段と、昇圧電源電圧に対応した振幅をもつ
クロック信号を受ける容量素子とを含み、容量素子のポ
ンプ動作に基づきスイッチ手段のオン／オフを駆動する
駆動手段とを備える。
【００１３】請求項５に係る基板電圧発生回路は、請求
項４に係る基板電圧発生回路であって、スイッチ手段
は、第１のＰＭＯＳトランジスタを含み、容量素子は、
変換手段の出力ノードと第１のＰＭＯＳトランジスタの
ゲート電極との間に設けられ、駆動手段は、第１のＰＭ
ＯＳトランジスタのゲート電極と、接地電圧との間に接
続され、電源電圧に対応した振幅をもつクロック信号に
応答してオン／オフする第２のＰＭＯＳトランジスタを
さらに含む。
項４に係る基板電圧発生回路であって、スイッチ手段
は、第１のＰＭＯＳトランジスタを含み、容量素子は、
変換手段の出力ノードと第１のＰＭＯＳトランジスタの
ゲート電極との間に設けられ、駆動手段は、第１のＰＭ
ＯＳトランジスタのゲート電極と、接地電圧との間に接
続され、電源電圧に対応した振幅をもつクロック信号に
応答してオン／オフする第２のＰＭＯＳトランジスタを
さらに含む。
【００１４】請求項６に係る基板電圧発生回路は、請求
項５に係る基板電圧発生回路であって、昇圧電源電圧
は、電源電圧の２倍よりも小さい。
項５に係る基板電圧発生回路であって、昇圧電源電圧
は、電源電圧の２倍よりも小さい。
【００１５】請求項７に係る半導体集積回路装置であっ
て、クロック信号を発生するクロック発生手段と、基板
電圧を出力する電圧出力端子と、クロック信号に応答し
て、電圧出力端子に電圧を供給する電圧供給手段と、電
圧供給手段と電圧出力端子との間に設けられるスイッチ
手段と、昇圧ノードと、クロック信号に応答して昇圧ノ
ードの電圧を昇圧する第１の容量素子とを含み、昇圧ノ
ードの電圧を用いてスイッチ手段のオン／オフを駆動す
る駆動手段と、昇圧ノードの電圧のレベルを一定レベル
にクランプするクランプ手段とを備える。
て、クロック信号を発生するクロック発生手段と、基板
電圧を出力する電圧出力端子と、クロック信号に応答し
て、電圧出力端子に電圧を供給する電圧供給手段と、電
圧供給手段と電圧出力端子との間に設けられるスイッチ
手段と、昇圧ノードと、クロック信号に応答して昇圧ノ
ードの電圧を昇圧する第１の容量素子とを含み、昇圧ノ
ードの電圧を用いてスイッチ手段のオン／オフを駆動す
る駆動手段と、昇圧ノードの電圧のレベルを一定レベル
にクランプするクランプ手段とを備える。
【００１６】請求項８に係る半導体集積回路装置は、請
求項７に係る半導体集積回路装置であって、駆動手段
は、電源電圧と昇圧ノードとの間に設けられ、クロック
信号に応答してオン／オフする昇圧用トランジスタをさ
らに含み、クランプ手段は、昇圧ノードと電源電圧との
間にダイオード接続されるクランプ用トランジスタを含
む。
求項７に係る半導体集積回路装置であって、駆動手段
は、電源電圧と昇圧ノードとの間に設けられ、クロック
信号に応答してオン／オフする昇圧用トランジスタをさ
らに含み、クランプ手段は、昇圧ノードと電源電圧との
間にダイオード接続されるクランプ用トランジスタを含
む。
【００１７】請求項９に係る半導体集積回路装置は、請
求項８に係る半導体集積回路装置であって、スイッチ手
段は、第１のＰＭＯＳトランジスタを含み、駆動手段
は、昇圧ノードと一方の導通端子が接続され、クロック
信号に応答してオン／オフする第２のＰＭＯＳトランジ
スタと、第２のＰＭＯＳトランジスタの他方の導通端子
と、接地電圧との間に接続され、クロック信号に応答し
てオン／オフする第１のＮＭＯＳトランジスタと、第２
のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタ
との接続ノードと、第１のＰＭＯＳトランジスタのゲー
ト電極との間に接続される、第１の容量素子の容量より
大きい第２の容量素子と、第１のＰＭＯＳトランジスタ
のゲート電極と、接地電圧との間に接続され、クロック
信号に応答してオン／オフする第３のＰＭＯＳトランジ
スタとをさらに含む。
求項８に係る半導体集積回路装置であって、スイッチ手
段は、第１のＰＭＯＳトランジスタを含み、駆動手段
は、昇圧ノードと一方の導通端子が接続され、クロック
信号に応答してオン／オフする第２のＰＭＯＳトランジ
スタと、第２のＰＭＯＳトランジスタの他方の導通端子
と、接地電圧との間に接続され、クロック信号に応答し
てオン／オフする第１のＮＭＯＳトランジスタと、第２
のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタ
との接続ノードと、第１のＰＭＯＳトランジスタのゲー
ト電極との間に接続される、第１の容量素子の容量より
大きい第２の容量素子と、第１のＰＭＯＳトランジスタ
のゲート電極と、接地電圧との間に接続され、クロック
信号に応答してオン／オフする第３のＰＭＯＳトランジ
スタとをさらに含む。
【００１８】請求項１０に係る半導体集積回路装置は、
電源電圧に対応した振幅をもつクロック信号を発生する
クロック発生手段と、電源電圧を昇圧して昇圧電源電圧
を出力する昇圧電源発生手段と、基板電圧を出力する電
圧出力端子と、電源電圧に対応したクロック信号に応答
して、電圧出力端子に電圧を供給する電圧供給手段と、
電圧供給手段と電圧出力端子との間に設けられるスイッ
チ手段と、電源電圧に対応した振幅をもつクロック信号
を、昇圧電源電圧に対応した振幅をもつクロック信号に
変換する変換手段と、昇圧電源電圧に対応した振幅をも
つクロック信号を受ける容量素子とを含み、容量素子の
ポンプ動作に基づきスイッチ手段のオン／オフを駆動す
る駆動手段とを備える。
電源電圧に対応した振幅をもつクロック信号を発生する
クロック発生手段と、電源電圧を昇圧して昇圧電源電圧
を出力する昇圧電源発生手段と、基板電圧を出力する電
圧出力端子と、電源電圧に対応したクロック信号に応答
して、電圧出力端子に電圧を供給する電圧供給手段と、
電圧供給手段と電圧出力端子との間に設けられるスイッ
チ手段と、電源電圧に対応した振幅をもつクロック信号
を、昇圧電源電圧に対応した振幅をもつクロック信号に
変換する変換手段と、昇圧電源電圧に対応した振幅をも
つクロック信号を受ける容量素子とを含み、容量素子の
ポンプ動作に基づきスイッチ手段のオン／オフを駆動す
る駆動手段とを備える。
【００１９】請求項１１に係る半導体集積回路装置は、
請求項１０に係る半導体集積回路装置であって、スイッ
チ手段は、第１のＰＭＯＳトランジスタを含み、容量素
子は、変換手段の出力ノードと第１のＰＭＯＳトランジ
スタのゲート電極との間に設けられ、駆動手段は、第１
のＰＭＯＳトランジスタのゲート電極と、接地電圧との
間に接続され、クロック信号に応答してオン／オフする
第２のＰＭＯＳトランジスタをさらに含む。
請求項１０に係る半導体集積回路装置であって、スイッ
チ手段は、第１のＰＭＯＳトランジスタを含み、容量素
子は、変換手段の出力ノードと第１のＰＭＯＳトランジ
スタのゲート電極との間に設けられ、駆動手段は、第１
のＰＭＯＳトランジスタのゲート電極と、接地電圧との
間に接続され、クロック信号に応答してオン／オフする
第２のＰＭＯＳトランジスタをさらに含む。
【００２０】請求項１２に係る半導体集積回路装置は、
請求項１１に係る半導体集積回路装置であって、昇圧電
源電圧は、電源電圧の２倍よりも小さい。
請求項１１に係る半導体集積回路装置であって、昇圧電
源電圧は、電源電圧の２倍よりも小さい。
【００２１】請求項１３に係る半導体集積回路装置は、
請求項１１に係る半導体集積回路装置であって、クロッ
ク発生手段は、外部制御信号を受けて、内部動作を指定
する内部制御信号を発生するコマンドデコーダを含み、
クロック発生手段は、クロック信号として内部制御信号
を出力する。
請求項１１に係る半導体集積回路装置であって、クロッ
ク発生手段は、外部制御信号を受けて、内部動作を指定
する内部制御信号を発生するコマンドデコーダを含み、
クロック発生手段は、クロック信号として内部制御信号
を出力する。
【００２２】
【発明の実施の形態】［実施の形態１］本発明の実施の
形態１における半導体集積回路装置および基板電圧発生
回路について、図１を用いて説明する。図１は、本発明
の実施の形態１における半導体集積回路装置１０００の
主要部の構成を示すブロック図である。図１に示す半導
体集積回路装置１０００は、基板電圧発生回路１５０、
周辺回路２０およびデバイス基板３０を備える。基板電
圧発生回路１５０は、発振器１０およびチャージポンプ
回路１００を含む。
形態１における半導体集積回路装置および基板電圧発生
回路について、図１を用いて説明する。図１は、本発明
の実施の形態１における半導体集積回路装置１０００の
主要部の構成を示すブロック図である。図１に示す半導
体集積回路装置１０００は、基板電圧発生回路１５０、
周辺回路２０およびデバイス基板３０を備える。基板電
圧発生回路１５０は、発振器１０およびチャージポンプ
回路１００を含む。
【００２３】電源電圧ＶＣＣが投入されると、発振器１
０が動作し、クロック信号ＣＬＫＡが発生する。発振器
１０は、外部から入力される外部制御信号と無関係に発
振する。チャージポンプ回路１００は、発振器１０から
受けるクロック信号ＣＬＫＡに応答して基板電圧ＶＢＢ
を発生する。発生した基板電圧ＶＢＢは、周辺回路２０
およびデバイス基板３０に供給される。
０が動作し、クロック信号ＣＬＫＡが発生する。発振器
１０は、外部から入力される外部制御信号と無関係に発
振する。チャージポンプ回路１００は、発振器１０から
受けるクロック信号ＣＬＫＡに応答して基板電圧ＶＢＢ
を発生する。発生した基板電圧ＶＢＢは、周辺回路２０
およびデバイス基板３０に供給される。
【００２４】図１に示すチャージポンプ回路１００の具
体的構成について図２を用いて説明する。図２は、図１
に示すチャージポンプ回路１００の具体的構成の一例を
示す回路図である。図２を参照して、チャージポンプ回
路１００は、タイミング調整回路２、容量素子Ｃ１〜Ｃ
５、およびトランジスタＱ１〜Ｑ９を含む。
体的構成について図２を用いて説明する。図２は、図１
に示すチャージポンプ回路１００の具体的構成の一例を
示す回路図である。図２を参照して、チャージポンプ回
路１００は、タイミング調整回路２、容量素子Ｃ１〜Ｃ
５、およびトランジスタＱ１〜Ｑ９を含む。
【００２５】容量素子Ｃ１〜Ｃ５は、たとえばＭＯＳキ
ャパシタで構成する。トランジスタＱ３〜Ｑ７は、ＰＭ
ＯＳトランジスタであり、トランジスタＱ１、Ｑ２、Ｑ
８、Ｑ９は、ＮＭＯＳトランジスタである。
ャパシタで構成する。トランジスタＱ３〜Ｑ７は、ＰＭ
ＯＳトランジスタであり、トランジスタＱ１、Ｑ２、Ｑ
８、Ｑ９は、ＮＭＯＳトランジスタである。
【００２６】タイミング調整回路２は、クロック入力ノ
ードＩＮで受けるクロック信号ＣＬＫＡに応答して、容
量素子Ｃ１〜Ｃ５に所定のタイミングで電圧を供給す
る。タイミング調整回路２は、論理ゲート３および４、
ならびにインバータ５および６を含む。論理ゲート３の
出力ノードＮ１０、インバータ５の出力ノードＮ１１、
インバータ６の出力ノードＮ１２、および論理ゲート４
の出力ノードＮ１３からクロック信号が出力される。
ードＩＮで受けるクロック信号ＣＬＫＡに応答して、容
量素子Ｃ１〜Ｃ５に所定のタイミングで電圧を供給す
る。タイミング調整回路２は、論理ゲート３および４、
ならびにインバータ５および６を含む。論理ゲート３の
出力ノードＮ１０、インバータ５の出力ノードＮ１１、
インバータ６の出力ノードＮ１２、および論理ゲート４
の出力ノードＮ１３からクロック信号が出力される。
【００２７】容量素子Ｃ１は、ノードＮ１０とノードＮ
１との間に接続される。ノードＮ１には、ダイオード接
続されたトランジスタＱ１が接続される。ノードＮ１は
さらに、トランジスタＱ２のゲート電極と接続される。
１との間に接続される。ノードＮ１には、ダイオード接
続されたトランジスタＱ１が接続される。ノードＮ１は
さらに、トランジスタＱ２のゲート電極と接続される。
【００２８】容量素子Ｃ２は、ノードＮ１１とノードＮ
２（昇圧ノード）との間に接続される。トランジスタＱ
２は、電源電圧ＶＣＣとノードＮ２との間に接続され
る。クランプ回路であるトランジスタＱ９は、電源電圧
ＶＣＣとノードＮ２との間に接続され、そのゲート電極
はノードＮ２と接続される。トランジスタＱ９は、ノー
ドＮ２の電圧をクランプする。
２（昇圧ノード）との間に接続される。トランジスタＱ
２は、電源電圧ＶＣＣとノードＮ２との間に接続され
る。クランプ回路であるトランジスタＱ９は、電源電圧
ＶＣＣとノードＮ２との間に接続され、そのゲート電極
はノードＮ２と接続される。トランジスタＱ９は、ノー
ドＮ２の電圧をクランプする。
【００２９】ノードＮ２と接地電圧ＧＮＤとの間には、
トランジスタＱ７およびＱ８が直列に接続される。トラ
ンジスタＱ７およびＱ８のそれぞれのゲート電極は、ノ
ードＮ１０と接続される。
トランジスタＱ７およびＱ８が直列に接続される。トラ
ンジスタＱ７およびＱ８のそれぞれのゲート電極は、ノ
ードＮ１０と接続される。
【００３０】容量素子Ｃ４は、トランジスタＱ７とＱ８
との接続ノードＮ１５と、ノードＮ４との間に接続され
る。トランジスタＱ４は、ノードＮ４と接地電圧ＧＮＤ
との間に接続され、ゲート電極はノードＮ３と接続され
る。ノードＮ４はさらに、出力トランジスタＱ６のゲー
ト電極と接続される。
との接続ノードＮ１５と、ノードＮ４との間に接続され
る。トランジスタＱ４は、ノードＮ４と接地電圧ＧＮＤ
との間に接続され、ゲート電極はノードＮ３と接続され
る。ノードＮ４はさらに、出力トランジスタＱ６のゲー
ト電極と接続される。
【００３１】容量素子Ｃ５は、ノードＮ１２とノードＮ
５との間に接続される。トランジスタＱ６は、ノードＮ
５と基板電圧出力ノードＯＵＴとの間に接続される。ト
ランジスタＱ５は、ノードＮ５と接地電圧ＧＮＤとの間
に接続され、ゲート電極はノードＮ３と接続される。
５との間に接続される。トランジスタＱ６は、ノードＮ
５と基板電圧出力ノードＯＵＴとの間に接続される。ト
ランジスタＱ５は、ノードＮ５と接地電圧ＧＮＤとの間
に接続され、ゲート電極はノードＮ３と接続される。
【００３２】容量素子Ｃ３は、ノードＮ１３とノードＮ
３との間に接続される。トランジスタＱ３は、ノードＮ
３と接地電圧ＧＮＤとの間に接続され、ゲート電極はノ
ードＮ５と接続される。
３との間に接続される。トランジスタＱ３は、ノードＮ
３と接地電圧ＧＮＤとの間に接続され、ゲート電極はノ
ードＮ５と接続される。
【００３３】容量素子Ｃ１は、トランジスタＱ１により
クランプされたノードＮ１の電圧をたたき上げ、トラン
ジスタＱ２のゲート電圧を制御する。容量素子Ｃ２は、
トランジスタＱ２がオンすることによりノードＮ２に供
給された電圧を昇圧する。トランジスタＱ９は、ノード
Ｎ２の電圧をクランプする。
クランプされたノードＮ１の電圧をたたき上げ、トラン
ジスタＱ２のゲート電圧を制御する。容量素子Ｃ２は、
トランジスタＱ２がオンすることによりノードＮ２に供
給された電圧を昇圧する。トランジスタＱ９は、ノード
Ｎ２の電圧をクランプする。
【００３４】容量素子Ｃ３は、トランジスタＱ３により
接地電圧ＧＮＤにクランプされたノードＮ３の電圧を降
圧し、トランジスタＱ４およびＱ５のゲート電圧を制御
する。
接地電圧ＧＮＤにクランプされたノードＮ３の電圧を降
圧し、トランジスタＱ４およびＱ５のゲート電圧を制御
する。
【００３５】容量素子Ｃ４は、ノードＮ２の電圧レベル
に基づきポンプ動作を行なう。容量素子Ｃ２の容量は容
量素子Ｃ４の容量より大きい。容量素子Ｃ４は、トラン
ジスタＱ４により接地電圧ＧＮＤにクランプされたノー
ドＮ４の電圧を降圧し、出力トランジスタＱ６のゲート
電圧を制御する。
に基づきポンプ動作を行なう。容量素子Ｃ２の容量は容
量素子Ｃ４の容量より大きい。容量素子Ｃ４は、トラン
ジスタＱ４により接地電圧ＧＮＤにクランプされたノー
ドＮ４の電圧を降圧し、出力トランジスタＱ６のゲート
電圧を制御する。
【００３６】容量素子Ｃ５は、トランジスタＱ５により
接地電圧にクランプされたノードＮ５に電荷を供給す
る。この電荷が、トランジスタＱ６を介して基板に供給
される。
接地電圧にクランプされたノードＮ５に電荷を供給す
る。この電荷が、トランジスタＱ６を介して基板に供給
される。
【００３７】図３〜図５は、図２に示すチャージポンプ
回路１００の動作を説明するためのタイミングチャート
であり、図３は、タイミング調整回路２の出力を、図４
は、ポンプ動作開始直後の主要ノードの電圧を、図５
は、ポンプ動作が繰返された後の主要ノードの電圧をそ
れぞれ示す。以下、図２に示すチャージポンプ回路１０
０の動作を、図１〜図５を用いて説明する。
回路１００の動作を説明するためのタイミングチャート
であり、図３は、タイミング調整回路２の出力を、図４
は、ポンプ動作開始直後の主要ノードの電圧を、図５
は、ポンプ動作が繰返された後の主要ノードの電圧をそ
れぞれ示す。以下、図２に示すチャージポンプ回路１０
０の動作を、図１〜図５を用いて説明する。
【００３８】タイミング調整回路２は、チャージポンプ
効果を高めるため、ポンプ動作を行なうタイミングをコ
ントロールする。たとえば、基板からの電子の逆流を防
ぐため出力トランジスタＱ６のゲートがオンしている
間、ノードＮ５を負電圧にする。
効果を高めるため、ポンプ動作を行なうタイミングをコ
ントロールする。たとえば、基板からの電子の逆流を防
ぐため出力トランジスタＱ６のゲートがオンしている
間、ノードＮ５を負電圧にする。
【００３９】クロック入力ノードＩＮにクロック信号Ｃ
ＬＫＡが入力されると、ノードＮ１０およびノードＮ１
３からクロック信号ＣＬＫＡと同相の信号が、ノードＮ
１１およびノードＮ１２からクロック信号ＣＬＫＡと逆
相の信号がそれぞれ出力される。
ＬＫＡが入力されると、ノードＮ１０およびノードＮ１
３からクロック信号ＣＬＫＡと同相の信号が、ノードＮ
１１およびノードＮ１２からクロック信号ＣＬＫＡと逆
相の信号がそれぞれ出力される。
【００４０】クロック信号ＣＬＫＡにより、チャージポ
ンプ動作が開始されると、ノードＮ２に電荷が供給さ
れ、ノードＮ１５の電圧の振幅が徐々に大きくなる。
ンプ動作が開始されると、ノードＮ２に電荷が供給さ
れ、ノードＮ１５の電圧の振幅が徐々に大きくなる。
【００４１】トランジスタＱ７がオン状態であり、かつ
トランジスタＱ８がオフ状態にあるとき、ノードＮ２の
電圧が容量素子Ｃ４にかかる。このときノードＮ４は、
トランジスタＱ４により接地電圧ＧＮＤにクランプされ
ている。トランジスタＱ７がオフ状態であり、かつトラ
ンジスタＱ８がオン状態になると、容量素子Ｃ４にかか
る電圧は接地電圧レベルＧＮＤに下がるため、ノードＮ
４の電圧が下がる。
トランジスタＱ８がオフ状態にあるとき、ノードＮ２の
電圧が容量素子Ｃ４にかかる。このときノードＮ４は、
トランジスタＱ４により接地電圧ＧＮＤにクランプされ
ている。トランジスタＱ７がオフ状態であり、かつトラ
ンジスタＱ８がオン状態になると、容量素子Ｃ４にかか
る電圧は接地電圧レベルＧＮＤに下がるため、ノードＮ
４の電圧が下がる。
【００４２】チャージポンプ動作が繰返された後、クロ
ック信号ＣＬＫＡが接地電圧レベルＧＮＤから電源電圧
レベルＶＣＣに切替わると、ノードＮ１の電圧は、（Ｖ
ＣＣ−Ｖｔｈｑ１）から（２ＶＣＣ−Ｖｔｈｑ１）に切
替わる（Ｖｔｈｑ１は、トランジスタＱ１のしきい値電
圧を表わす）。ノードＮ１の電圧が（２ＶＣＣ−Ｖｔｈ
ｑ１）になるとトランジスタＱ２がオンすることによ
り、ノードＮ２の電圧は電源電圧レベルＶＣＣとなる。
ック信号ＣＬＫＡが接地電圧レベルＧＮＤから電源電圧
レベルＶＣＣに切替わると、ノードＮ１の電圧は、（Ｖ
ＣＣ−Ｖｔｈｑ１）から（２ＶＣＣ−Ｖｔｈｑ１）に切
替わる（Ｖｔｈｑ１は、トランジスタＱ１のしきい値電
圧を表わす）。ノードＮ１の電圧が（２ＶＣＣ−Ｖｔｈ
ｑ１）になるとトランジスタＱ２がオンすることによ
り、ノードＮ２の電圧は電源電圧レベルＶＣＣとなる。
【００４３】次に、クロック信号ＣＬＫＡが接地電圧レ
ベルＧＮＤに立下がると、ノードＮ１は、（ＶＣＣ−Ｖ
ｔｈｑ１）に切替わり、トランジスタＱ２はオフする。
ノードＮ２の電圧は、電源電圧レベルＶＣＣから２ＶＣ
Ｃに立上がろうとする。しかし、トランジスタＱ９のし
きい値をＶｔｈｑ９とすると、ノードＮ２の電圧は、ト
ランジスタＱ９により、（ＶＣＣ＋Ｖｔｈｑ９）にクラ
ンプされる。これにより、ノードＮ４の電圧は、（−Ｖ
ＣＣ−Ｖｔｈｑ９）から接地電圧レベルＧＮＤになる。
ベルＧＮＤに立下がると、ノードＮ１は、（ＶＣＣ−Ｖ
ｔｈｑ１）に切替わり、トランジスタＱ２はオフする。
ノードＮ２の電圧は、電源電圧レベルＶＣＣから２ＶＣ
Ｃに立上がろうとする。しかし、トランジスタＱ９のし
きい値をＶｔｈｑ９とすると、ノードＮ２の電圧は、ト
ランジスタＱ９により、（ＶＣＣ＋Ｖｔｈｑ９）にクラ
ンプされる。これにより、ノードＮ４の電圧は、（−Ｖ
ＣＣ−Ｖｔｈｑ９）から接地電圧レベルＧＮＤになる。
【００４４】なお、ノードＮ４の電圧が（−ＶＣＣ−Ｖ
ｔｈｑ９）のとき、ノードＮ５の電圧は（−ＶＣＣ）と
なっている。したがって、出力トランジスタＱ６のゲー
ト電極にノードＮ４の電圧（−ＶＣＣ−Ｖｔｈｑ９）が
かかると、ノードＮ５の電荷が基板電圧出力ノードＯＵ
Ｔに供給されることになる。
ｔｈｑ９）のとき、ノードＮ５の電圧は（−ＶＣＣ）と
なっている。したがって、出力トランジスタＱ６のゲー
ト電極にノードＮ４の電圧（−ＶＣＣ−Ｖｔｈｑ９）が
かかると、ノードＮ５の電荷が基板電圧出力ノードＯＵ
Ｔに供給されることになる。
【００４５】クロック信号ＣＬＫＡの印加を繰返すこと
によって電荷の供給が行なわれる。基板電圧出力ノード
ＯＵＴの電圧（基板電圧ＶＢＢ）が、（−ＶＣＣ）にな
ると電荷の供給が停止する。なお、トランジスタＱ６の
しきい値Ｖｔｈｑ６は、Ｖｔｈｑ６≦Ｖｔｈｑ９であ
る。
によって電荷の供給が行なわれる。基板電圧出力ノード
ＯＵＴの電圧（基板電圧ＶＢＢ）が、（−ＶＣＣ）にな
ると電荷の供給が停止する。なお、トランジスタＱ６の
しきい値Ｖｔｈｑ６は、Ｖｔｈｑ６≦Ｖｔｈｑ９であ
る。
【００４６】出力トランジスタＱ６のゲート電圧（ノー
ドＮ４の電圧）が、ノードＮ５と基板（ＶＢＢ）とに対
して十分負の値になるため、基板電圧ＶＢＢは、トラン
ジスタＱ６のしきい値の影響を受けずノードＮ５の電圧
とほぼ同一のレベルとなる。すなわち、チャージポンプ
回路１００を用いることにより、低電圧動作でも所望の
基板電圧ＶＢＢを得ることができる。
ドＮ４の電圧）が、ノードＮ５と基板（ＶＢＢ）とに対
して十分負の値になるため、基板電圧ＶＢＢは、トラン
ジスタＱ６のしきい値の影響を受けずノードＮ５の電圧
とほぼ同一のレベルとなる。すなわち、チャージポンプ
回路１００を用いることにより、低電圧動作でも所望の
基板電圧ＶＢＢを得ることができる。
【００４７】なお、トランジスタＱ６のしきい値Ｖｔｈ
ｑ６が、Ｖｔｈｑ６＞Ｖｔｈｑ９である場合には、基板
電圧ＶＢＢが（−ＶＣＣ−Ｖｔｈｑ９＋Ｖｔｈｑ６）≒
−ＶＣＣになると電荷の供給が停止する。
ｑ６が、Ｖｔｈｑ６＞Ｖｔｈｑ９である場合には、基板
電圧ＶＢＢが（−ＶＣＣ−Ｖｔｈｑ９＋Ｖｔｈｑ６）≒
−ＶＣＣになると電荷の供給が停止する。
【００４８】ここで、クランプ回路（トランジスタＱ
９）を用いない回路と、本回路とを比較してみる。図６
は、チャージポンプ回路１００におけるクランプ回路の
効果を説明するための図である。図６に示す回路（チャ
ージポンプ回路９００と称す）は、タイミング調整回路
２、ＭＯＳ容量素子Ｃ１〜Ｃ５、およびトランジスタＱ
１〜Ｑ８を含む。これらの接続関係については、図２で
説明したとおりである。
９）を用いない回路と、本回路とを比較してみる。図６
は、チャージポンプ回路１００におけるクランプ回路の
効果を説明するための図である。図６に示す回路（チャ
ージポンプ回路９００と称す）は、タイミング調整回路
２、ＭＯＳ容量素子Ｃ１〜Ｃ５、およびトランジスタＱ
１〜Ｑ８を含む。これらの接続関係については、図２で
説明したとおりである。
【００４９】チャージポンプ回路９００にクロック信号
ＣＬＫＡが印加されると、基板に徐々に電子が供給され
る。この場合、クロック信号ＣＬＫＡが接地電圧レベル
ＧＮＤに立下がると、ノードＮ２の電圧は、電源電圧レ
ベルＶＣＣから２ＶＣＣになる。ポンプ動作が繰返さ
れ、最終的にクロック信号ＣＬＫＡが接地電圧レベルＧ
ＮＤから電源電圧レベルＶＣＣからに切替わると、ノー
ドＮ１の電圧は、（ＶＣＣ−Ｖｔｈｑ１）から（２ＶＣ
Ｃ−Ｖｔｈｑ１）になる。また、ノードＮ２の電圧は、
２ＶＣＣから電源電圧レベルＶＣＣに、ノードＮ３の電
圧は、（−ＶＣＣ）から接地電圧レベルＧＮＤに、ノー
ドＮ４の電圧は、接地電圧レベルＧＮＤから（−２ＶＣ
Ｃ）に、そしてノードＮ５の電圧は、接地電圧レベルＧ
ＮＤから（−ＶＣＣ）にそれぞれ切替わる。なお、基板
電圧出力ノードＯＵＴが（−ＶＣＣ）になると、電子の
供給が停止する。
ＣＬＫＡが印加されると、基板に徐々に電子が供給され
る。この場合、クロック信号ＣＬＫＡが接地電圧レベル
ＧＮＤに立下がると、ノードＮ２の電圧は、電源電圧レ
ベルＶＣＣから２ＶＣＣになる。ポンプ動作が繰返さ
れ、最終的にクロック信号ＣＬＫＡが接地電圧レベルＧ
ＮＤから電源電圧レベルＶＣＣからに切替わると、ノー
ドＮ１の電圧は、（ＶＣＣ−Ｖｔｈｑ１）から（２ＶＣ
Ｃ−Ｖｔｈｑ１）になる。また、ノードＮ２の電圧は、
２ＶＣＣから電源電圧レベルＶＣＣに、ノードＮ３の電
圧は、（−ＶＣＣ）から接地電圧レベルＧＮＤに、ノー
ドＮ４の電圧は、接地電圧レベルＧＮＤから（−２ＶＣ
Ｃ）に、そしてノードＮ５の電圧は、接地電圧レベルＧ
ＮＤから（−ＶＣＣ）にそれぞれ切替わる。なお、基板
電圧出力ノードＯＵＴが（−ＶＣＣ）になると、電子の
供給が停止する。
【００５０】チャージポンプ路９００では、ノードＮ２
の電圧は、２ＶＣＣから電源電圧レベルＶＣＣに切替わ
る。これにより、ノードＮ４の電圧は、接地電圧ＧＮＤ
から（−２ＶＣＣ）に切替わる。
の電圧は、２ＶＣＣから電源電圧レベルＶＣＣに切替わ
る。これにより、ノードＮ４の電圧は、接地電圧ＧＮＤ
から（−２ＶＣＣ）に切替わる。
【００５１】これらに対し、上述したように、本発明の
実施の形態１におけるチャージポンプ回路１００では、
ノードＮ２の電圧は、（ＶＣＣ＋Ｖｔｈｑ９）から電源
電圧レベルＶＣＣに切替わる。これにより、ノードＮ４
の電圧は、接地電圧レベルＧＮＤから（−ＶＣＣ−Ｖｔ
ｈｑ９）に切替わる。すなわち、ノードＮ２、Ｎ１５お
よびＮ４の電圧の振幅は、チャージポンプ回路９００よ
りも小さくなる。
実施の形態１におけるチャージポンプ回路１００では、
ノードＮ２の電圧は、（ＶＣＣ＋Ｖｔｈｑ９）から電源
電圧レベルＶＣＣに切替わる。これにより、ノードＮ４
の電圧は、接地電圧レベルＧＮＤから（−ＶＣＣ−Ｖｔ
ｈｑ９）に切替わる。すなわち、ノードＮ２、Ｎ１５お
よびＮ４の電圧の振幅は、チャージポンプ回路９００よ
りも小さくなる。
【００５２】図６に示すチャージポンプ回路９００は、
出力トランジスタＱ６のゲート電圧を（−２ＶＣＣ）に
まで下げることにより、駆動力を高める。この場合、最
大電界強度は、２ＶＣＣ／ｔｏｘである。たとえば電源
電圧ＶＣＣを２．５Ｖとし、ゲート酸化膜厚ｔｏｘを６
０Åにすると、トランジスタＱ４、Ｑ７および容量素子
Ｃ４には２ＶＣＣの電圧がかかる。このときの電界強度
を算出すると、式（１）の値になる。
出力トランジスタＱ６のゲート電圧を（−２ＶＣＣ）に
まで下げることにより、駆動力を高める。この場合、最
大電界強度は、２ＶＣＣ／ｔｏｘである。たとえば電源
電圧ＶＣＣを２．５Ｖとし、ゲート酸化膜厚ｔｏｘを６
０Åにすると、トランジスタＱ４、Ｑ７および容量素子
Ｃ４には２ＶＣＣの電圧がかかる。このときの電界強度
を算出すると、式（１）の値になる。
【００５３】 ２ＶＣＣ÷ｔｏｘ＝２×２．５Ｖ÷６０Å≒８ＭＶ／ｃｍ …（１） ところで、トランジスタのチャネルにかかる電界強度が
６ＭＶ／ｃｍに達すると、チャネルを走るキャリアのエ
ネルギーが極めて高くなり、ホットキャリアとなる。す
なわち、式（１）により、チャージポンプ回路９００の
回路構成では、ホットキャリアが発生し、信頼性の点で
問題が生じる。
６ＭＶ／ｃｍに達すると、チャネルを走るキャリアのエ
ネルギーが極めて高くなり、ホットキャリアとなる。す
なわち、式（１）により、チャージポンプ回路９００の
回路構成では、ホットキャリアが発生し、信頼性の点で
問題が生じる。
【００５４】一方、本発明の実施の形態１のチャージポ
ンプ回路１００における最大電界は、（ＶＣＣ＋Ｖｔｈ
ｑ９）／ｔｏｘとなる。したがって、高電圧に昇圧され
るノードにクランプトランジスタ（トランジスタＱ９）
を接続することにより、最大電界強度を抑えることが可
能となる。
ンプ回路１００における最大電界は、（ＶＣＣ＋Ｖｔｈ
ｑ９）／ｔｏｘとなる。したがって、高電圧に昇圧され
るノードにクランプトランジスタ（トランジスタＱ９）
を接続することにより、最大電界強度を抑えることが可
能となる。
【００５５】この結果、ゲート酸化膜厚が薄いトランジ
スタを使用した場合であっても、ホットキャリアの発生
を防ぎ、デバイスの信頼性を向上することができる。な
お、本回路において基板電圧出力ノードＯＵＴに電荷を
供給する際、出力トランジスタＱ６のゲート電極はノー
ドＮ５の電圧よりも低い負の電圧となっているため、ト
ランジスタＱ６のしきい値による損失は少ない。
スタを使用した場合であっても、ホットキャリアの発生
を防ぎ、デバイスの信頼性を向上することができる。な
お、本回路において基板電圧出力ノードＯＵＴに電荷を
供給する際、出力トランジスタＱ６のゲート電極はノー
ドＮ５の電圧よりも低い負の電圧となっているため、ト
ランジスタＱ６のしきい値による損失は少ない。
【００５６】［実施の形態２］本発明の実施の形態２に
おける半導体集積回路装置および基板電圧発生回路につ
いて、図７を用いて説明する。図７は、本発明の実施の
形態２におけるチャージポンプ回路２００の具体的構成
の一例を示す図である。実施の形態２における半導体集
積回路装置は、図１に示すチャージポンプ回路１００に
代わり、図７に示すチャージポンプ回路２００を含む。
おける半導体集積回路装置および基板電圧発生回路につ
いて、図７を用いて説明する。図７は、本発明の実施の
形態２におけるチャージポンプ回路２００の具体的構成
の一例を示す図である。実施の形態２における半導体集
積回路装置は、図１に示すチャージポンプ回路１００に
代わり、図７に示すチャージポンプ回路２００を含む。
【００５７】図７に示すチャージポンプ回路２００が、
チャージポンプ回路１００と異なる点は、容量素子Ｃ２
に代わってＣ１２を、容量素子Ｃ４に代わって容量素子
Ｃ１を用いることにある。
チャージポンプ回路１００と異なる点は、容量素子Ｃ２
に代わってＣ１２を、容量素子Ｃ４に代わって容量素子
Ｃ１を用いることにある。
【００５８】チャージポンプ回路１００では、ノードＮ
２の電圧を昇圧するため、容量素子Ｃ２の容量を容量素
子Ｃ４の容量より十分大きく設定している。
２の電圧を昇圧するため、容量素子Ｃ２の容量を容量素
子Ｃ４の容量より十分大きく設定している。
【００５９】これに対し、本発明の実施の形態２におけ
るチャージポンプ回路２００では、出力トランジスタＱ
６のゲート電圧を制御するために設けられた容量素子の
容量を調節する。より具体的には、容量素子Ｃ１４に対
する容量素子Ｃ１２の容量比ｍを下げる。これにより、
ノードＮ２の昇圧の幅を低く抑える。なお、容量素子Ｃ
３、Ｃ４、およびＣ５のポンプ動作のタイミングは、タ
イミング調整回路２で制御する。
るチャージポンプ回路２００では、出力トランジスタＱ
６のゲート電圧を制御するために設けられた容量素子の
容量を調節する。より具体的には、容量素子Ｃ１４に対
する容量素子Ｃ１２の容量比ｍを下げる。これにより、
ノードＮ２の昇圧の幅を低く抑える。なお、容量素子Ｃ
３、Ｃ４、およびＣ５のポンプ動作のタイミングは、タ
イミング調整回路２で制御する。
【００６０】ここで、本発明の実施の形態２におけるチ
ャージポンプ回路２００の動作について説明する。印加
されたクロック信号ＣＬＫＡが電源電圧レベルＶＣＣに
なるとトランジスタＱ２がオンするため、ノードＮ２の
電圧は電源電圧レベルＶＣＣになる。このとき、トラン
ジスタＱ８がオンし、容量素子Ｃ１４に接地電圧ＧＮＤ
がかかる。
ャージポンプ回路２００の動作について説明する。印加
されたクロック信号ＣＬＫＡが電源電圧レベルＶＣＣに
なるとトランジスタＱ２がオンするため、ノードＮ２の
電圧は電源電圧レベルＶＣＣになる。このとき、トラン
ジスタＱ８がオンし、容量素子Ｃ１４に接地電圧ＧＮＤ
がかかる。
【００６１】クロック信号ＣＬＫＡが電源電圧レベルＶ
ＣＣから接地電圧レベルＧＮＤに切替わると、トランジ
スタＱ７およびＱ４がオンした後に、ノードＮ２は容量
素子Ｃ１２より昇圧される。ノードＮ４は、容量素子Ｃ
１４により降圧される。
ＣＣから接地電圧レベルＧＮＤに切替わると、トランジ
スタＱ７およびＱ４がオンした後に、ノードＮ２は容量
素子Ｃ１２より昇圧される。ノードＮ４は、容量素子Ｃ
１４により降圧される。
【００６２】トランジスタＱ７およびＱ４がオンした状
態でのノードＮ２の電荷量は、式（２）で表わされる。
なお、式（２）において、記号Ｃは、容量素子Ｃ１４の
容量を、記号ｍは、容量素子Ｃ１４に対する容量素子Ｃ
１２の容量比をそれぞれ表わしている。
態でのノードＮ２の電荷量は、式（２）で表わされる。
なお、式（２）において、記号Ｃは、容量素子Ｃ１４の
容量を、記号ｍは、容量素子Ｃ１４に対する容量素子Ｃ
１２の容量比をそれぞれ表わしている。
【００６３】 （ｍ×Ｃ）×ＶＣＣ＋Ｃ×ＶＣＣ …（２） 容量素子Ｃ１２より昇圧された状態でのノードＮ２の電
荷量は、式（３）で表わされる。なお、式（３）におい
て、記号Ｖ２は、ノードＮ２の昇圧後の電圧を表わして
いる。
荷量は、式（３）で表わされる。なお、式（３）におい
て、記号Ｖ２は、ノードＮ２の昇圧後の電圧を表わして
いる。
【００６４】 （ｍ×Ｃ）×（Ｖ２−ＶＣＣ）＋Ｃ×Ｖ２ …（３） 昇圧された前後で電荷量は保存されるため、式（２）と
式（３）とは等しくなる。したがって、式（２）および
（３）により、ノードＮ２の昇圧後の電圧Ｖ２を求める
と、電圧Ｖ２は式（４）で表わされることになる。
式（３）とは等しくなる。したがって、式（２）および
（３）により、ノードＮ２の昇圧後の電圧Ｖ２を求める
と、電圧Ｖ２は式（４）で表わされることになる。
【００６５】 Ｖ２＝（２ｍ＋１）ＶＣＣ／（ｍ＋１） …（４） ｍ＞１（容量素子Ｃ１２の容量が、容量素子Ｃ１４の容
量よりも十分に大きい）の場合は、ノードＮ２の昇圧後
の電圧Ｖ２は、Ｖ２≒２ＶＣＣとなる。
量よりも十分に大きい）の場合は、ノードＮ２の昇圧後
の電圧Ｖ２は、Ｖ２≒２ＶＣＣとなる。
【００６６】ｍ＝１（容量素子Ｃ１２の容量とＣ１４の
容量とが等しい）の場合は、ノードＮ２の昇圧後の電圧
Ｖ２は、１．５ＶＣＣとなる。このとき、ノードＮ４の
電圧は、接地電圧ＧＮＤまたは（−１．５ＶＣＣ）とな
る。
容量とが等しい）の場合は、ノードＮ２の昇圧後の電圧
Ｖ２は、１．５ＶＣＣとなる。このとき、ノードＮ４の
電圧は、接地電圧ＧＮＤまたは（−１．５ＶＣＣ）とな
る。
【００６７】ｍ＜１とすると、ノードＮ２の昇圧後の電
圧Ｖ２は、Ｖ２＜１．５ＶＣＣとなる。すなわち、容量
比ｍを小さくすることにより、ノードＮ２の電圧の振幅
を抑えることができる。
圧Ｖ２は、Ｖ２＜１．５ＶＣＣとなる。すなわち、容量
比ｍを小さくすることにより、ノードＮ２の電圧の振幅
を抑えることができる。
【００６８】このように構成することにより、チャージ
ポンプ回路内のトランジスタ（具体的には、トランジス
タＱ４、Ｑ７、ＭＯＳ容量素子Ｃ１４）にかかる電界が
低減される（高電界がかかるのを防ぐことができる）た
め、ゲート酸化膜厚ｔｏｘが薄くなった場合において
も、動作上の信頼性を確保することができる。
ポンプ回路内のトランジスタ（具体的には、トランジス
タＱ４、Ｑ７、ＭＯＳ容量素子Ｃ１４）にかかる電界が
低減される（高電界がかかるのを防ぐことができる）た
め、ゲート酸化膜厚ｔｏｘが薄くなった場合において
も、動作上の信頼性を確保することができる。
【００６９】［実施の形態３］本発明の実施の形態３に
おける半導体集積回路装置および基板電圧発生回路につ
いて説明する。図８は、本発明の実施の形態３における
半導体集積回路装置３００の主要部の構成を示すブロッ
ク図である。図８に示す半導体集積回路装置３００は、
昇圧電源電圧発生回路４０、基板電圧発生回路３５０、
周辺回路２０およびデバイス基板３０を含む。
おける半導体集積回路装置および基板電圧発生回路につ
いて説明する。図８は、本発明の実施の形態３における
半導体集積回路装置３００の主要部の構成を示すブロッ
ク図である。図８に示す半導体集積回路装置３００は、
昇圧電源電圧発生回路４０、基板電圧発生回路３５０、
周辺回路２０およびデバイス基板３０を含む。
【００７０】昇圧電源電圧発生回路４０は、電源電圧Ｖ
ＣＣを昇圧して昇圧電源電圧ＶＰＰを発生する。昇圧電
源電圧ＶＰＰは、たとえば、図示しないワード線や周辺
回路などに供給される。基板電圧発生回路３５０は、発
振器１０およびチャージポンプ回路３００を含む。チャ
ージポンプ回路３００は、昇圧電源電圧発生回路４０か
ら出力される昇圧電源電圧ＶＰＰを用いて、基板電圧Ｖ
ＢＢを出力する。基板電圧発生回路３５０から出力され
る基板電圧ＶＢＢは、周辺回路２０やデバイス基板３０
に供給される。なお、２ＶＣＣ＞ＶＰＰである。
ＣＣを昇圧して昇圧電源電圧ＶＰＰを発生する。昇圧電
源電圧ＶＰＰは、たとえば、図示しないワード線や周辺
回路などに供給される。基板電圧発生回路３５０は、発
振器１０およびチャージポンプ回路３００を含む。チャ
ージポンプ回路３００は、昇圧電源電圧発生回路４０か
ら出力される昇圧電源電圧ＶＰＰを用いて、基板電圧Ｖ
ＢＢを出力する。基板電圧発生回路３５０から出力され
る基板電圧ＶＢＢは、周辺回路２０やデバイス基板３０
に供給される。なお、２ＶＣＣ＞ＶＰＰである。
【００７１】次に、図８に示すチャージポンプ回路３０
０の構成について図９を用いて説明する。図９は、図８
に示すチャージポンプ回路３００の具体的構成の一例を
示す図である。図９を参照して、チャージポンプ回路３
００は、タイミング調整回路２、容量素子Ｃ３〜Ｃ５、
トランジスタＱ３〜Ｑ６、およびＶＣＣ／ＶＰＰレベル
変換回路５０を含む。
０の構成について図９を用いて説明する。図９は、図８
に示すチャージポンプ回路３００の具体的構成の一例を
示す図である。図９を参照して、チャージポンプ回路３
００は、タイミング調整回路２、容量素子Ｃ３〜Ｃ５、
トランジスタＱ３〜Ｑ６、およびＶＣＣ／ＶＰＰレベル
変換回路５０を含む。
【００７２】図９に示すチャージポンプ回路３００が、
チャージポンプ回路１００と異なる点は、トランジスタ
Ｑ１、Ｑ２、Ｑ７およびＱ８、ならびに容量素子Ｃ１お
よびＣ２にかわって、ＶＣＣ／ＶＰＰレベル変換回路５
０を設けることにある。
チャージポンプ回路１００と異なる点は、トランジスタ
Ｑ１、Ｑ２、Ｑ７およびＱ８、ならびに容量素子Ｃ１お
よびＣ２にかわって、ＶＣＣ／ＶＰＰレベル変換回路５
０を設けることにある。
【００７３】ＶＣＣ／ＶＰＰレベル変換回路５０は、振
幅ＶＣＣのクロック信号ＣＬＫ１（インバータ５の出
力）を振幅ＶＰＰのクロック信号ＣＬＫ２に変換する。
チャージポンプ回路３００では、ＶＣＣ／ＶＰＰレベル
変換回路５０で発生する振幅ＶＰＰのクロック信号ＣＬ
Ｋ２を容量素子Ｃ４に供給する。
幅ＶＣＣのクロック信号ＣＬＫ１（インバータ５の出
力）を振幅ＶＰＰのクロック信号ＣＬＫ２に変換する。
チャージポンプ回路３００では、ＶＣＣ／ＶＰＰレベル
変換回路５０で発生する振幅ＶＰＰのクロック信号ＣＬ
Ｋ２を容量素子Ｃ４に供給する。
【００７４】ここで、ＶＣＣ／ＶＰＰレベル変換回路５
０の具体的構成について、図１０を用いて説明する。図
１０は、図９に示すＶＣＣ／ＶＰＰレベル変換回路５０
の具体的構成を示す図である。ＶＣＣ／ＶＰＰレベル変
換回路５０は、ＰＭＯＳトランジスタＴ１およびＴ２、
ＮＭＯＳトランジスタＴ３およびＴ４、ならびにインバ
ータ１２を含む。
０の具体的構成について、図１０を用いて説明する。図
１０は、図９に示すＶＣＣ／ＶＰＰレベル変換回路５０
の具体的構成を示す図である。ＶＣＣ／ＶＰＰレベル変
換回路５０は、ＰＭＯＳトランジスタＴ１およびＴ２、
ＮＭＯＳトランジスタＴ３およびＴ４、ならびにインバ
ータ１２を含む。
【００７５】トランジスタＴ１およびＴ３は、昇圧電源
電圧ＶＰＰと接地電圧ＧＮＤとの間に直列に接続され
る。トランジスタＴ２およびＴ４は、昇圧電源電圧ＶＰ
Ｐと接地電圧ＧＮＤとの間に直列に接続される。トラン
ジスタＴ１のゲート電極は、トランジスタＴ２とＴ４と
の接続ノードに接続される。トランジスタＴ２のゲート
電極は、トランジスタＴ１とＴ３との接続ノードに接続
される。
電圧ＶＰＰと接地電圧ＧＮＤとの間に直列に接続され
る。トランジスタＴ２およびＴ４は、昇圧電源電圧ＶＰ
Ｐと接地電圧ＧＮＤとの間に直列に接続される。トラン
ジスタＴ１のゲート電極は、トランジスタＴ２とＴ４と
の接続ノードに接続される。トランジスタＴ２のゲート
電極は、トランジスタＴ１とＴ３との接続ノードに接続
される。
【００７６】インバータ１２は、入力されるクロック信
号ＣＬＫ１を反転する。トランジスタＴ３のゲート電極
は、クロック信号ＣＬＫ１を受ける。トランジスタＴ４
のゲート電極は、インバータ１２の出力を受ける。トラ
ンジスタＴ２とＴ４との接続ノードから、クロック信号
ＣＬＫ２が出力される。
号ＣＬＫ１を反転する。トランジスタＴ３のゲート電極
は、クロック信号ＣＬＫ１を受ける。トランジスタＴ４
のゲート電極は、インバータ１２の出力を受ける。トラ
ンジスタＴ２とＴ４との接続ノードから、クロック信号
ＣＬＫ２が出力される。
【００７７】クロック信号ＣＬＫ１が接地電圧レベルＧ
ＮＤの場合、トランジスタＴ４およびＴ１がオン状態、
トランジスタＴ３およびＴ２はオフ状態となり、クロッ
ク信号ＣＬＫ２は接地電圧レベルＧＮＤになる。クロッ
ク信号ＣＬＫ１が電源電圧レベルＶＣＣの場合、トラン
ジスタＴ２およびＴ３がオン状態、トランジスタＴ１お
よびＴ４がオフ状態となり、クロック信号ＣＬＫ２は昇
圧電源電圧レベルＶＰＰになる。
ＮＤの場合、トランジスタＴ４およびＴ１がオン状態、
トランジスタＴ３およびＴ２はオフ状態となり、クロッ
ク信号ＣＬＫ２は接地電圧レベルＧＮＤになる。クロッ
ク信号ＣＬＫ１が電源電圧レベルＶＣＣの場合、トラン
ジスタＴ２およびＴ３がオン状態、トランジスタＴ１お
よびＴ４がオフ状態となり、クロック信号ＣＬＫ２は昇
圧電源電圧レベルＶＰＰになる。
【００７８】これにより、振幅ＶＰＰのクロック信号Ｃ
ＬＫ２で容量素子Ｃ４をポンプ動作させることが可能と
なる。容量素子Ｃ４に昇圧電源電圧ＶＰＰがかかり、か
つトランジスタＱ４がオンすると、ノードＮ４は接地電
圧ＧＮＤにクランプされる。
ＬＫ２で容量素子Ｃ４をポンプ動作させることが可能と
なる。容量素子Ｃ４に昇圧電源電圧ＶＰＰがかかり、か
つトランジスタＱ４がオンすると、ノードＮ４は接地電
圧ＧＮＤにクランプされる。
【００７９】次に、トランジスタＱ４がオフし、かつ容
量素子Ｃ４に接地電圧ＧＮＤがかかると、ノードＮ４の
電圧は（−ＶＰＰ）になる。出力トランジスタＱ６のゲ
ート電圧が十分に負の値（−ＶＰＰ）となるため、ノー
ドＮ５の電位を基板電圧出力ノードＯＵＴに伝えること
ができる。
量素子Ｃ４に接地電圧ＧＮＤがかかると、ノードＮ４の
電圧は（−ＶＰＰ）になる。出力トランジスタＱ６のゲ
ート電圧が十分に負の値（−ＶＰＰ）となるため、ノー
ドＮ５の電位を基板電圧出力ノードＯＵＴに伝えること
ができる。
【００８０】たとえば、容量素子を用いて電源電圧ＶＣ
Ｃを昇圧した場合（たとえば、図６に示すチャージポン
プ回路９００）、外部電源電圧レベルが変動し電源電圧
ＶＣＣが高くなると、昇圧されるレベルがより高くなっ
てしまう場合がある。
Ｃを昇圧した場合（たとえば、図６に示すチャージポン
プ回路９００）、外部電源電圧レベルが変動し電源電圧
ＶＣＣが高くなると、昇圧されるレベルがより高くなっ
てしまう場合がある。
【００８１】これに対し、本発明の実施の形態３におけ
るチャージポンプ回路３００では電源電圧ＶＣＣの昇圧
を行わないため、昇圧レベルは、電源電圧の変動による
影響を受けない。このため、電源電圧ＶＣＣが変動して
も昇圧レベルは一定（ＶＰＰ）であり、高電界がトラン
ジスタにかかることがない。
るチャージポンプ回路３００では電源電圧ＶＣＣの昇圧
を行わないため、昇圧レベルは、電源電圧の変動による
影響を受けない。このため、電源電圧ＶＣＣが変動して
も昇圧レベルは一定（ＶＰＰ）であり、高電界がトラン
ジスタにかかることがない。
【００８２】なお、チャージポンプ回路３００における
最大電界は（ＶＰＰ／ｔｏｘ）であり、チャージポンプ
回路９００での最大電界（２ＶＣＣ／ｔｏｘ）に比べて
低くすることができる。このため、ゲート酸化膜厚ｔｏ
ｘが薄いトランジスタを使用した場合であっても、ホッ
トキャリアの発生を抑制し、信頼性を確保することが可
能となる。
最大電界は（ＶＰＰ／ｔｏｘ）であり、チャージポンプ
回路９００での最大電界（２ＶＣＣ／ｔｏｘ）に比べて
低くすることができる。このため、ゲート酸化膜厚ｔｏ
ｘが薄いトランジスタを使用した場合であっても、ホッ
トキャリアの発生を抑制し、信頼性を確保することが可
能となる。
【００８３】［実施の形態４］本発明の実施の形態４に
おける半導体集積回路装置および基板電圧発生回路につ
いて、図１１を用いて説明する。図１１は、本発明の実
施の形態４における半導体集積回路装置４０００の主要
部の構成を示すブロック図である。
おける半導体集積回路装置および基板電圧発生回路につ
いて、図１１を用いて説明する。図１１は、本発明の実
施の形態４における半導体集積回路装置４０００の主要
部の構成を示すブロック図である。
【００８４】図１１を参照して、半導体集積回路装置４
０００は、コマンドデコード回路６０、基板電圧発生回
路４５０、昇圧電源電圧発生回路４０、周辺回路２０お
よびデバイス基板３０を備える。
０００は、コマンドデコード回路６０、基板電圧発生回
路４５０、昇圧電源電圧発生回路４０、周辺回路２０お
よびデバイス基板３０を備える。
【００８５】コマンドデコード回路６０は、外部信号
（外部クロック信号ＣＬＫ、外部ロウアドレスストロー
ブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／
ＣＡＳ等）を受けて、対応する内部信号を出力する。基
板電圧発生回路４５０は、コマンドデコード回路６０か
ら出力される内部ロウアドレスストローブ信号ｉｎｔ．
ＲＡＳに従って、基板電圧ＶＢＢを発生する。周辺回路
２０やデバイス基板３０は、基板電圧発生回路４５０か
ら供給される基板電圧ＶＢＢを受けて動作する。
（外部クロック信号ＣＬＫ、外部ロウアドレスストロー
ブ信号／ＲＡＳ、外部コラムアドレスストローブ信号／
ＣＡＳ等）を受けて、対応する内部信号を出力する。基
板電圧発生回路４５０は、コマンドデコード回路６０か
ら出力される内部ロウアドレスストローブ信号ｉｎｔ．
ＲＡＳに従って、基板電圧ＶＢＢを発生する。周辺回路
２０やデバイス基板３０は、基板電圧発生回路４５０か
ら供給される基板電圧ＶＢＢを受けて動作する。
【００８６】ここで、図１１に示す基板電圧発生回路４
５０の構成について、図１２を用いて説明する。図１２
は、図１１に示す基板電圧発生回路４５０に含まれるＲ
ＡＳチャージポンプ回路４００の具体的構成の一例を示
す図である。
５０の構成について、図１２を用いて説明する。図１２
は、図１１に示す基板電圧発生回路４５０に含まれるＲ
ＡＳチャージポンプ回路４００の具体的構成の一例を示
す図である。
【００８７】図１２を参照して、ＲＡＳチャージポンプ
回路４００は、コマンドデコード回路６０から出力され
る内部ロウアドレスストローブ信号ｉｎｔ．ＲＡＳを受
けてポンプ動作を繰返し、基板電圧ＶＢＢを発生する。
ＲＡＳチャージポンプ回路４００は、外部ロウアドレス
ストローブ信号／ＲＡＳが入力される毎に動作する。
回路４００は、コマンドデコード回路６０から出力され
る内部ロウアドレスストローブ信号ｉｎｔ．ＲＡＳを受
けてポンプ動作を繰返し、基板電圧ＶＢＢを発生する。
ＲＡＳチャージポンプ回路４００は、外部ロウアドレス
ストローブ信号／ＲＡＳが入力される毎に動作する。
【００８８】ＲＡＳチャージポンプ回路４００は、タイ
ミング調整回路２、容量素子Ｃ３〜Ｃ５、トランジスタ
Ｑ３〜Ｑ６およびＶＣＣ／ＶＰＰレベル変換回路５０を
含む。これらの接続関係については、実施の形態３と同
じである。
ミング調整回路２、容量素子Ｃ３〜Ｃ５、トランジスタ
Ｑ３〜Ｑ６およびＶＣＣ／ＶＰＰレベル変換回路５０を
含む。これらの接続関係については、実施の形態３と同
じである。
【００８９】タイミング調整回路２に含まれる論理ゲー
ト３および４は、内部ロウアドレスストローブ信号ｉｎ
ｔ．ＲＡＳを受ける。ＶＣＣ／ＶＰＰレベル変換回路５
０は、内部ロウアドレスストローブ信号ｉｎｔ．ＲＡＳ
に応答して、インバータ５の出力であるクロック信号Ｃ
ＬＫ１を振幅ＶＰＰのクロック信号ＣＬＫ２に変換す
る。容量素子Ｃ４は、振幅ＶＰＰのクロック信号ＣＬＫ
２を受ける。
ト３および４は、内部ロウアドレスストローブ信号ｉｎ
ｔ．ＲＡＳを受ける。ＶＣＣ／ＶＰＰレベル変換回路５
０は、内部ロウアドレスストローブ信号ｉｎｔ．ＲＡＳ
に応答して、インバータ５の出力であるクロック信号Ｃ
ＬＫ１を振幅ＶＰＰのクロック信号ＣＬＫ２に変換す
る。容量素子Ｃ４は、振幅ＶＰＰのクロック信号ＣＬＫ
２を受ける。
【００９０】外部より外部ロウアドレスストローブ信号
／ＲＡＳが入力されると、デバイスはアクティブ状態に
なり、基板電圧ＶＢＢは消費される。ＲＡＳチャージポ
ンプ回路４００は、消費された基板電圧ＶＢＢを補うた
めに動作させる。
／ＲＡＳが入力されると、デバイスはアクティブ状態に
なり、基板電圧ＶＢＢは消費される。ＲＡＳチャージポ
ンプ回路４００は、消費された基板電圧ＶＢＢを補うた
めに動作させる。
【００９１】たとえば、図６に示すチャージポンプ回路
９００に、クロック信号ＣＬＫＡとして、内部ロウアド
レスストローブ信号ｉｎｔ．ＲＡＳを入力した場合を考
える。内部ロウアドレスストローブ信号ｉｎｔ．ＲＡＳ
を入力した後にデバイスがスタンバイ状態になると、ノ
ードＮ２は、２ＶＣＣに昇圧された状態でスタンバイに
なる。スタンバイ状態が継続されると、容量素子Ｃ２は
徐々に放電し、ノードＮ２の電圧レベルは下がり始め
る。このようにして、ノードＮ２の電圧が低くなると、
容量素子Ｃ４に印加されるクロック信号の振幅は低くな
る。このため、出力トランジスタＱ６を十分にオン状態
とすることができず、ノードＮ５の電荷を基板電圧出力
ノードＯＵＴに供給できなくなる場合がある。
９００に、クロック信号ＣＬＫＡとして、内部ロウアド
レスストローブ信号ｉｎｔ．ＲＡＳを入力した場合を考
える。内部ロウアドレスストローブ信号ｉｎｔ．ＲＡＳ
を入力した後にデバイスがスタンバイ状態になると、ノ
ードＮ２は、２ＶＣＣに昇圧された状態でスタンバイに
なる。スタンバイ状態が継続されると、容量素子Ｃ２は
徐々に放電し、ノードＮ２の電圧レベルは下がり始め
る。このようにして、ノードＮ２の電圧が低くなると、
容量素子Ｃ４に印加されるクロック信号の振幅は低くな
る。このため、出力トランジスタＱ６を十分にオン状態
とすることができず、ノードＮ５の電荷を基板電圧出力
ノードＯＵＴに供給できなくなる場合がある。
【００９２】これに対し、本発明の実施の形態４におけ
るＲＡＳチャージポンプ回路４００では、昇圧電源電圧
ＶＰＰを用いて容量素子Ｃ４のポンプ動作を調整するた
め、容量素子Ｃ４の放電を無視することができる（放電
の影響を受けない）。
るＲＡＳチャージポンプ回路４００では、昇圧電源電圧
ＶＰＰを用いて容量素子Ｃ４のポンプ動作を調整するた
め、容量素子Ｃ４の放電を無視することができる（放電
の影響を受けない）。
【００９３】また、内部ロウアドレスストローブ信号ｉ
ｎｔ．ＲＡＳがＲＡＳチャージポンプ回路４００に入力
された後、長い期間スタンバイ状態が続いたとしても、
効率よく基板電圧ＶＢＢを発生することができる。な
お、ＲＡＳチャージポンプ回路４００を駆動するクロッ
ク信号として、外部コラムアドレスストローブ信号／Ｃ
ＡＳなどのスタンバイ状態において入力されない信号を
用いても有効である。
ｎｔ．ＲＡＳがＲＡＳチャージポンプ回路４００に入力
された後、長い期間スタンバイ状態が続いたとしても、
効率よく基板電圧ＶＢＢを発生することができる。な
お、ＲＡＳチャージポンプ回路４００を駆動するクロッ
ク信号として、外部コラムアドレスストローブ信号／Ｃ
ＡＳなどのスタンバイ状態において入力されない信号を
用いても有効である。
【００９４】本発明の実施の形態４における基板電圧発
生回路の他の構成例を、図１３〜図１５に示す。図１３
〜図１５に、本発明の実施の形態４における基板電圧発
生回路の他の構成例を示す。図１３に示す基板電圧発生
回路４６０は、発振器１０、ＲＡＳチャージポンプ回路
４００、およびチャージポンプ回路１００を備える。図
１４に示す基板電圧発生回路４７０は、発振器１０、Ｒ
ＡＳチャージポンプ回路４００、およびチャージポンプ
回路２００を備える。図１５に示す基板電圧発生回路４
８０は、発振器１０、ＲＡＳチャージポンプ回路４０
０、およびチャージポンプ回路３００を備える。チャー
ジポンプ回路１００、２００、または３００とＲＡＳチ
ャージポンプ回路４００とは、基板電圧出力ノードＯＵ
Ｔで結合する。
生回路の他の構成例を、図１３〜図１５に示す。図１３
〜図１５に、本発明の実施の形態４における基板電圧発
生回路の他の構成例を示す。図１３に示す基板電圧発生
回路４６０は、発振器１０、ＲＡＳチャージポンプ回路
４００、およびチャージポンプ回路１００を備える。図
１４に示す基板電圧発生回路４７０は、発振器１０、Ｒ
ＡＳチャージポンプ回路４００、およびチャージポンプ
回路２００を備える。図１５に示す基板電圧発生回路４
８０は、発振器１０、ＲＡＳチャージポンプ回路４０
０、およびチャージポンプ回路３００を備える。チャー
ジポンプ回路１００、２００、または３００とＲＡＳチ
ャージポンプ回路４００とは、基板電圧出力ノードＯＵ
Ｔで結合する。
【００９５】低電力で常に動作するチャージポンプ回路
１００、２００、または３００と、チップが大きな供給
電流を要する場合にだけ動作するＲＡＳチャージポンプ
回路４００とを組合わせる。
１００、２００、または３００と、チップが大きな供給
電流を要する場合にだけ動作するＲＡＳチャージポンプ
回路４００とを組合わせる。
【００９６】チップがスタンバイ状態にある場合には、
低電力のチャージポンプ回路１００、２００または３０
０が動作する。ＲＡＳチャージポンプ回路４００は、ア
クセス時に発生する大きな基板電流に見合った大きな電
流を供給し、所定の負電圧（基板電圧）ＶＢＢを出力す
る。このように構成することにより、低電源電圧で、所
望の基板電圧を発生することが可能となるとともに、ト
ランジスタへの影響を低減し、信頼性を確保することが
可能となる。
低電力のチャージポンプ回路１００、２００または３０
０が動作する。ＲＡＳチャージポンプ回路４００は、ア
クセス時に発生する大きな基板電流に見合った大きな電
流を供給し、所定の負電圧（基板電圧）ＶＢＢを出力す
る。このように構成することにより、低電源電圧で、所
望の基板電圧を発生することが可能となるとともに、ト
ランジスタへの影響を低減し、信頼性を確保することが
可能となる。
【００９７】今回開示された実施の形態はすべての点で
例示であって制限的なものでないと考えるべきである。
本発明の範囲は上記した実施の形態の説明でなくて特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
例示であって制限的なものでないと考えるべきである。
本発明の範囲は上記した実施の形態の説明でなくて特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
【００９８】
【発明の効果】以上のように、請求項１および請求項２
に係る基板電圧発生回路によれば、昇圧型の基板電圧発
生回路において、昇圧レベルを所定の値にクランプする
ことにより、トランジスタのゲート酸化膜厚にかかる最
大電界を抑えることが可能となる。この結果、低電源電
圧でも高いポンプ効率で基板電圧を発生させるととも
に、信頼性の高い回路を提供することが可能となる。
に係る基板電圧発生回路によれば、昇圧型の基板電圧発
生回路において、昇圧レベルを所定の値にクランプする
ことにより、トランジスタのゲート酸化膜厚にかかる最
大電界を抑えることが可能となる。この結果、低電源電
圧でも高いポンプ効率で基板電圧を発生させるととも
に、信頼性の高い回路を提供することが可能となる。
【００９９】請求項３に係る基板電圧発生回路は、請求
項２に係る基板電圧発生回路であって、２段階のポンプ
動作で出力トランジスタを駆動する。このとき、２つの
容量素子の容量比を調整することにより、昇圧レベルを
抑えることが可能となる。この結果、トランジスタのゲ
ート酸化膜厚にかかる最大電界を抑えることが可能とな
る。
項２に係る基板電圧発生回路であって、２段階のポンプ
動作で出力トランジスタを駆動する。このとき、２つの
容量素子の容量比を調整することにより、昇圧レベルを
抑えることが可能となる。この結果、トランジスタのゲ
ート酸化膜厚にかかる最大電界を抑えることが可能とな
る。
【０１００】また、請求項４および請求項５に係る基板
電圧発生回路によれば、昇圧電源電圧レベルの振幅をも
つクロック信号を容量素子に与える。これにより、外部
電源電圧の変動の影響を受けることなく、チャージポン
プ動作を行なえることができる。また、チャージポンプ
回路内のトランジスタのゲート酸化膜厚にかかる最大電
界を抑えることが可能となる。この結果、低電源電圧で
も高いポンプ効率で基板電圧を発生させるとともに、信
頼性の高い回路を提供することが可能となる。
電圧発生回路によれば、昇圧電源電圧レベルの振幅をも
つクロック信号を容量素子に与える。これにより、外部
電源電圧の変動の影響を受けることなく、チャージポン
プ動作を行なえることができる。また、チャージポンプ
回路内のトランジスタのゲート酸化膜厚にかかる最大電
界を抑えることが可能となる。この結果、低電源電圧で
も高いポンプ効率で基板電圧を発生させるとともに、信
頼性の高い回路を提供することが可能となる。
【０１０１】請求項６に係る基板電圧発生回路は、請求
項５に係る基板電圧発生回路であって、昇圧電源電圧レ
ベルを電源電圧レベルの２倍より小さくする。これによ
り、トランジスタのゲート酸化膜厚にかかる最大電界を
抑えることが可能となる。
項５に係る基板電圧発生回路であって、昇圧電源電圧レ
ベルを電源電圧レベルの２倍より小さくする。これによ
り、トランジスタのゲート酸化膜厚にかかる最大電界を
抑えることが可能となる。
【０１０２】請求項７および請求項８に係る半導体集積
回路装置によれば、昇圧型の基板電圧発生回路におい
て、昇圧レベルを所定の値にクランプすることにより、
チャージポンプ回路内のトランジスタのゲート酸化膜厚
にかかる最大電界を抑えることが可能となる。この結
果、低電源電圧でも高いポンプ効率で基板電圧を発生さ
せるとともに、信頼性の高い回路を提供することが可能
となる。
回路装置によれば、昇圧型の基板電圧発生回路におい
て、昇圧レベルを所定の値にクランプすることにより、
チャージポンプ回路内のトランジスタのゲート酸化膜厚
にかかる最大電界を抑えることが可能となる。この結
果、低電源電圧でも高いポンプ効率で基板電圧を発生さ
せるとともに、信頼性の高い回路を提供することが可能
となる。
【０１０３】請求項９に係る半導体集積回路装置は、請
求項８に係る半導体集積回路装置であって、２段階のポ
ンプ動作で出力トランジスタを駆動する。このとき、２
つの容量素子の容量比を調整することにより、昇圧レベ
ルを抑えることが可能となる。この結果、トランジスタ
のゲート酸化膜厚にかかる最大電界を抑えることが可能
となる。
求項８に係る半導体集積回路装置であって、２段階のポ
ンプ動作で出力トランジスタを駆動する。このとき、２
つの容量素子の容量比を調整することにより、昇圧レベ
ルを抑えることが可能となる。この結果、トランジスタ
のゲート酸化膜厚にかかる最大電界を抑えることが可能
となる。
【０１０４】また、請求項１０および請求項１１に係る
半導体集積回路装置によれば、内部回路で使用する昇圧
電源電圧を用いて、昇圧電源電圧レベルの振幅をもつク
ロック信号を容量素子に与える。これにより、外部電源
電圧の変動の影響を受けることなく、チャージポンプ動
作を行なえることができる。また、トランジスタのゲー
ト酸化膜厚にかかる最大電界を抑えることが可能とな
る。この結果、低電源電圧でも高いポンプ効率で基板電
圧を発生させるとともに、信頼性の高い回路を提供する
ことが可能となる。
半導体集積回路装置によれば、内部回路で使用する昇圧
電源電圧を用いて、昇圧電源電圧レベルの振幅をもつク
ロック信号を容量素子に与える。これにより、外部電源
電圧の変動の影響を受けることなく、チャージポンプ動
作を行なえることができる。また、トランジスタのゲー
ト酸化膜厚にかかる最大電界を抑えることが可能とな
る。この結果、低電源電圧でも高いポンプ効率で基板電
圧を発生させるとともに、信頼性の高い回路を提供する
ことが可能となる。
【０１０５】請求項１２に係る半導体集積回路装置は、
請求項１１に係る半導体集積回路装置であって、昇圧電
源電圧レベルを電源電圧レベルの２倍より小さくする。
これにより、トランジスタのゲート酸化膜厚にかかる最
大電界を抑えることが可能となる。
請求項１１に係る半導体集積回路装置であって、昇圧電
源電圧レベルを電源電圧レベルの２倍より小さくする。
これにより、トランジスタのゲート酸化膜厚にかかる最
大電界を抑えることが可能となる。
【０１０６】請求項１３に係る半導体集積回路装置は、
請求項１１に係る半導体集積回路装置であって、内部制
御信号をチャージポンプ動作を制御するクロック信号と
して使用する。これにより、内部動作に併せて、基板電
圧を効率よく発生させることが可能となる。
請求項１１に係る半導体集積回路装置であって、内部制
御信号をチャージポンプ動作を制御するクロック信号と
して使用する。これにより、内部動作に併せて、基板電
圧を効率よく発生させることが可能となる。
【図１】 本発明の実施の形態１における半導体集積回
路装置１０００の主要部の構成を示すブロック図であ
る。
路装置１０００の主要部の構成を示すブロック図であ
る。
【図２】 図１に示すチャージポンプ回路１００の具体
的構成の一例を示す回路図である。
的構成の一例を示す回路図である。
【図３】 図２に示すチャージポンプ回路１００の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図４】 図２に示すチャージポンプ回路１００の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図５】 図２に示すチャージポンプ回路１００の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図６】 チャージポンプ回路１００におけるクランプ
回路の効果を説明するための図である。
回路の効果を説明するための図である。
【図７】 本発明の実施の形態２におけるチャージポン
プ回路２００の具体的構成の一例を示す図である。
プ回路２００の具体的構成の一例を示す図である。
【図８】 本発明の実施の形態３における半導体集積回
路装置３０００の主要部の構成を示すブロック図であ
る。
路装置３０００の主要部の構成を示すブロック図であ
る。
【図９】 図８に示すチャージポンプ回路３００の具体
的構成の一例を示す図である。
的構成の一例を示す図である。
【図１０】 図９に示すＶＣＣ／ＶＰＰレベル変換回路
５０の具体的構成を示す回路図である。
５０の具体的構成を示す回路図である。
【図１１】 本発明の実施の形態４における半導体集積
回路装置４０００の主要部の構成を示すブロック図であ
る。
回路装置４０００の主要部の構成を示すブロック図であ
る。
【図１２】 図１１に示す基板電圧発生回路４５０に含
まれるチャージポンプ回路４００の具体的構成の一例を
示す図である。
まれるチャージポンプ回路４００の具体的構成の一例を
示す図である。
【図１３】 本発明の実施の形態４における基板電圧発
生回路の他の構成を示す図である。
生回路の他の構成を示す図である。
【図１４】 本発明の実施の形態４における基板電圧発
生回路の他の構成を示す図である。
生回路の他の構成を示す図である。
【図１５】 本発明の実施の形態４における基板電圧発
生回路の他の構成を示す図である。
生回路の他の構成を示す図である。
【図１６】 従来の基板電圧発生回路７００の構成を示
す図である。
す図である。
【符号の説明】 １０ 発振器、２０ 周辺回路、３０ デバイス基板、
４０ 昇圧電源電圧発生回路、５０ ＶＣＣ／ＶＰＰレ
ベル変換回路、６０ コマンドデコーダ、１００〜４０
０ チャージポンプ回路、１５０，３５０，４５０，４
６０，４７０，４８０ 基板電圧発生回路、２ タイミ
ング調整回路、Ｑ１〜Ｑ９ トランジスタ、Ｃ１〜Ｃ５
容量素子、１０００〜４０００ 半導体集積回路装
置。
４０ 昇圧電源電圧発生回路、５０ ＶＣＣ／ＶＰＰレ
ベル変換回路、６０ コマンドデコーダ、１００〜４０
０ チャージポンプ回路、１５０，３５０，４５０，４
６０，４７０，４８０ 基板電圧発生回路、２ タイミ
ング調整回路、Ｑ１〜Ｑ９ トランジスタ、Ｃ１〜Ｃ５
容量素子、１０００〜４０００ 半導体集積回路装
置。
Claims (13)
- 【請求項１】 基板電圧を出力する電圧出力端子と、 クロック信号に応答して前記電圧出力端子に電圧を供給
する電圧供給手段と、 前記電圧供給手段と前記電圧出力端子との間に設けられ
るスイッチ手段と、 昇圧ノードと、前記クロック信号に応答して前記昇圧ノ
ードの電圧を昇圧する第１の容量素子とを含み、前記昇
圧ノードの電圧を用いて前記スイッチ手段のオン／オフ
を駆動する駆動手段と、 前記昇圧ノードの電圧のレベルを一定レベルにクランプ
するクランプ手段とを備える、基板電圧発生回路。 - 【請求項２】 前記駆動手段は、 電源電圧と前記昇圧ノードとの間に設けられ、前記クロ
ック信号に応答してオン／オフする昇圧用トランジスタ
をさらに含み、 前記クランプ手段は、 前記昇圧ノードと前記電源電圧との間にダイオード接続
されるクランプ用トランジスタを含む、請求項１記載の
基板電圧発生回路。 - 【請求項３】 前記スイッチ手段は、 第１のＰＭＯＳトランジスタを含み、 前記駆動手段は、 前記昇圧ノードと一方の導通端子が接続され、前記クロ
ック信号に応答してオン／オフする第２のＰＭＯＳトラ
ンジスタと、 前記第２のＰＭＯＳトランジスタの他方の導通端子と、
接地電圧との間に接続され、前記クロック信号に応答し
てオン／オフする第１のＮＭＯＳトランジスタと、 前記第２のＰＭＯＳトランジスタと前記第１のＮＭＯＳ
トランジスタとの接続ノードと、前記第１のＰＭＯＳト
ランジスタのゲート電極との間に接続される、前記第１
の容量素子の容量より大きい第２の容量素子と、 前記第１のＰＭＯＳトランジスタのゲート電極と、接地
電圧との間に接続され、前記クロック信号に応答してオ
ン／オフする第３のＰＭＯＳトランジスタとをさらに含
む、請求項２記載の基板電圧発生回路。 - 【請求項４】 基板電圧を出力する電圧出力端子と、 電源電圧に対応した振幅をもつクロック信号に応答し
て、前記電圧出力端子に電圧を供給する電圧供給手段
と、 前記電圧供給手段と前記電圧出力端子との間に設けられ
るスイッチ手段と、 前記電源電圧に対応した振幅をもつクロック信号の振幅
を前記電源電圧を昇圧した昇圧電源電圧に対応した振幅
をもつクロック信号に変換する変換手段と、前記昇圧電
源電圧に対応した振幅をもつクロック信号を受ける容量
素子とを含み、前記容量素子のポンプ動作に基づき前記
スイッチ手段のオン／オフを駆動する駆動手段とを備え
る、基板電圧発生回路。 - 【請求項５】 前記スイッチ手段は、 第１のＰＭＯＳトランジスタを含み、 前記容量素子は、 前記変換手段の出力ノードと前記第１のＰＭＯＳトラン
ジスタのゲート電極との間に設けられ、 前記駆動手段は、 前記第１のＰＭＯＳトランジスタのゲート電極と、接地
電圧との間に接続され、前記電源電圧に対応した振幅を
もつクロック信号に応答してオン／オフする第２のＰＭ
ＯＳトランジスタをさらに含む、請求項４記載の基板電
圧発生回路。 - 【請求項６】 前記昇圧電源電圧は、前記電源電圧の２
倍よりも小さい、請求項５記載の基板電圧発生回路。 - 【請求項７】 クロック信号を発生するクロック発生手
段と、 基板電圧を出力する電圧出力端子と、 前記クロック信号に応答して、前記電圧出力端子に電圧
を供給する電圧供給手段と、 前記電圧供給手段と前記電圧出力端子との間に設けられ
るスイッチ手段と、 昇圧ノードと、前記クロック信号に応答して前記昇圧ノ
ードの電圧を昇圧する第１の容量素子とを含み、前記昇
圧ノードの電圧を用いて前記スイッチ手段のオン／オフ
を駆動する駆動手段と、 前記昇圧ノードの電圧のレベルを一定レベルにクランプ
するクランプ手段とを備える、半導体集積回路装置。 - 【請求項８】 前記駆動手段は、 電源電圧と前記昇圧ノードとの間に設けられ、前記クロ
ック信号に応答してオン／オフする昇圧用トランジスタ
をさらに含み、 前記クランプ手段は、 前記昇圧ノードと前記電源電圧との間にダイオード接続
されるクランプ用トランジスタを含む、請求項７記載の
半導体集積回路装置。 - 【請求項９】 前記スイッチ手段は、 第１のＰＭＯＳトランジスタを含み、 前記駆動手段は、 前記昇圧ノードと一方の導通端子が接続され、前記クロ
ック信号に応答してオン／オフする第２のＰＭＯＳトラ
ンジスタと、 前記第２のＰＭＯＳトランジスタの他方の導通端子と、
接地電圧との間に接続され、前記クロック信号に応答し
てオン／オフする第１のＮＭＯＳトランジスタと、 前記第２のＰＭＯＳトランジスタと前記第１のＮＭＯＳ
トランジスタとの接続ノードと、前記第１のＰＭＯＳト
ランジスタのゲート電極との間に接続される、前記第１
の容量素子の容量より大きい第２の容量素子と、 前記第１のＰＭＯＳトランジスタのゲート電極と、接地
電圧との間に接続され、前記クロック信号に応答してオ
ン／オフする第３のＰＭＯＳトランジスタとをさらに含
む、請求項８記載の半導体集積回路装置。 - 【請求項１０】 電源電圧に対応した振幅をもつクロッ
ク信号を発生するクロック発生手段と、 前記電源電圧を昇圧して昇圧電源電圧を出力する昇圧電
源発生手段と、 基板電圧を出力する電圧出力端子と、 前記電源電圧に対応したクロック信号に応答して、前記
電圧出力端子に電圧を供給する電圧供給手段と、 前記電圧供給手段と前記電圧出力端子との間に設けられ
るスイッチ手段と、 前記電源電圧に対応した振幅をもつクロック信号を、前
記昇圧電源電圧に対応した振幅をもつクロック信号に変
換する変換手段と、前記昇圧電源電圧に対応した振幅を
もつクロック信号を受ける容量素子とを含み、前記容量
素子のポンプ動作に基づき前記スイッチ手段のオン／オ
フを駆動する駆動手段とを備える、半導体集積回路装
置。 - 【請求項１１】 前記スイッチ手段は、 第１のＰＭＯＳトランジスタを含み、 前記容量素子は、 前記変換手段の出力ノードと前記第１のＰＭＯＳトラン
ジスタのゲート電極との間に設けられ、 前記駆動手段は、 前記第１のＰＭＯＳトランジスタのゲート電極と、接地
電圧との間に接続され、前記クロック信号に応答してオ
ン／オフする第２のＰＭＯＳトランジスタをさらに含
む、請求項１０記載の半導体集積回路装置。 - 【請求項１２】 前記昇圧電源電圧は、前記電源電圧の
２倍よりも小さい、請求項１１記載の半導体集積回路装
置。 - 【請求項１３】 前記クロック発生手段は、 外部制御信号を受けて、内部動作を指定する内部制御信
号を発生するコマンドデコーダを含み、 前記クロック発生手段は、前記クロック信号として前記
内部制御信号を出力する、請求項１１記載の半導体集積
回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282462A JP2000112547A (ja) | 1998-10-05 | 1998-10-05 | 基板電圧発生回路および半導体集積回路装置 |
| US09/270,053 US6316985B1 (en) | 1998-10-05 | 1999-03-16 | Substrate voltage generating circuit provided with a transistor having a thin gate oxide film and a semiconductor integrated circuit device provided with the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282462A JP2000112547A (ja) | 1998-10-05 | 1998-10-05 | 基板電圧発生回路および半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000112547A true JP2000112547A (ja) | 2000-04-21 |
| JP2000112547A5 JP2000112547A5 (ja) | 2005-11-10 |
Family
ID=17652749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10282462A Pending JP2000112547A (ja) | 1998-10-05 | 1998-10-05 | 基板電圧発生回路および半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6316985B1 (ja) |
| JP (1) | JP2000112547A (ja) |
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| WO2002009119A1 (fr) * | 2000-07-25 | 2002-01-31 | Nec Corporation | Circuit de regulation du niveau de tension interne, memoire semi-conducteur et procede de commande dudit circuit et de ladite memoire |
| US6501326B2 (en) | 2000-12-20 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| US6774708B2 (en) | 2001-09-27 | 2004-08-10 | Oki Electric Industry Co., Ltd. | Voltage boosting circuit with two main charge pumps |
| KR100507701B1 (ko) * | 2001-12-06 | 2005-08-09 | 주식회사 하이닉스반도체 | 부스트랩 회로 |
| US6954386B2 (en) | 2002-02-21 | 2005-10-11 | Elpida Memory, Inc. | Boosted potential generation circuit and control method |
| JP2006252708A (ja) * | 2005-03-11 | 2006-09-21 | Elpida Memory Inc | 半導体記憶装置における電圧発生方法及び半導体記憶装置 |
| JP2013114320A (ja) * | 2011-11-25 | 2013-06-10 | Asahi Kasei Electronics Co Ltd | 昇降圧回路、スイッチ回路 |
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| IT1317720B1 (it) * | 2000-01-07 | 2003-07-15 | Chiesi Farma Spa | Dispositivo per la somministrazione di aerosol dosati pressurizzati inpropellenti idrofluoroalcani. |
| US7382177B2 (en) * | 2004-10-25 | 2008-06-03 | Micron Technology, Inc. | Voltage charge pump and method of operating the same |
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| US7466188B2 (en) * | 2006-12-21 | 2008-12-16 | International Business Machines Corporation | Stress control mechanism for use in high-voltage applications in an integrated circuit |
| KR100904423B1 (ko) * | 2007-12-27 | 2009-06-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| KR20100049758A (ko) * | 2008-11-04 | 2010-05-13 | 삼성전자주식회사 | 승압 회로 및 이를 포함하는 반도체 장치 |
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| US5023465A (en) * | 1990-03-26 | 1991-06-11 | Micron Technology, Inc. | High efficiency charge pump circuit |
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| JP3510335B2 (ja) * | 1994-07-18 | 2004-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路 |
| JP3310796B2 (ja) | 1994-11-18 | 2002-08-05 | 株式会社日立製作所 | 昇圧回路装置 |
| KR0172850B1 (ko) * | 1995-11-23 | 1999-03-30 | 문정환 | 고효율 전하 펌프회로 |
| JPH10247386A (ja) * | 1997-03-03 | 1998-09-14 | Mitsubishi Electric Corp | 昇圧電位供給回路及び半導体記憶装置 |
-
1998
- 1998-10-05 JP JP10282462A patent/JP2000112547A/ja active Pending
-
1999
- 1999-03-16 US US09/270,053 patent/US6316985B1/en not_active Expired - Fee Related
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|---|---|
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