JPH09231769A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09231769A JPH09231769A JP8312475A JP31247596A JPH09231769A JP H09231769 A JPH09231769 A JP H09231769A JP 8312475 A JP8312475 A JP 8312475A JP 31247596 A JP31247596 A JP 31247596A JP H09231769 A JPH09231769 A JP H09231769A
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Abstract
止し、回路を安定に作動させる。 【解決手段】 第1のクロック信号φAに応答してノー
ド101に基準電源電圧を供給する第1の回路手段MP
1と、第2のクロック信号φBに応答して前記ノードに
前記基準電圧より高い第1の電圧を供給する第2の回路
手段と、第3のクロック信号φCに応答して前記ノード
に前記第1の電圧よりも高い第2の電圧を供給する第3
の回路手段とを具備した半導体装置において、前記第2
の回路手段は、ゲートに前記第2のクロック信号が供給
され、基板バイアスとして前記第2の電源電圧が供給さ
れるPMOSトランジスタMP2と、そのソースに、前
記第1及び第2の電源電圧の印加時に、前記第2の電源
電圧の電位レベルより所定の電位だけ低く保たれつつ前
記第1の電源電圧まで上昇する電圧を供給する負荷手
段、とを含む構成とする。
Description
特にチップ中に昇圧電圧発生回路を内蔵する半導体メモ
リ装置に関する。
リ装置においては、温度変化や雑音等の影響を受けるこ
となく正の電圧VCCと基準グラウンド電圧VSSとが安定
に供給されることが必要である。
ク図で、特に内部電源供給部の構成を示した図である。
通常、安定な電源電圧IVCCは、図5に示すように、素
子の内部(オン−チップ)に内蔵された内部供給電圧発
生器10により供給される。チップの外から供給される
(オフ−チップ)外部供給電圧VCCがこの内部供給電圧
発生器10に印加されると、安定した電圧、たとえば5
V,3.3V,2.8V等の電位レベルを持つDC電圧
が内部供給電圧IVCCとして出力される。
の内部供給電圧IVCCよりも高い電源電圧VPPを必要と
する。たとえば、ワードラインドライバでは、貯蔵する
トランジスタのゲートに内部供給電圧IVCCからスレッ
ショルド電圧の2倍程度まで上昇された昇圧電圧を供給
しなければならない。また、データバッファとメモリセ
ルブロックとをビットラインセンス増幅器と絶縁させる
ためにも、昇圧電圧が必要となる。このため、図5に示
すように、チップ内に内部供給電圧IVCCの供給を受け
て昇圧電圧VPPを発生させるための昇圧電圧発生器20
が内蔵されている。
る外部供給電圧VCC、内部供給電圧発生器10により発
生される内部供給電圧IVCC、及び昇圧電圧発生器20
により発生される昇圧電圧VPPが、それぞれ制御回路3
0に供給されるような構成となっている。このように、
昇圧電圧VPPを必要とするような制御回路30では、チ
ャージポンピングキャパシティを利用して昇圧電圧を得
るよりも、昇圧電圧発生器20を備えて、この昇圧電圧
発生器20から昇圧電圧VPPを供給するように構成すれ
ば、半導体装置の占有面積を減少させ、しかも、低電流
で動作速度の速い装置が得られるという利点がある。
のチャージアップ/ダウン回路の詳細構成を示した回路
図である。ノード101には、所定のタイミングで異な
った電位レベルの電圧VN が供給される。そして、この
ノード101の電圧VN が昇圧電圧VPPになったとき、
トランジスタMN1がONして、ノード102と103
とが接続される。また、トランジスタMP1はクロック
信号φAに応答してON/OFFし、内部供給電圧IV
CCをノード101に供給する。また、トランジスタMP
2はクロック信号φBに応答して昇圧電圧VPPをノード
101に供給する。さらに、トランジスタMN2はクロ
ック信号φCに応答して基準電源電圧VSSをノード10
1に供給する。
ロック信号とノード101の電圧VN との関係を示すタ
イミングチャートである。なお、図6の回路において、
トランジスタMN1,MN2はそれぞれNMOSトラン
ジスタであり、トランジスタMP1,MP2はPMOS
トランジスタである。PMOSトランジスタMP1,M
P2の基板には、それぞれ昇圧電圧VPPが供給される。
イミングチャートにより、図6の回路がプリチャージモ
ードにある場合には、クロック信号φAがロウレベルV
SSになり、トランジスタMP1がターンオンして、ノー
ド101に内部供給電圧IVCCが供給される。また、活
性モードに入ったときには、クロック信号φBがロウレ
ベルVSSとなり、トランジスタMP2がターンオンされ
るため、ノード101の電圧VN は内部供給電圧IVCC
から昇圧電圧VPPの電位レベルまで上昇する。そして、
ノード101の電圧VN が内部供給電圧IVCCの電位レ
ベルから昇圧電圧VPPの電位レベルまで上昇したとき、
トランジスタMN1がターンオンし、ノード102と1
03とが電気的に接続される。一方、ノード101の電
圧VN が、内部供給電圧IVCCの電位レベルから基準電
源電圧VSSの電位レベルに下降したときには、二つのノ
ード102,103は、電気的に絶縁される。
うに、マスタークロックはT1〜T5の位相(phas
e)に分かれており、プリチャージモードである位相T
1では、マスタークロックは電圧IVCCの電位レベルを
維持し、クロック信号φAは電圧VSSのままである。こ
のとき、クロック信号φBとφCとは、それぞれ電圧V
PPと電圧VSSに維持されている。したがって、トランジ
スタMP1がターンオンされ、トランジスタMP2とM
N2とはターンオフされて、ノード101の電圧VN は
電圧IVCCの電位レベルまで上昇する。トランジスタM
N1は、そのゲートに電圧IVCCが供給されるため、こ
の電圧IVCC以下の電位を持つノード102と103と
は、トランジスタMN1がターンオンされることによ
り、電気的に接続される。
ロック信号φAは電圧VPPの電位レベルとなり、クロッ
ク信号φBは電圧VSSの電位レベルに変化する。したが
って、昇圧電圧VPPが、トランジスタMP2を介してノ
ード101に供給される。
と、2次活性モードを示す位相T4においては、トラン
ジスタMN2がターンオンするため、ノード101の電
圧VNはVPPからVSSまで下降する。これは、トランジ
スタMN2のゲートに供給されるクロック信号φCがハ
イレベルとなるためである。
は、クロック信号φBがハイレベルを維持する反面、ク
ロック信号φCはロウレベルを維持するため、トランジ
スタMP2及びMN2はターンオフ状態となる。一方、
クロック信号φAがロウレベルとなれば、トランジスタ
MP1はターンオン状態となり、ノード102の電圧V
N はVSSからIVCCまで上昇する。
SトランジスタMP1の役割は非常に重要である。すな
わち、トランジスタMN1を制御するノード101が電
圧IVCCから電圧VPPにプリチャージされたとき、図5
に示す昇圧電圧発生器20は、これに対応するため大き
な電源供給能力を持たなければならない。このために
は、昇圧電圧発生器を構成するトランジスタの面積を増
加させる必要があり、このためチップサイズは増大す
る。
MOSトランジスタMP1を利用してノード101の電
圧VN をあらかじめ電圧IVCCまでプリチャージしてお
けばよい。
P1の構造を示す断面図である。トランジスタMP1
は、P型シリコン基板内に形成されたN−ウェル上に形
成される。トランジスタMP1のゲート電極にはクロッ
ク信号φAが供給され、P+ ソース領域には電圧IVCC
が供給され、高濃度P+ ドレイン領域にはノード101
から電圧VN が供給される。N−ウェルには、基板バイ
アスとして昇圧電圧VPPが供給される。
電圧を供給して、一定時間後に所定の電位レベルに上昇
させるパワーアップ時の各電源電圧のセットアップ特性
を示したものである。図中のEVCCは、外部供給電圧を
示す。
IVCCと昇圧電圧VPPとは、外部供給電圧EVCCの電圧
上昇に応じて、図9に示すような電圧上昇カーブを有し
ている。時刻t1において内部供給電圧IVCCはセット
アップが開始され、時刻t2において昇圧電圧VPPのセ
ットアップが開始される。図から明らかなように、電圧
VPPのセットアップは、電圧IVCCのセットアップが始
まった後、一定時間が経過してから開始されるため、パ
ワーアップの初期、すなわち時刻t3以前ではノード1
04、すなわちトランジスタMP1のソースに電気的に
接続されたノードでは、そこに印加される電圧IVCCが
トランジスタMP1のウェルバイアスノード105、す
なわちトランジスタMP1のバルクと電気的に接続され
たノードに印加される電圧VPPよりも高くなる。これ
は、図5に示すように、昇圧電圧VPPは、内部供給電圧
発生器10から供給される電圧IVCCにより昇圧電圧V
PPを発生する構成となっているためである。
は、電圧IVCCと電圧VPPとの間に電圧差が発生し、ト
ランジスタMP1のソースとウェルバイアスノード10
5との間において、P−N接合を順方向バイアスする方
向に電位差が発生する。したがって、ノード104から
ノード105にクロック信号φAの印加に関係なく電流
が流れる、いわゆるラッチアップが発生し、トランジス
タの作動欠陥となる。
ワーアップ時に発生するラッチアップを防止し、回路を
安定に作動させることのできる半導体装置を提供するこ
とを目的とする。
所定のタイミングで異なった電位レベルの電圧が供給さ
れるノードと、第1のクロック信号に応答して前記ノー
ドに基準電源電圧を供給する第1の回路手段と、第2の
クロック信号に応答して前記ノードに前記基準電源電圧
より電位レベルの高い第1の電源電圧を供給する第2の
回路手段と、第3のクロック信号に応答して前記ノード
に前記第1の電源電圧よりも電位レベルの高い第2の電
源電圧を供給する第3の回路手段とを具備した半導体装
置において、前記第2の回路手段は、ドレインが前記ノ
ードに接続され、ゲートに前記第2のクロック信号が供
給され、基板バイアスとして前記第2の電源電圧が供給
されるPMOSトランジスタと、前記PMOSトランジ
スタのソースに、前記第1及び第2の電源電圧の印加時
に、前記第2の電源電圧の電位レベルより所定の電位だ
け低く保たれつつ前記第1の電源電圧まで上昇する電圧
を供給する負荷手段、とを含む構成とする。
ミングで基準電源電圧、第1の電源電圧および第2の電
源電圧が供給されるノードと、外部の電源電圧の供給を
受け、前記基準電源電圧より電位レベルの高い前記第1
の電源電圧を発生する内部供給電圧発生回路と、前記第
1の電源電圧の供給を受け、前記第1の電源電圧より電
位レベルの高い前記第2の電源電圧を発生する昇圧電圧
発生回路と、第1のクロック信号に応答して前記ノード
に前記基準電源電圧を供給する第1の回路手段と、第2
のクロック信号に応答して前記ノードに前記第1の電源
電圧を供給する第2の回路手段であって、ドレインが前
記ノードに接続され、ゲートに前記第2のクロック信号
が供給され、基板バイアスとして前記第2の電源電圧が
供給されるPMOSトランジスタと、前記PMOSトラ
ンジスタのソースに前記第1及び第2の電源電圧の印加
時に、前記第2の電源電圧の電位レベルより所定の電位
だけ低く保たれつつ、前記第1の電源電圧まで上昇する
電圧を供給する負荷手段とからなる前記第2の回路手段
と、第3のクロック信号に応答して前記ノードに前記第
2の電源電圧を供給する第3の回路手段とを設けた構成
とする。
源供給部の構成を示した回路図で、図6に示す従来の回
路と同一部分には同一符号を付し、その詳細説明は省略
する。
スタMP1がラッチアップするのを防止するため、PM
OSトランジスタMP1のソースと内部供給電圧IVCC
供給ノード106との間に、負荷手段を設けている。図
1に示す実施の形態では、NMOSトランジスタMN3
を負荷手段として用いている。トランジスタMN3のソ
ースはトランジスタMP1のソースに接続され、ドレイ
ンはノード106を介して内部供給電圧IVCCに接続さ
れる。また、ゲートには、昇圧電圧VPPが供給される。
他の構成は、図6に示す従来の回路構成と同様である。
MN3は、パワーアップ時に、図2に示すような電圧I
VCCの特性を有する。すなわち、パワーアップ時に電圧
VPPに対してΔVだけ低い電位を保ちながら、図2に示
すような立ち上がり特性を示す。図中において、V
TNは、負荷手段であるNMOSトランジスタMN3のス
レッショルド電圧を示す。
ように、昇圧電圧VPPと内部供給電圧IVCCとがそれぞ
れ飽和領域に達するまでのパワーアップ時において、内
部供給電圧IVCCは常に昇圧電圧VPPよりも所定の電位
レベルだけ低い電位レベルを保ちながら上昇する。
P1とトランジスタMN3とで構成される回路部分を示
すCMOS素子の断面図である。パワーアップ初期にト
ランジスタMN3のゲートに昇圧電圧VPPが印加され、
トランジスタMP1のソースに連結されたノード104
の電圧Vsourceは、トランジスタMN3によって電位降
下があるため、VPP−VTNとなる。したがって、ノード
104とウェルバイアスノード105との間のP−N接
合は、常に逆方向バイアスを維持する。したがって、ラ
ッチアップが発生することは防止できる。
にセットアップ、すなわち、電圧VPPが飽和領域に入る
と、トランジスタMN3によりスレッショルド電圧降下
はそれ以上は発生しないため、図2に示すように、ノー
ド104のソース電圧Vsourceは電圧IVCCの飽和レベ
ルと同一になる。したがって、クロック信号φAがロウ
レベルに変化すると、電圧IVCCはトランジスタMP1
を介してノード101に供給される。
トランジスタMP1のソースに単一のNMOSトランジ
スタMN3を使用しているが、複数のNMOSトランジ
スタを直列接続して、ノード106とノード104との
間に接続するようにすることもできる。また、PMOS
トランジスタMP1として並列接続された複数のトラン
ジスタを、ノード104とノード101との間に接続す
るようにしてもよい。
のソース電圧Vsourceが昇圧電圧VPPのセットアップよ
り所定の時間だけ遅れるため、セットアップ中は、昇圧
電圧VPPと内部供給電圧IVCCとの間に、NMOSトラ
ンジスタMN3のスレッショルド電圧VTNよりももっと
大きな電圧差ΔVが発生するため、従来のように、パワ
ーアップの際にPMOSトランジスタにラッチアップが
発生することはない。
VCC,VPPの動作電圧範囲を有する半導体メモリ装置
に、本発明が適用された例を示している。図中、MP1
1〜17はPMOSトランジスタを、MN11〜19は
NMOSトランジスタを、Cはキャパシティを、I1〜
5はインバーターを、N1はノアゲートを、それぞれ表
わしている。なお、図中の各シンボル中にPが記された
構成部品は、電源電圧として昇圧電圧VPPを使用してい
ることを表わしている。
6,MN19は、各々PMOSトランジスタMP13,
MP14,MP17にそれぞれ一つずつ連結され、負荷
手段として動作する。
において、クロック信号φEがロウレベルとなり、クロ
ック信号φFがハイレベルに上昇すると、トランジスタ
MN11とMN13とはターンオフし、トランジスタM
P13はターンオンするため、トランジスタMN14が
導通し、ノード201はロウレベルとなる。ロウレベル
に変化したノード201が、二つのインバーターI3と
I4とを介して、トランジスタMP18のゲートに、基
準電源電圧VSSを印加すると、トランジスタMN18が
ターンオフする。一方、クロック信号φFは、プリチャ
ージ以降もハイレベルを続けて維持するため、ノード2
02はロウレベルとなり、ノード203はハイレベルに
なって、トランジスタMP15,MP16はターンオフ
される。したがって、二つの入力端子がロウレベルのノ
ード201と202とに接続されたノアゲートN1が、
インバーターI5の入力端子にハイレベルを印加する
と、トランジスタMP17がターンオンする。その結
果、出力ノード204はハイレベル電圧IVCCとなる。
信号φFがロウレベルになると、ノード202はハイレ
ベルとなり、ノード203はロウレベルになる。その結
果、トランジスタMP15とMP16とがターンオン
し、トランジスタMP17はターンオフして、ノード2
04は昇圧電圧VPPレベルに上昇する。
ック信号φFが再びハイレベルに変化すれば、トランジ
スタMP15とMP16とはターンオフし、トランジス
タMP17はターンオンされる。その結果、ノード20
4はプリチャージされ、電圧IVCCレベルとなる。
EとφFとが全てハイレベルになると、ノード201は
ハイレベルとなり、ノード202はロウレベルとなり、
トランジスタMP16とMP17とは全てターンオフさ
れる。すると、ノード201にハイレベル電圧が印加さ
れ、トランジスタMN18は導通状態となり、ノード2
04は電位VSSのレベル、すなわちロウレベルとなる。
クロック信号φEがロウレベルになると、ノード201
はロウレベルとなり、トランジスタMN18はターンオ
フされる。この時、ノード202はロウレベルを引き続
き維持するため、トランジスタMP17はノアゲートN
1とインバーターI5とによりターンオフされる。した
がって、ノード204は電圧VSSから電圧IVCCレベル
に変化する。
は、内部供給電圧発生回路を構成するPMOSトランジ
スタに負荷手段を設けて、パワーアップ時の内部供給電
圧と昇圧電圧との立ち上がり特性を制御するようにした
ため、PMOSトランジスタのラッチアップを防止する
ことができる。したがって、動作の安定した半導体装置
を実現することが可能となる。
電源供給部の回路構成を示す回路図。
示すブロック図。
路図。
スタの断面構造を示す図。
作を示す特性図。
Claims (6)
- 【請求項1】 所定のタイミングで異なった電位レベル
の電圧が供給されるノードと、 第1のクロック信号に応答して前記ノードに基準電源電
圧を供給する第1の回路手段と、 第2のクロック信号に応答して前記ノードに前記基準電
源電圧より電位レベルの高い第1の電源電圧を供給する
第2の回路手段と、 第3のクロック信号に応答して前記ノードに前記第1の
電源電圧よりも電位レベルの高い第2の電源電圧を供給
する第3の回路手段とを具備した半導体装置において、 前記第2の回路手段は、 ドレインが前記ノードに接続され、ゲートに前記第2の
クロック信号が供給され、基板バイアスとして前記第2
の電源電圧が供給されるPMOSトランジスタと、 前記PMOSトランジスタのソースに、前記第1及び第
2の電源電圧の印加時に、前記第2の電源電圧の電位レ
ベルより所定の電位だけ低く保たれつつ前記第1の電源
電圧まで上昇する電圧を供給する負荷手段、とを含むこ
とを特徴とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、 前記負荷手段が、ドレインに前記第1の電源電圧が供給
され、ソースが前記PMOSトランジスタのソースに接
続され、ゲートに前記第2の電源電圧が供給されるNM
OSトランジスタであることを特徴とする半導体装置。 - 【請求項3】 請求項1記載の半導体装置において、 外部の電源電圧の供給を受け、前記第1の電源電圧を発
生する内部供給電圧発生回路を含むことを特徴とする半
導体装置。 - 【請求項4】 請求項1記載の半導体装置において、 前記第1の電源電圧の供給を受け、前記第2の電源電圧
を発生する昇圧電圧発生回路を含むことを特徴とする半
導体装置。 - 【請求項5】 所定のタイミングで基準電源電圧、第1
の電源電圧および第2の電源電圧が供給されるノード
と、 外部の電源電圧の供給を受け、前記基準電源電圧より電
位レベルの高い前記第1の電源電圧を発生する内部供給
電圧発生回路と、 前記第1の電源電圧の供給を受け、前記第1の電源電圧
より電位レベルの高い前記第2の電源電圧を発生する昇
圧電圧発生回路と、 第1のクロック信号に応答して前記ノードに前記基準電
源電圧を供給する第1の回路手段と、 第2のクロック信号に応答して前記ノードに前記第1の
電源電圧を供給する第2の回路手段であって、ドレイン
が前記ノードに接続され、ゲートに前記第2のクロック
信号が供給され、基板バイアスとして前記第2の電源電
圧が供給されるPMOSトランジスタと、前記PMOS
トランジスタのソースに前記第1及び第2の電源電圧の
印加時に、前記第2の電源電圧の電位レベルより所定の
電位だけ低く保たれつつ、前記第1の電源電圧まで上昇
する電圧を供給する負荷手段とからなる前記第2の回路
手段と、 第3のクロック信号に応答して前記ノードに前記第2の
電源電圧を供給する第3の回路手段とを設けることを特
徴とする半導体装置。 - 【請求項6】 請求項5記載の半導体装置において、 前記負荷手段が、ドレインに前記第1の電源電圧が供給
され、ソースが前記PMOSトランジスタのソースに接
続され、ゲートに前記第2の電源電圧が供給されるNM
OSトランジスタであることを特徴とする半導体装置。
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