JPH09231769A - 半導体装置 - Google Patents
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- JPH09231769A JPH09231769A JP8312475A JP31247596A JPH09231769A JP H09231769 A JPH09231769 A JP H09231769A JP 8312475 A JP8312475 A JP 8312475A JP 31247596 A JP31247596 A JP 31247596A JP H09231769 A JPH09231769 A JP H09231769A
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Abstract
(57)【要約】 （修正有）
【課題】 パワーアップ時に発生するラッチアップを防
止し、回路を安定に作動させる。 【解決手段】 第１のクロック信号φＡに応答してノー
ド１０１に基準電源電圧を供給する第１の回路手段ＭＰ
１と、第２のクロック信号φＢに応答して前記ノードに
前記基準電圧より高い第１の電圧を供給する第２の回路
手段と、第３のクロック信号φＣに応答して前記ノード
に前記第１の電圧よりも高い第２の電圧を供給する第３
の回路手段とを具備した半導体装置において、前記第２
の回路手段は、ゲートに前記第２のクロック信号が供給
され、基板バイアスとして前記第２の電源電圧が供給さ
れるＰＭＯＳトランジスタＭＰ２と、そのソースに、前
記第１及び第２の電源電圧の印加時に、前記第２の電源
電圧の電位レベルより所定の電位だけ低く保たれつつ前
記第１の電源電圧まで上昇する電圧を供給する負荷手
段、とを含む構成とする。
止し、回路を安定に作動させる。 【解決手段】 第１のクロック信号φＡに応答してノー
ド１０１に基準電源電圧を供給する第１の回路手段ＭＰ
１と、第２のクロック信号φＢに応答して前記ノードに
前記基準電圧より高い第１の電圧を供給する第２の回路
手段と、第３のクロック信号φＣに応答して前記ノード
に前記第１の電圧よりも高い第２の電圧を供給する第３
の回路手段とを具備した半導体装置において、前記第２
の回路手段は、ゲートに前記第２のクロック信号が供給
され、基板バイアスとして前記第２の電源電圧が供給さ
れるＰＭＯＳトランジスタＭＰ２と、そのソースに、前
記第１及び第２の電源電圧の印加時に、前記第２の電源
電圧の電位レベルより所定の電位だけ低く保たれつつ前
記第１の電源電圧まで上昇する電圧を供給する負荷手
段、とを含む構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にチップ中に昇圧電圧発生回路を内蔵する半導体メモ
リ装置に関する。
特にチップ中に昇圧電圧発生回路を内蔵する半導体メモ
リ装置に関する。
【０００２】
【従来の技術】ＳＲＡＭやＤＲＡＭのような半導体メモ
リ装置においては、温度変化や雑音等の影響を受けるこ
となく正の電圧ＶCCと基準グラウンド電圧ＶSSとが安定
に供給されることが必要である。
リ装置においては、温度変化や雑音等の影響を受けるこ
となく正の電圧ＶCCと基準グラウンド電圧ＶSSとが安定
に供給されることが必要である。
【０００３】図５は半導体装置の内部構成を示すブロッ
ク図で、特に内部電源供給部の構成を示した図である。
通常、安定な電源電圧ＩＶCCは、図５に示すように、素
子の内部（オン−チップ）に内蔵された内部供給電圧発
生器１０により供給される。チップの外から供給される
（オフ−チップ）外部供給電圧ＶCCがこの内部供給電圧
発生器１０に印加されると、安定した電圧、たとえば５
Ｖ，３．３Ｖ，２．８Ｖ等の電位レベルを持つＤＣ電圧
が内部供給電圧ＩＶCCとして出力される。
ク図で、特に内部電源供給部の構成を示した図である。
通常、安定な電源電圧ＩＶCCは、図５に示すように、素
子の内部（オン−チップ）に内蔵された内部供給電圧発
生器１０により供給される。チップの外から供給される
（オフ−チップ）外部供給電圧ＶCCがこの内部供給電圧
発生器１０に印加されると、安定した電圧、たとえば５
Ｖ，３．３Ｖ，２．８Ｖ等の電位レベルを持つＤＣ電圧
が内部供給電圧ＩＶCCとして出力される。
【０００４】半導体メモリ装置内の一部の回路では、こ
の内部供給電圧ＩＶCCよりも高い電源電圧ＶPPを必要と
する。たとえば、ワードラインドライバでは、貯蔵する
トランジスタのゲートに内部供給電圧ＩＶCCからスレッ
ショルド電圧の２倍程度まで上昇された昇圧電圧を供給
しなければならない。また、データバッファとメモリセ
ルブロックとをビットラインセンス増幅器と絶縁させる
ためにも、昇圧電圧が必要となる。このため、図５に示
すように、チップ内に内部供給電圧ＩＶCCの供給を受け
て昇圧電圧ＶPPを発生させるための昇圧電圧発生器２０
が内蔵されている。
の内部供給電圧ＩＶCCよりも高い電源電圧ＶPPを必要と
する。たとえば、ワードラインドライバでは、貯蔵する
トランジスタのゲートに内部供給電圧ＩＶCCからスレッ
ショルド電圧の２倍程度まで上昇された昇圧電圧を供給
しなければならない。また、データバッファとメモリセ
ルブロックとをビットラインセンス増幅器と絶縁させる
ためにも、昇圧電圧が必要となる。このため、図５に示
すように、チップ内に内部供給電圧ＩＶCCの供給を受け
て昇圧電圧ＶPPを発生させるための昇圧電圧発生器２０
が内蔵されている。
【０００５】このようにして、チップの外から供給され
る外部供給電圧ＶCC、内部供給電圧発生器１０により発
生される内部供給電圧ＩＶCC、及び昇圧電圧発生器２０
により発生される昇圧電圧ＶPPが、それぞれ制御回路３
０に供給されるような構成となっている。このように、
昇圧電圧ＶPPを必要とするような制御回路３０では、チ
ャージポンピングキャパシティを利用して昇圧電圧を得
るよりも、昇圧電圧発生器２０を備えて、この昇圧電圧
発生器２０から昇圧電圧ＶPPを供給するように構成すれ
ば、半導体装置の占有面積を減少させ、しかも、低電流
で動作速度の速い装置が得られるという利点がある。
る外部供給電圧ＶCC、内部供給電圧発生器１０により発
生される内部供給電圧ＩＶCC、及び昇圧電圧発生器２０
により発生される昇圧電圧ＶPPが、それぞれ制御回路３
０に供給されるような構成となっている。このように、
昇圧電圧ＶPPを必要とするような制御回路３０では、チ
ャージポンピングキャパシティを利用して昇圧電圧を得
るよりも、昇圧電圧発生器２０を備えて、この昇圧電圧
発生器２０から昇圧電圧ＶPPを供給するように構成すれ
ば、半導体装置の占有面積を減少させ、しかも、低電流
で動作速度の速い装置が得られるという利点がある。
【０００６】図６は、従来のＣＭＯＳ半導体メモリ装置
のチャージアップ／ダウン回路の詳細構成を示した回路
図である。ノード１０１には、所定のタイミングで異な
った電位レベルの電圧ＶN が供給される。そして、この
ノード１０１の電圧ＶN が昇圧電圧ＶPPになったとき、
トランジスタＭＮ１がＯＮして、ノード１０２と１０３
とが接続される。また、トランジスタＭＰ１はクロック
信号φＡに応答してＯＮ／ＯＦＦし、内部供給電圧ＩＶ
CCをノード１０１に供給する。また、トランジスタＭＰ
２はクロック信号φＢに応答して昇圧電圧ＶPPをノード
１０１に供給する。さらに、トランジスタＭＮ２はクロ
ック信号φＣに応答して基準電源電圧ＶSSをノード１０
１に供給する。
のチャージアップ／ダウン回路の詳細構成を示した回路
図である。ノード１０１には、所定のタイミングで異な
った電位レベルの電圧ＶN が供給される。そして、この
ノード１０１の電圧ＶN が昇圧電圧ＶPPになったとき、
トランジスタＭＮ１がＯＮして、ノード１０２と１０３
とが接続される。また、トランジスタＭＰ１はクロック
信号φＡに応答してＯＮ／ＯＦＦし、内部供給電圧ＩＶ
CCをノード１０１に供給する。また、トランジスタＭＰ
２はクロック信号φＢに応答して昇圧電圧ＶPPをノード
１０１に供給する。さらに、トランジスタＭＮ２はクロ
ック信号φＣに応答して基準電源電圧ＶSSをノード１０
１に供給する。
【０００７】図７は、図６の回路に供給される各種のク
ロック信号とノード１０１の電圧ＶN との関係を示すタ
イミングチャートである。なお、図６の回路において、
トランジスタＭＮ１，ＭＮ２はそれぞれＮＭＯＳトラン
ジスタであり、トランジスタＭＰ１，ＭＰ２はＰＭＯＳ
トランジスタである。ＰＭＯＳトランジスタＭＰ１，Ｍ
Ｐ２の基板には、それぞれ昇圧電圧ＶPPが供給される。
ロック信号とノード１０１の電圧ＶN との関係を示すタ
イミングチャートである。なお、図６の回路において、
トランジスタＭＮ１，ＭＮ２はそれぞれＮＭＯＳトラン
ジスタであり、トランジスタＭＰ１，ＭＰ２はＰＭＯＳ
トランジスタである。ＰＭＯＳトランジスタＭＰ１，Ｍ
Ｐ２の基板には、それぞれ昇圧電圧ＶPPが供給される。
【０００８】このような回路構成と図７に示すようなタ
イミングチャートにより、図６の回路がプリチャージモ
ードにある場合には、クロック信号φＡがロウレベルＶ
SSになり、トランジスタＭＰ１がターンオンして、ノー
ド１０１に内部供給電圧ＩＶCCが供給される。また、活
性モードに入ったときには、クロック信号φＢがロウレ
ベルＶSSとなり、トランジスタＭＰ２がターンオンされ
るため、ノード１０１の電圧ＶN は内部供給電圧ＩＶCC
から昇圧電圧ＶPPの電位レベルまで上昇する。そして、
ノード１０１の電圧ＶN が内部供給電圧ＩＶCCの電位レ
ベルから昇圧電圧ＶPPの電位レベルまで上昇したとき、
トランジスタＭＮ１がターンオンし、ノード１０２と１
０３とが電気的に接続される。一方、ノード１０１の電
圧ＶN が、内部供給電圧ＩＶCCの電位レベルから基準電
源電圧ＶSSの電位レベルに下降したときには、二つのノ
ード１０２，１０３は、電気的に絶縁される。
イミングチャートにより、図６の回路がプリチャージモ
ードにある場合には、クロック信号φＡがロウレベルＶ
SSになり、トランジスタＭＰ１がターンオンして、ノー
ド１０１に内部供給電圧ＩＶCCが供給される。また、活
性モードに入ったときには、クロック信号φＢがロウレ
ベルＶSSとなり、トランジスタＭＰ２がターンオンされ
るため、ノード１０１の電圧ＶN は内部供給電圧ＩＶCC
から昇圧電圧ＶPPの電位レベルまで上昇する。そして、
ノード１０１の電圧ＶN が内部供給電圧ＩＶCCの電位レ
ベルから昇圧電圧ＶPPの電位レベルまで上昇したとき、
トランジスタＭＮ１がターンオンし、ノード１０２と１
０３とが電気的に接続される。一方、ノード１０１の電
圧ＶN が、内部供給電圧ＩＶCCの電位レベルから基準電
源電圧ＶSSの電位レベルに下降したときには、二つのノ
ード１０２，１０３は、電気的に絶縁される。
【０００９】図７のタイミングチャートから明らかなよ
うに、マスタークロックはＴ１〜Ｔ５の位相（ｐｈａｓ
ｅ）に分かれており、プリチャージモードである位相Ｔ
１では、マスタークロックは電圧ＩＶCCの電位レベルを
維持し、クロック信号φＡは電圧ＶSSのままである。こ
のとき、クロック信号φＢとφＣとは、それぞれ電圧Ｖ
PPと電圧ＶSSに維持されている。したがって、トランジ
スタＭＰ１がターンオンされ、トランジスタＭＰ２とＭ
Ｎ２とはターンオフされて、ノード１０１の電圧ＶN は
電圧ＩＶCCの電位レベルまで上昇する。トランジスタＭ
Ｎ１は、そのゲートに電圧ＩＶCCが供給されるため、こ
の電圧ＩＶCC以下の電位を持つノード１０２と１０３と
は、トランジスタＭＮ１がターンオンされることによ
り、電気的に接続される。
うに、マスタークロックはＴ１〜Ｔ５の位相（ｐｈａｓ
ｅ）に分かれており、プリチャージモードである位相Ｔ
１では、マスタークロックは電圧ＩＶCCの電位レベルを
維持し、クロック信号φＡは電圧ＶSSのままである。こ
のとき、クロック信号φＢとφＣとは、それぞれ電圧Ｖ
PPと電圧ＶSSに維持されている。したがって、トランジ
スタＭＰ１がターンオンされ、トランジスタＭＰ２とＭ
Ｎ２とはターンオフされて、ノード１０１の電圧ＶN は
電圧ＩＶCCの電位レベルまで上昇する。トランジスタＭ
Ｎ１は、そのゲートに電圧ＩＶCCが供給されるため、こ
の電圧ＩＶCC以下の電位を持つノード１０２と１０３と
は、トランジスタＭＮ１がターンオンされることによ
り、電気的に接続される。
【００１０】回路が位相Ｔ２の活性モードに入ると、ク
ロック信号φＡは電圧ＶPPの電位レベルとなり、クロッ
ク信号φＢは電圧ＶSSの電位レベルに変化する。したが
って、昇圧電圧ＶPPが、トランジスタＭＰ２を介してノ
ード１０１に供給される。
ロック信号φＡは電圧ＶPPの電位レベルとなり、クロッ
ク信号φＢは電圧ＶSSの電位レベルに変化する。したが
って、昇圧電圧ＶPPが、トランジスタＭＰ２を介してノ
ード１０１に供給される。
【００１１】２次プリチャージモードを示す位相Ｔ３
と、２次活性モードを示す位相Ｔ４においては、トラン
ジスタＭＮ２がターンオンするため、ノード１０１の電
圧ＶNはＶPPからＶSSまで下降する。これは、トランジ
スタＭＮ２のゲートに供給されるクロック信号φＣがハ
イレベルとなるためである。
と、２次活性モードを示す位相Ｔ４においては、トラン
ジスタＭＮ２がターンオンするため、ノード１０１の電
圧ＶNはＶPPからＶSSまで下降する。これは、トランジ
スタＭＮ２のゲートに供給されるクロック信号φＣがハ
イレベルとなるためである。
【００１２】次いで、位相Ｔ５のプリチャージモードで
は、クロック信号φＢがハイレベルを維持する反面、ク
ロック信号φＣはロウレベルを維持するため、トランジ
スタＭＰ２及びＭＮ２はターンオフ状態となる。一方、
クロック信号φＡがロウレベルとなれば、トランジスタ
ＭＰ１はターンオン状態となり、ノード１０２の電圧Ｖ
N はＶSSからＩＶCCまで上昇する。
は、クロック信号φＢがハイレベルを維持する反面、ク
ロック信号φＣはロウレベルを維持するため、トランジ
スタＭＰ２及びＭＮ２はターンオフ状態となる。一方、
クロック信号φＡがロウレベルとなれば、トランジスタ
ＭＰ１はターンオン状態となり、ノード１０２の電圧Ｖ
N はＶSSからＩＶCCまで上昇する。
【００１３】このような電源供給回路において、ＰＭＯ
ＳトランジスタＭＰ１の役割は非常に重要である。すな
わち、トランジスタＭＮ１を制御するノード１０１が電
圧ＩＶCCから電圧ＶPPにプリチャージされたとき、図５
に示す昇圧電圧発生器２０は、これに対応するため大き
な電源供給能力を持たなければならない。このために
は、昇圧電圧発生器を構成するトランジスタの面積を増
加させる必要があり、このためチップサイズは増大す
る。
ＳトランジスタＭＰ１の役割は非常に重要である。すな
わち、トランジスタＭＮ１を制御するノード１０１が電
圧ＩＶCCから電圧ＶPPにプリチャージされたとき、図５
に示す昇圧電圧発生器２０は、これに対応するため大き
な電源供給能力を持たなければならない。このために
は、昇圧電圧発生器を構成するトランジスタの面積を増
加させる必要があり、このためチップサイズは増大す
る。
【００１４】このような問題点を解決するためには、Ｐ
ＭＯＳトランジスタＭＰ１を利用してノード１０１の電
圧ＶN をあらかじめ電圧ＩＶCCまでプリチャージしてお
けばよい。
ＭＯＳトランジスタＭＰ１を利用してノード１０１の電
圧ＶN をあらかじめ電圧ＩＶCCまでプリチャージしてお
けばよい。
【００１５】図８は、図６で使用されるトランジスタＭ
Ｐ１の構造を示す断面図である。トランジスタＭＰ１
は、Ｐ型シリコン基板内に形成されたＮ−ウェル上に形
成される。トランジスタＭＰ１のゲート電極にはクロッ
ク信号φＡが供給され、Ｐ+ ソース領域には電圧ＩＶCC
が供給され、高濃度Ｐ+ ドレイン領域にはノード１０１
から電圧ＶN が供給される。Ｎ−ウェルには、基板バイ
アスとして昇圧電圧ＶPPが供給される。
Ｐ１の構造を示す断面図である。トランジスタＭＰ１
は、Ｐ型シリコン基板内に形成されたＮ−ウェル上に形
成される。トランジスタＭＰ１のゲート電極にはクロッ
ク信号φＡが供給され、Ｐ+ ソース領域には電圧ＩＶCC
が供給され、高濃度Ｐ+ ドレイン領域にはノード１０１
から電圧ＶN が供給される。Ｎ−ウェルには、基板バイ
アスとして昇圧電圧ＶPPが供給される。
【００１６】図９は、半導体メモリチップに所定の電源
電圧を供給して、一定時間後に所定の電位レベルに上昇
させるパワーアップ時の各電源電圧のセットアップ特性
を示したものである。図中のＥＶCCは、外部供給電圧を
示す。
電圧を供給して、一定時間後に所定の電位レベルに上昇
させるパワーアップ時の各電源電圧のセットアップ特性
を示したものである。図中のＥＶCCは、外部供給電圧を
示す。
【００１７】パワーセットアップ時には、内部供給電圧
ＩＶCCと昇圧電圧ＶPPとは、外部供給電圧ＥＶCCの電圧
上昇に応じて、図９に示すような電圧上昇カーブを有し
ている。時刻ｔ１において内部供給電圧ＩＶCCはセット
アップが開始され、時刻ｔ２において昇圧電圧ＶPPのセ
ットアップが開始される。図から明らかなように、電圧
ＶPPのセットアップは、電圧ＩＶCCのセットアップが始
まった後、一定時間が経過してから開始されるため、パ
ワーアップの初期、すなわち時刻ｔ３以前ではノード１
０４、すなわちトランジスタＭＰ１のソースに電気的に
接続されたノードでは、そこに印加される電圧ＩＶCCが
トランジスタＭＰ１のウェルバイアスノード１０５、す
なわちトランジスタＭＰ１のバルクと電気的に接続され
たノードに印加される電圧ＶPPよりも高くなる。これ
は、図５に示すように、昇圧電圧ＶPPは、内部供給電圧
発生器１０から供給される電圧ＩＶCCにより昇圧電圧Ｖ
PPを発生する構成となっているためである。
ＩＶCCと昇圧電圧ＶPPとは、外部供給電圧ＥＶCCの電圧
上昇に応じて、図９に示すような電圧上昇カーブを有し
ている。時刻ｔ１において内部供給電圧ＩＶCCはセット
アップが開始され、時刻ｔ２において昇圧電圧ＶPPのセ
ットアップが開始される。図から明らかなように、電圧
ＶPPのセットアップは、電圧ＩＶCCのセットアップが始
まった後、一定時間が経過してから開始されるため、パ
ワーアップの初期、すなわち時刻ｔ３以前ではノード１
０４、すなわちトランジスタＭＰ１のソースに電気的に
接続されたノードでは、そこに印加される電圧ＩＶCCが
トランジスタＭＰ１のウェルバイアスノード１０５、す
なわちトランジスタＭＰ１のバルクと電気的に接続され
たノードに印加される電圧ＶPPよりも高くなる。これ
は、図５に示すように、昇圧電圧ＶPPは、内部供給電圧
発生器１０から供給される電圧ＩＶCCにより昇圧電圧Ｖ
PPを発生する構成となっているためである。
【００１８】したがって、パワーアップの初期において
は、電圧ＩＶCCと電圧ＶPPとの間に電圧差が発生し、ト
ランジスタＭＰ１のソースとウェルバイアスノード１０
５との間において、Ｐ−Ｎ接合を順方向バイアスする方
向に電位差が発生する。したがって、ノード１０４から
ノード１０５にクロック信号φＡの印加に関係なく電流
が流れる、いわゆるラッチアップが発生し、トランジス
タの作動欠陥となる。
は、電圧ＩＶCCと電圧ＶPPとの間に電圧差が発生し、ト
ランジスタＭＰ１のソースとウェルバイアスノード１０
５との間において、Ｐ−Ｎ接合を順方向バイアスする方
向に電位差が発生する。したがって、ノード１０４から
ノード１０５にクロック信号φＡの印加に関係なく電流
が流れる、いわゆるラッチアップが発生し、トランジス
タの作動欠陥となる。
【００１９】
【発明が解決しようとする課題】本発明は、上述したパ
ワーアップ時に発生するラッチアップを防止し、回路を
安定に作動させることのできる半導体装置を提供するこ
とを目的とする。
ワーアップ時に発生するラッチアップを防止し、回路を
安定に作動させることのできる半導体装置を提供するこ
とを目的とする。
【００２０】
【課題を解決するための手段】本発明の半導体装置は、
所定のタイミングで異なった電位レベルの電圧が供給さ
れるノードと、第１のクロック信号に応答して前記ノー
ドに基準電源電圧を供給する第１の回路手段と、第２の
クロック信号に応答して前記ノードに前記基準電源電圧
より電位レベルの高い第１の電源電圧を供給する第２の
回路手段と、第３のクロック信号に応答して前記ノード
に前記第１の電源電圧よりも電位レベルの高い第２の電
源電圧を供給する第３の回路手段とを具備した半導体装
置において、前記第２の回路手段は、ドレインが前記ノ
ードに接続され、ゲートに前記第２のクロック信号が供
給され、基板バイアスとして前記第２の電源電圧が供給
されるＰＭＯＳトランジスタと、前記ＰＭＯＳトランジ
スタのソースに、前記第１及び第２の電源電圧の印加時
に、前記第２の電源電圧の電位レベルより所定の電位だ
け低く保たれつつ前記第１の電源電圧まで上昇する電圧
を供給する負荷手段、とを含む構成とする。
所定のタイミングで異なった電位レベルの電圧が供給さ
れるノードと、第１のクロック信号に応答して前記ノー
ドに基準電源電圧を供給する第１の回路手段と、第２の
クロック信号に応答して前記ノードに前記基準電源電圧
より電位レベルの高い第１の電源電圧を供給する第２の
回路手段と、第３のクロック信号に応答して前記ノード
に前記第１の電源電圧よりも電位レベルの高い第２の電
源電圧を供給する第３の回路手段とを具備した半導体装
置において、前記第２の回路手段は、ドレインが前記ノ
ードに接続され、ゲートに前記第２のクロック信号が供
給され、基板バイアスとして前記第２の電源電圧が供給
されるＰＭＯＳトランジスタと、前記ＰＭＯＳトランジ
スタのソースに、前記第１及び第２の電源電圧の印加時
に、前記第２の電源電圧の電位レベルより所定の電位だ
け低く保たれつつ前記第１の電源電圧まで上昇する電圧
を供給する負荷手段、とを含む構成とする。
【００２１】また、本発明の半導体装置は、所定のタイ
ミングで基準電源電圧、第１の電源電圧および第２の電
源電圧が供給されるノードと、外部の電源電圧の供給を
受け、前記基準電源電圧より電位レベルの高い前記第１
の電源電圧を発生する内部供給電圧発生回路と、前記第
１の電源電圧の供給を受け、前記第１の電源電圧より電
位レベルの高い前記第２の電源電圧を発生する昇圧電圧
発生回路と、第１のクロック信号に応答して前記ノード
に前記基準電源電圧を供給する第１の回路手段と、第２
のクロック信号に応答して前記ノードに前記第１の電源
電圧を供給する第２の回路手段であって、ドレインが前
記ノードに接続され、ゲートに前記第２のクロック信号
が供給され、基板バイアスとして前記第２の電源電圧が
供給されるＰＭＯＳトランジスタと、前記ＰＭＯＳトラ
ンジスタのソースに前記第１及び第２の電源電圧の印加
時に、前記第２の電源電圧の電位レベルより所定の電位
だけ低く保たれつつ、前記第１の電源電圧まで上昇する
電圧を供給する負荷手段とからなる前記第２の回路手段
と、第３のクロック信号に応答して前記ノードに前記第
２の電源電圧を供給する第３の回路手段とを設けた構成
とする。
ミングで基準電源電圧、第１の電源電圧および第２の電
源電圧が供給されるノードと、外部の電源電圧の供給を
受け、前記基準電源電圧より電位レベルの高い前記第１
の電源電圧を発生する内部供給電圧発生回路と、前記第
１の電源電圧の供給を受け、前記第１の電源電圧より電
位レベルの高い前記第２の電源電圧を発生する昇圧電圧
発生回路と、第１のクロック信号に応答して前記ノード
に前記基準電源電圧を供給する第１の回路手段と、第２
のクロック信号に応答して前記ノードに前記第１の電源
電圧を供給する第２の回路手段であって、ドレインが前
記ノードに接続され、ゲートに前記第２のクロック信号
が供給され、基板バイアスとして前記第２の電源電圧が
供給されるＰＭＯＳトランジスタと、前記ＰＭＯＳトラ
ンジスタのソースに前記第１及び第２の電源電圧の印加
時に、前記第２の電源電圧の電位レベルより所定の電位
だけ低く保たれつつ、前記第１の電源電圧まで上昇する
電圧を供給する負荷手段とからなる前記第２の回路手段
と、第３のクロック信号に応答して前記ノードに前記第
２の電源電圧を供給する第３の回路手段とを設けた構成
とする。
【００２２】
【発明の実施の形態】図１は、本発明の半導体装置の電
源供給部の構成を示した回路図で、図６に示す従来の回
路と同一部分には同一符号を付し、その詳細説明は省略
する。
源供給部の構成を示した回路図で、図６に示す従来の回
路と同一部分には同一符号を付し、その詳細説明は省略
する。
【００２３】本発明では、パワーアップ初期にトランジ
スタＭＰ１がラッチアップするのを防止するため、ＰＭ
ＯＳトランジスタＭＰ１のソースと内部供給電圧ＩＶCC
供給ノード１０６との間に、負荷手段を設けている。図
１に示す実施の形態では、ＮＭＯＳトランジスタＭＮ３
を負荷手段として用いている。トランジスタＭＮ３のソ
ースはトランジスタＭＰ１のソースに接続され、ドレイ
ンはノード１０６を介して内部供給電圧ＩＶCCに接続さ
れる。また、ゲートには、昇圧電圧ＶPPが供給される。
他の構成は、図６に示す従来の回路構成と同様である。
スタＭＰ１がラッチアップするのを防止するため、ＰＭ
ＯＳトランジスタＭＰ１のソースと内部供給電圧ＩＶCC
供給ノード１０６との間に、負荷手段を設けている。図
１に示す実施の形態では、ＮＭＯＳトランジスタＭＮ３
を負荷手段として用いている。トランジスタＭＮ３のソ
ースはトランジスタＭＰ１のソースに接続され、ドレイ
ンはノード１０６を介して内部供給電圧ＩＶCCに接続さ
れる。また、ゲートには、昇圧電圧ＶPPが供給される。
他の構成は、図６に示す従来の回路構成と同様である。
【００２４】この新たに付加した負荷手段トランジスタ
ＭＮ３は、パワーアップ時に、図２に示すような電圧Ｉ
ＶCCの特性を有する。すなわち、パワーアップ時に電圧
ＶPPに対してΔＶだけ低い電位を保ちながら、図２に示
すような立ち上がり特性を示す。図中において、Ｖ
TNは、負荷手段であるＮＭＯＳトランジスタＭＮ３のス
レッショルド電圧を示す。
ＭＮ３は、パワーアップ時に、図２に示すような電圧Ｉ
ＶCCの特性を有する。すなわち、パワーアップ時に電圧
ＶPPに対してΔＶだけ低い電位を保ちながら、図２に示
すような立ち上がり特性を示す。図中において、Ｖ
TNは、負荷手段であるＮＭＯＳトランジスタＭＮ３のス
レッショルド電圧を示す。
【００２５】図２に示すセットアップ特性から明らかな
ように、昇圧電圧ＶPPと内部供給電圧ＩＶCCとがそれぞ
れ飽和領域に達するまでのパワーアップ時において、内
部供給電圧ＩＶCCは常に昇圧電圧ＶPPよりも所定の電位
レベルだけ低い電位レベルを保ちながら上昇する。
ように、昇圧電圧ＶPPと内部供給電圧ＩＶCCとがそれぞ
れ飽和領域に達するまでのパワーアップ時において、内
部供給電圧ＩＶCCは常に昇圧電圧ＶPPよりも所定の電位
レベルだけ低い電位レベルを保ちながら上昇する。
【００２６】図３は、図１に示す回路のトランジスタＭ
Ｐ１とトランジスタＭＮ３とで構成される回路部分を示
すＣＭＯＳ素子の断面図である。パワーアップ初期にト
ランジスタＭＮ３のゲートに昇圧電圧ＶPPが印加され、
トランジスタＭＰ１のソースに連結されたノード１０４
の電圧Ｖsourceは、トランジスタＭＮ３によって電位降
下があるため、ＶPP−ＶTNとなる。したがって、ノード
１０４とウェルバイアスノード１０５との間のＰ−Ｎ接
合は、常に逆方向バイアスを維持する。したがって、ラ
ッチアップが発生することは防止できる。
Ｐ１とトランジスタＭＮ３とで構成される回路部分を示
すＣＭＯＳ素子の断面図である。パワーアップ初期にト
ランジスタＭＮ３のゲートに昇圧電圧ＶPPが印加され、
トランジスタＭＰ１のソースに連結されたノード１０４
の電圧Ｖsourceは、トランジスタＭＮ３によって電位降
下があるため、ＶPP−ＶTNとなる。したがって、ノード
１０４とウェルバイアスノード１０５との間のＰ−Ｎ接
合は、常に逆方向バイアスを維持する。したがって、ラ
ッチアップが発生することは防止できる。
【００２７】電圧ＶPPが、ＩＶCC＋２ＶTNに達して完全
にセットアップ、すなわち、電圧ＶPPが飽和領域に入る
と、トランジスタＭＮ３によりスレッショルド電圧降下
はそれ以上は発生しないため、図２に示すように、ノー
ド１０４のソース電圧Ｖsourceは電圧ＩＶCCの飽和レベ
ルと同一になる。したがって、クロック信号φＡがロウ
レベルに変化すると、電圧ＩＶCCはトランジスタＭＰ１
を介してノード１０１に供給される。
にセットアップ、すなわち、電圧ＶPPが飽和領域に入る
と、トランジスタＭＮ３によりスレッショルド電圧降下
はそれ以上は発生しないため、図２に示すように、ノー
ド１０４のソース電圧Ｖsourceは電圧ＩＶCCの飽和レベ
ルと同一になる。したがって、クロック信号φＡがロウ
レベルに変化すると、電圧ＩＶCCはトランジスタＭＰ１
を介してノード１０１に供給される。
【００２８】なお、図１に示す実施の形態の回路では、
トランジスタＭＰ１のソースに単一のＮＭＯＳトランジ
スタＭＮ３を使用しているが、複数のＮＭＯＳトランジ
スタを直列接続して、ノード１０６とノード１０４との
間に接続するようにすることもできる。また、ＰＭＯＳ
トランジスタＭＰ１として並列接続された複数のトラン
ジスタを、ノード１０４とノード１０１との間に接続す
るようにしてもよい。
トランジスタＭＰ１のソースに単一のＮＭＯＳトランジ
スタＭＮ３を使用しているが、複数のＮＭＯＳトランジ
スタを直列接続して、ノード１０６とノード１０４との
間に接続するようにすることもできる。また、ＰＭＯＳ
トランジスタＭＰ１として並列接続された複数のトラン
ジスタを、ノード１０４とノード１０１との間に接続す
るようにしてもよい。
【００２９】このように、ＰＭＯＳトランジスタＭＰ１
のソース電圧Ｖsourceが昇圧電圧ＶPPのセットアップよ
り所定の時間だけ遅れるため、セットアップ中は、昇圧
電圧ＶPPと内部供給電圧ＩＶCCとの間に、ＮＭＯＳトラ
ンジスタＭＮ３のスレッショルド電圧ＶTNよりももっと
大きな電圧差ΔＶが発生するため、従来のように、パワ
ーアップの際にＰＭＯＳトランジスタにラッチアップが
発生することはない。
のソース電圧Ｖsourceが昇圧電圧ＶPPのセットアップよ
り所定の時間だけ遅れるため、セットアップ中は、昇圧
電圧ＶPPと内部供給電圧ＩＶCCとの間に、ＮＭＯＳトラ
ンジスタＭＮ３のスレッショルド電圧ＶTNよりももっと
大きな電圧差ΔＶが発生するため、従来のように、パワ
ーアップの際にＰＭＯＳトランジスタにラッチアップが
発生することはない。
【００３０】図４は、特定のノードが電圧ＶSS，Ｉ
ＶCC，ＶPPの動作電圧範囲を有する半導体メモリ装置
に、本発明が適用された例を示している。図中、ＭＰ１
１〜１７はＰＭＯＳトランジスタを、ＭＮ１１〜１９は
ＮＭＯＳトランジスタを、Ｃはキャパシティを、Ｉ１〜
５はインバーターを、Ｎ１はノアゲートを、それぞれ表
わしている。なお、図中の各シンボル中にＰが記された
構成部品は、電源電圧として昇圧電圧ＶPPを使用してい
ることを表わしている。
ＶCC，ＶPPの動作電圧範囲を有する半導体メモリ装置
に、本発明が適用された例を示している。図中、ＭＰ１
１〜１７はＰＭＯＳトランジスタを、ＭＮ１１〜１９は
ＮＭＯＳトランジスタを、Ｃはキャパシティを、Ｉ１〜
５はインバーターを、Ｎ１はノアゲートを、それぞれ表
わしている。なお、図中の各シンボル中にＰが記された
構成部品は、電源電圧として昇圧電圧ＶPPを使用してい
ることを表わしている。
【００３１】ＮＭＯＳトランジスタＭＮ１２，ＭＮ１
６，ＭＮ１９は、各々ＰＭＯＳトランジスタＭＰ１３，
ＭＰ１４，ＭＰ１７にそれぞれ一つずつ連結され、負荷
手段として動作する。
６，ＭＮ１９は、各々ＰＭＯＳトランジスタＭＰ１３，
ＭＰ１４，ＭＰ１７にそれぞれ一つずつ連結され、負荷
手段として動作する。
【００３２】図４に示す回路では、プリチャージモード
において、クロック信号φＥがロウレベルとなり、クロ
ック信号φＦがハイレベルに上昇すると、トランジスタ
ＭＮ１１とＭＮ１３とはターンオフし、トランジスタＭ
Ｐ１３はターンオンするため、トランジスタＭＮ１４が
導通し、ノード２０１はロウレベルとなる。ロウレベル
に変化したノード２０１が、二つのインバーターＩ３と
Ｉ４とを介して、トランジスタＭＰ１８のゲートに、基
準電源電圧ＶSSを印加すると、トランジスタＭＮ１８が
ターンオフする。一方、クロック信号φＦは、プリチャ
ージ以降もハイレベルを続けて維持するため、ノード２
０２はロウレベルとなり、ノード２０３はハイレベルに
なって、トランジスタＭＰ１５，ＭＰ１６はターンオフ
される。したがって、二つの入力端子がロウレベルのノ
ード２０１と２０２とに接続されたノアゲートＮ１が、
インバーターＩ５の入力端子にハイレベルを印加する
と、トランジスタＭＰ１７がターンオンする。その結
果、出力ノード２０４はハイレベル電圧ＩＶCCとなる。
において、クロック信号φＥがロウレベルとなり、クロ
ック信号φＦがハイレベルに上昇すると、トランジスタ
ＭＮ１１とＭＮ１３とはターンオフし、トランジスタＭ
Ｐ１３はターンオンするため、トランジスタＭＮ１４が
導通し、ノード２０１はロウレベルとなる。ロウレベル
に変化したノード２０１が、二つのインバーターＩ３と
Ｉ４とを介して、トランジスタＭＰ１８のゲートに、基
準電源電圧ＶSSを印加すると、トランジスタＭＮ１８が
ターンオフする。一方、クロック信号φＦは、プリチャ
ージ以降もハイレベルを続けて維持するため、ノード２
０２はロウレベルとなり、ノード２０３はハイレベルに
なって、トランジスタＭＰ１５，ＭＰ１６はターンオフ
される。したがって、二つの入力端子がロウレベルのノ
ード２０１と２０２とに接続されたノアゲートＮ１が、
インバーターＩ５の入力端子にハイレベルを印加する
と、トランジスタＭＰ１７がターンオンする。その結
果、出力ノード２０４はハイレベル電圧ＩＶCCとなる。
【００３３】次に、回路が活性モードに入り、クロック
信号φＦがロウレベルになると、ノード２０２はハイレ
ベルとなり、ノード２０３はロウレベルになる。その結
果、トランジスタＭＰ１５とＭＰ１６とがターンオン
し、トランジスタＭＰ１７はターンオフして、ノード２
０４は昇圧電圧ＶPPレベルに上昇する。
信号φＦがロウレベルになると、ノード２０２はハイレ
ベルとなり、ノード２０３はロウレベルになる。その結
果、トランジスタＭＰ１５とＭＰ１６とがターンオン
し、トランジスタＭＰ１７はターンオフして、ノード２
０４は昇圧電圧ＶPPレベルに上昇する。
【００３４】次いで、プリチャージモードに入り、クロ
ック信号φＦが再びハイレベルに変化すれば、トランジ
スタＭＰ１５とＭＰ１６とはターンオフし、トランジス
タＭＰ１７はターンオンされる。その結果、ノード２０
４はプリチャージされ、電圧ＩＶCCレベルとなる。
ック信号φＦが再びハイレベルに変化すれば、トランジ
スタＭＰ１５とＭＰ１６とはターンオフし、トランジス
タＭＰ１７はターンオンされる。その結果、ノード２０
４はプリチャージされ、電圧ＩＶCCレベルとなる。
【００３５】他の動作モードにおいて、クロック信号φ
ＥとφＦとが全てハイレベルになると、ノード２０１は
ハイレベルとなり、ノード２０２はロウレベルとなり、
トランジスタＭＰ１６とＭＰ１７とは全てターンオフさ
れる。すると、ノード２０１にハイレベル電圧が印加さ
れ、トランジスタＭＮ１８は導通状態となり、ノード２
０４は電位ＶSSのレベル、すなわちロウレベルとなる。
ＥとφＦとが全てハイレベルになると、ノード２０１は
ハイレベルとなり、ノード２０２はロウレベルとなり、
トランジスタＭＰ１６とＭＰ１７とは全てターンオフさ
れる。すると、ノード２０１にハイレベル電圧が印加さ
れ、トランジスタＭＮ１８は導通状態となり、ノード２
０４は電位ＶSSのレベル、すなわちロウレベルとなる。
【００３６】次に、再び、プリチャージモードとなり、
クロック信号φＥがロウレベルになると、ノード２０１
はロウレベルとなり、トランジスタＭＮ１８はターンオ
フされる。この時、ノード２０２はロウレベルを引き続
き維持するため、トランジスタＭＰ１７はノアゲートＮ
１とインバーターＩ５とによりターンオフされる。した
がって、ノード２０４は電圧ＶSSから電圧ＩＶCCレベル
に変化する。
クロック信号φＥがロウレベルになると、ノード２０１
はロウレベルとなり、トランジスタＭＮ１８はターンオ
フされる。この時、ノード２０２はロウレベルを引き続
き維持するため、トランジスタＭＰ１７はノアゲートＮ
１とインバーターＩ５とによりターンオフされる。した
がって、ノード２０４は電圧ＶSSから電圧ＩＶCCレベル
に変化する。
【００３７】
【発明の効果】以上詳細に説明したように、本発明で
は、内部供給電圧発生回路を構成するＰＭＯＳトランジ
スタに負荷手段を設けて、パワーアップ時の内部供給電
圧と昇圧電圧との立ち上がり特性を制御するようにした
ため、ＰＭＯＳトランジスタのラッチアップを防止する
ことができる。したがって、動作の安定した半導体装置
を実現することが可能となる。
は、内部供給電圧発生回路を構成するＰＭＯＳトランジ
スタに負荷手段を設けて、パワーアップ時の内部供給電
圧と昇圧電圧との立ち上がり特性を制御するようにした
ため、ＰＭＯＳトランジスタのラッチアップを防止する
ことができる。したがって、動作の安定した半導体装置
を実現することが可能となる。
【図１】本発明の実施の形態の一例を示す半導体装置の
電源供給部の回路構成を示す回路図。
電源供給部の回路構成を示す回路図。
【図２】図１の回路動作を説明するための特性図。
【図３】図１に示すトランジスタの断面構造を示す図。
【図４】本発明が適用された回路の構成を示す回路図。
【図５】電源供給回路を有する半導体装置の概略構成を
示すブロック図。
示すブロック図。
【図６】従来の半導体装置の電源供給部の構成を示す回
路図。
路図。
【図７】図６に供給される各種信号のタイミング図。
【図８】図６に示す回路に使用されるＰＭＯＳトランジ
スタの断面構造を示す図。
スタの断面構造を示す図。
【図９】図６に示す回路の電源セットアップ時の回路動
作を示す特性図。
作を示す特性図。
ＭＰ１，ＭＰ２ ＰＭＯＳトランジスタ ＭＮ１，ＭＮ２，ＭＮ３ ＮＭＯＳトランジスタ ＩＶCC 内部供給電圧 ＶPP 昇圧電圧 ＥＶCC，ＶCC 外部供給電圧 １０ 内部供給電圧発生器 ２０ 昇圧電圧発生器 ３０ 制御回路 １０１〜１０６ ノード
Claims (6)
- 【請求項１】 所定のタイミングで異なった電位レベル
の電圧が供給されるノードと、 第１のクロック信号に応答して前記ノードに基準電源電
圧を供給する第１の回路手段と、 第２のクロック信号に応答して前記ノードに前記基準電
源電圧より電位レベルの高い第１の電源電圧を供給する
第２の回路手段と、 第３のクロック信号に応答して前記ノードに前記第１の
電源電圧よりも電位レベルの高い第２の電源電圧を供給
する第３の回路手段とを具備した半導体装置において、 前記第２の回路手段は、 ドレインが前記ノードに接続され、ゲートに前記第２の
クロック信号が供給され、基板バイアスとして前記第２
の電源電圧が供給されるＰＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのソースに、前記第１及び第
２の電源電圧の印加時に、前記第２の電源電圧の電位レ
ベルより所定の電位だけ低く保たれつつ前記第１の電源
電圧まで上昇する電圧を供給する負荷手段、とを含むこ
とを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記負荷手段が、ドレインに前記第１の電源電圧が供給
され、ソースが前記ＰＭＯＳトランジスタのソースに接
続され、ゲートに前記第２の電源電圧が供給されるＮＭ
ＯＳトランジスタであることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 外部の電源電圧の供給を受け、前記第１の電源電圧を発
生する内部供給電圧発生回路を含むことを特徴とする半
導体装置。 - 【請求項４】 請求項１記載の半導体装置において、 前記第１の電源電圧の供給を受け、前記第２の電源電圧
を発生する昇圧電圧発生回路を含むことを特徴とする半
導体装置。 - 【請求項５】 所定のタイミングで基準電源電圧、第１
の電源電圧および第２の電源電圧が供給されるノード
と、 外部の電源電圧の供給を受け、前記基準電源電圧より電
位レベルの高い前記第１の電源電圧を発生する内部供給
電圧発生回路と、 前記第１の電源電圧の供給を受け、前記第１の電源電圧
より電位レベルの高い前記第２の電源電圧を発生する昇
圧電圧発生回路と、 第１のクロック信号に応答して前記ノードに前記基準電
源電圧を供給する第１の回路手段と、 第２のクロック信号に応答して前記ノードに前記第１の
電源電圧を供給する第２の回路手段であって、ドレイン
が前記ノードに接続され、ゲートに前記第２のクロック
信号が供給され、基板バイアスとして前記第２の電源電
圧が供給されるＰＭＯＳトランジスタと、前記ＰＭＯＳ
トランジスタのソースに前記第１及び第２の電源電圧の
印加時に、前記第２の電源電圧の電位レベルより所定の
電位だけ低く保たれつつ、前記第１の電源電圧まで上昇
する電圧を供給する負荷手段とからなる前記第２の回路
手段と、 第３のクロック信号に応答して前記ノードに前記第２の
電源電圧を供給する第３の回路手段とを設けることを特
徴とする半導体装置。 - 【請求項６】 請求項５記載の半導体装置において、 前記負荷手段が、ドレインに前記第１の電源電圧が供給
され、ソースが前記ＰＭＯＳトランジスタのソースに接
続され、ゲートに前記第２の電源電圧が供給されるＮＭ
ＯＳトランジスタであることを特徴とする半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950042799A KR0170514B1 (ko) | 1995-11-22 | 1995-11-22 | 승압 전원을 갖는 반도체 메모리 장치 |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231769A true JPH09231769A (ja) | 1997-09-05 |
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| KR (1) | KR0170514B1 (ja) |
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| KR100308197B1 (ko) * | 1999-04-27 | 2001-10-29 | 윤종용 | 반도체 장치의 전압 부스팅 회로 |
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| JP3754028B2 (ja) * | 2003-03-24 | 2006-03-08 | 株式会社東芝 | 半導体装置 |
| JP3947135B2 (ja) * | 2003-05-30 | 2007-07-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7853044B2 (en) * | 2005-01-13 | 2010-12-14 | Nvidia Corporation | Video processing system and method with dynamic tag architecture |
| KR100754328B1 (ko) | 2005-02-15 | 2007-08-31 | 삼성전자주식회사 | 내부전원전압 발생회로 및 이를 포함하는 반도체 메모리 장치 |
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| KR100719171B1 (ko) * | 2005-09-29 | 2007-05-18 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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| US7802113B2 (en) * | 2005-12-13 | 2010-09-21 | Silicon Laboratories Inc. | MCU with on-chip boost converter controller |
| JP5041760B2 (ja) * | 2006-08-08 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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| KR100897303B1 (ko) * | 2008-04-10 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 파워-업 신호 발생장치 |
| KR101145315B1 (ko) * | 2009-12-29 | 2012-05-16 | 에스케이하이닉스 주식회사 | 내부전압발생회로 |
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|---|---|---|---|---|
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| US5222040A (en) * | 1990-12-11 | 1993-06-22 | Nexcom Technology, Inc. | Single transistor eeprom memory cell |
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1995
- 1995-11-22 KR KR1019950042799A patent/KR0170514B1/ko not_active IP Right Cessation
-
1996
- 1996-11-08 TW TW085113645A patent/TW307043B/zh not_active IP Right Cessation
- 1996-11-22 US US08/755,477 patent/US5757714A/en not_active Expired - Lifetime
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