JPH10247386A

JPH10247386A - 昇圧電位供給回路及び半導体記憶装置

Info

Publication number: JPH10247386A
Application number: JP4790997A
Authority: JP
Inventors: Shigeki Tomishima; 茂樹冨嶋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-03-03
Filing date: 1997-03-03
Publication date: 1998-09-14
Also published as: US5909141A

Abstract

(57)【要約】【課題】比較的幅の広い電源電位の変動においても、
適切な昇圧電位を供給でき、消費電流の抑制が図れる昇
圧電位供給回路を得る。【解決手段】２Ｖccチャージポンプ回路１を常時活性
状態にする。そして、電源電位検知回路４は、電源電位
Ｖccを検知し、電源電位Ｖccが第１の比較電位を下回る
時、“Ｌ”の切り替え信号ＳＳを出力してスイッチ部３
をオン状態にすることにより、２Ｖccチャージポンプ回
路２を活性状態にし、比較的大きな第１の電荷供給能力
で昇圧電位Ｖppを供給させ、電源電位Ｖccが第１の比較
電位を上回る時、“Ｈ”の切り替え信号ＳＳを出力して
スイッチ部３をオフ状態にすることにより、２Ｖccチャ
ージポンプ回路を非活性状態にして、比較的小さな第２
の電荷供給能力で昇圧電位Ｖppを供給させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置、特
にダイナミック・ランダム・アクセス・メモリ等の半導
体記憶装置の昇圧電位供給回路に関する。

【０００２】

【従来の技術】図１３は従来のＤＲＡＭ全体の回路構成
を示すブロック図である。同図に示すように、外部アド
レスピンＰ１から入力されたアドレス信号はアドレスバ
ッファ２１を介して、アドレス信号を時分割してロウア
ドレスはロウデコーダ２２に、コラムアドレスはコラム
デコーダ２３に入力される。ロウデコーダ２２はロウア
ドレスをデコードし、そのデコード結果に基づき、ワー
ドドライバ２４はメモリセルアレイ１５内のワード線Ｗ
Ｌを選択的に活性化する。メモリアレイ２５内にＤＲＡ
Ｍのメモリセルがマトリックス状に配置されており、行
単位に共通のワード線ＷＬに接続され、列単位に共通の
ビット線ＢＬに接続される。

【０００３】コラムデコーダ２３は、コラムアドレスを
デコードして、そのデコード結果に基づきコラム選択線
であるビット線を選択する。その結果、読み出し時にお
いて、選択されたワード線とビット線の両方に接続され
たメモリセルのデータはセンスアンプ２６で増幅後、プ
リアンプ（図示せず）、出力バッファ２７を通って出力
ピンＰ０から出力される。

【０００４】ＤＲＡＭのメモリセルの構成を詳しく示し
たものを図１４に示す。ＤＲＡＭのメモリセルは１個の
ＮＭＯＳトランジスタ２１５と１個のキャパシタ２１７
とから構成される。ＮＭＯＳトランジスタ２１５のゲー
トがワード線ＷＬに接続され、ソース／ドレインの一方
がビット線にＢＬ、もう一方がキャパシタ２１７の一方
電極に接続される。このＮＭＯＳトランジスタ２１５が
形成される半導体基板（Ｐ型基板を用いている場合）の
基板電位は負電位のバックゲート電位（Ｖbb）になって
いることが多い。キャパシタのもう一方の電極はセルプ
レート電位Ｖcpに設定されている。

【０００５】メモリセルに“Ｈ”データ（Ｖccレベル）
を書き込む動作を図１５を用いて説明する。ビット線Ｂ
Ｌにはセンスアンプ２６（図１３参照）でＶccレベルが
伝えられている。そこで、ワード線ＷＬが対上げられキ
ャパシタのストレージノードＳＮにＶccを書き込む。

【０００６】この時、ＮＭＯＳトランジスタにかかる電
圧条件を図１６に示す。ビット線ＢＬ（ソース）がＶcc
レベルになると、基板電位Ｖbbのため、バックゲート電
位Ｖbsとして（Ｖbb−Ｖcc）という大きな値がかかる。
元々、メモリセルのＮＭＯＳトランジスタ２１５の閾値
（Ｖth）は、サブシュレッショルドリーク電流を小さく
し、リフレッシュ特性をよくするために通常の周辺ＮＭ
ＯＳトランジスタのものより高くしてある。

【０００７】そこに、ビット線ＢＬ側のソース電位がＶ
ccレベルに上昇し、バックゲート電位Ｖbsが大きくなる
と、メモリセルのＮＭＯＳトランジスタ２１５の閾値が
さらに高くなる。図１７は基板効果によるメモリセルの
トランジスタの閾値上昇の様子を示すグラフである。同
図に示すように、通常のＶbs＝ＶbbではＮＭＯＳトラン
ジスタ２１５の閾値がＶt1であったものが、キャパシタ
２１７にＶccレベルを書き込む時はＶt2と高くなる。

【０００８】ワード線ＷＬの“Ｈ”レベルはＶccのレベ
ルをメモリセルに確実に伝えるため、ＮＭＯＳトランジ
スタ２１５を強くＯＮ状態にしなければならない。その
ため、ワード線の“Ｈ”レベルはＶcc＋Ｖthのレベル
に、さらに、動作マージンαを考えて（Ｖcc＋Ｖth＋
α）の値が必要となってくる。

【０００９】ワード線ＷＬと電源電位Ｖccとの関係を図
１８に示す。メモリセルの閾値がＶccのレベルに比例し
て下がらないため、つまり、ほぼ同じ値をとるため、ワ
ード線ＷＬの電位はＶccに比例することになる。現在、
ワード線ＷＬの電位設定用に昇圧電位Ｖpp用の電源を用
いることが多い。ワードドライバの回路構成として、図
１９、図２０などが挙げられる。

【００１０】図１９において、ＮＡＮＤゲート３３はロ
ウアドレスを受け、そのデコード結果（“Ｌ”で選択、
“Ｈ”で非選択）をワードドライバ２４に出力する。ワ
ードドライバ２４は、ＰＭＯＳトランジスタ３４，３５
及びＮＭＯＳトランジスタ３６から構成され、ＰＭＯＳ
トランジスタ３４，３５のソースは共に昇圧電位Ｖppを
受け、ＰＭＯＳトランジスタ３５とＮＭＯＳトランジス
タ３６とによりＣＭＯＳインバータを構成する。このＣ
ＭＯＳインバータの出力部がワード線ＷＬに接続される
ともに、ＰＭＯＳトランジスタ３４のゲートに接続され
る。そして、ＣＭＯＳインバータの入力部とＰＭＯＳト
ランジスタ３４のドレインとがＮＡＮＤゲート３３の出
力を受ける。

【００１１】このような構成において、ＮＡＮＤゲート
３３の出力が“Ｌ”のとき、ＰＭＯＳトランジスタ３５
がオンし、ＮＭＯＳトランジスタ３６がオフするため、
ワード線ＷＬに昇圧電位Ｖppが付与される。一方、ＮＡ
ＮＤゲート３３の出力が“Ｈ”のとき、ＰＭＯＳトラン
ジスタ３５がオフし、ＮＭＯＳトランジスタ３６がオン
するため、ワード線ＷＬが“Ｌ”レベル（接地レベル）
に設定される。さらに、ＰＭＯＳトランジスタ３４がオ
ンし、昇圧電位ＶppがＣＭＯＳインバータの入力部に与
えられるため、ＰＭＯＳトランジスタ３５は確実にオフ
する。

【００１２】図２０において、ＮＡＮＤゲート３３の出
力をインバータ３７が受け、インバータ３７（“Ｈ”レ
ベルは昇圧電位Ｖpp）の出力がＮＭＯＳトランジスタ３
８を介してＮＭＯＳトランジスタ３９のゲートに付与さ
れる。ＮＭＯＳトランジスタ３８，３９は信号ＲＸ，接
地レベル間に直列に接続され、信号ＲＸは昇圧電位Ｖpp
を供給する。

【００１３】このような構成において、ＮＡＮＤゲート
３３の出力が“Ｌ”のとき、インバータ３７の出力は
“Ｈ”（昇圧電位Ｖpp）となり、ＮＭＯＳトランジスタ
３９がオンし、ＮＭＯＳトランジスタ４０がオフするた
め、ワード線ＷＬに昇圧電位Ｖppが与えられる。一方、
ＮＡＮＤゲート３３が“Ｈ”のとき、ＮＭＯＳトランジ
スタ３９がオフし、ＮＭＯＳトランジスタ４０がオンす
るため、ワード線ＷＬが“Ｌ”レベル（接地レベル）に
設定される。

【００１４】図２１は従来のＶpp発生回路の基本原理を
示す回路図である。プリチャージ回路４１（図９の中で
は電源とダイオードとして示す）がノードＮＡをＶccレ
ベルにプリチャージする。ノードＮＡにポンプキャパシ
タ４２が接続されており、一方電極を充電することにな
る。プリチャージ完了後、オシレータ４４からキャパシ
タ４２の他方電極に発振信号（ＧＮＤとＶccの振幅）を
与える。すると、ノードＮＡはＶccレベルから２倍のＶ
ccレベルに昇圧され、その電位を昇圧電位ノードＮppに
伝える。昇圧電位ノードＮppに流し出すスイッチ素子と
して、図２１ではダイオード４３を示している。

【００１５】図２２はチャージポンプ回路の一例であ
る。パルス型のクロック信号ＣＬＫが入力される。信号
ＣＬＫはキャパシタ６５及び６６の一方電極に与えられ
る。キャパシタ６７の他方電極側のノードＮＡはＮＭＯ
Ｓトランジスタ７３のドレインに、キャパシタ６５の他
方電極側のノードＮＢはＮＭＯＳトランジスタ７３のゲ
ートに接続されている。なお、ドレイン，ゲート共通の
ＮＭＯＳトランジスタ６９は電源電位ＶccとノードＮＡ
との間に介挿され、ドレイン，ゲート共通のＮＭＯＳト
ランジスタ７１は、電源電位ＶccとノードＮＢとの間に
介挿される。

【００１６】このような構成において、動作開始前、ノ
ードＮＡ、ＮＢは、ＮＭＯＳトランジスタ６９，７１に
よって、電源電位Ｖcc、もしくは、電源電位Ｖccより閾
値電圧分低いレベルの電位にプリチャージされている。
動作開始時に、キャパシタ６５，６７には、クロック信
号ＣＬＫが入力される。そして、クロック信号ＣＬＫが
接地レベル（０Ｖ）から電源電位Ｖccまで上昇すると、
ノードＮＡ、ＮＢの電位は、キャパシタ６７、６５の容
量結合により、電源電位Ｖccレベルから、その２倍のレ
ベルの２Ｖccレベルまで上昇する。このノードＮＡの２
Ｖccレベルの電位が、ＮＭＯＳトランジスタ７３を介し
て、昇圧電位ノードＮppに昇圧電位Ｖppとして供給され
る。ただし、チャージポンプ回路の最終ドライバは、Ｎ
ＭＯＳトランジスタ７３であるため、２ＶccからＮＭＯ
Ｓトランジスタ７３の閾値電圧分下がったレベルの電位
が、昇圧電位ノードＮppに供給されることになる。

【００１７】次に図２３に示すように、トリプルウェル
構造を用いた回路を示す。図２３に示すように、パルス
型のクロック信号ＣＬＫが入力される。信号ＣＬＫはキ
ャパシタ４５及び４６の一方電極に与えられる。キャパ
シタ４５の他方電極側のノードＮＡはＮＭＯＳトランジ
スタ４７のドレインに、キャパシタ４６の他方電極側の
ノードＮＢはＮＭＯＳトランジスタ７３のゲートに接続
されている。

【００１８】また、図２４の断面図に示すように、ＮＭ
ＯＳトランジスタ４７のドレインと、ＮＭＯＳトランジ
スタ４７が形成される島であるＰウェル領域２３１とは
電気的に接続されているため、Ｐウェル領域２３１から
ＮＭＯＳトランジスタ４７のソースであるＮ⁺領域２３
２にＰＮ接合で電位が伝えられる。

【００１９】よって、図２２で示したチャージポンプ回
路と同様な動作で、昇圧電位ノードＮppあら昇圧電位Ｖ
ppを出力させることができるが、昇圧電位Ｖppは２倍の
ＶccレベルからＰＮ接合電圧Ｖｖ低いレベルとなる。し
かしながら、ＰＮ接合電圧ＶｖはＮＭＯＳトランジスタ
の閾値よりは低いため、図２３で示したチャージポンプ
回路は、図２２で示したチャージポンプ回路よりは高い
レベルの昇圧電位Ｖppを発生することができる。

【００２０】図２５は、チャージポンプ回路の例の詳細
を示す回路図である。同図に示すように、チャージポン
プ回路はキャパシタ７５，７７、レベル変換回路７９及
びＮＭＯＳトランジスタ８１から構成される。

【００２１】キャパシタ７５は、クロック信号ＣＬＫが
入力されるノードとノードＮＡとの間に介挿される。レ
ベル変換回路７９は、クロック信号ＣＬＫの振幅を広げ
て、キャパシタ７７に出力する。キャパシタ７７は、レ
ベル変換回路７９とノードＮＢとの間に介挿される。Ｎ
ＭＯＳトランジスタ８１は、ノードＮＡと昇圧電位ノー
ドＮppとの間に介挿され、ＮＭＯＳトランジスタ８１の
ゲートがノードＮＢとなる。

【００２２】このような構成において、すなわち、ＮＭ
ＯＳトランジスタ８１のゲートに入力される電位レベル
を、図１０のＮＭＯＳトランジスタ７３のゲートに入力
される電位レベル（２Ｖccレベル）より高いレベルにす
ることによって、ノードＮＡから昇圧電位ノードＮppに
供給される電位が、２Ｖccから、ＮＭＯＳトランジスタ
８１の閾値電圧分低下しないようにしたものである。

【００２３】図２６は、図２５のレベル変換回路７９の
詳細を示す回路図である。なお、図２５と同様の部分に
ついては同一の参照符号を付しその説明を適宜省略す
る。

【００２４】図２６を参照して、レベル変換回路７９
は、ＮＭＯＳトランジスタ８３，８５、ＰＭＯＳトラン
ジスタ８７，８９及びインバータ９１から構成される。
ＰＭＯＳトランジスタ８７とＮＭＯＳトランジスタ８３
とは昇圧電位Ｖpp，接地レベル間に直列に接続される。
ＰＭＯＳトランジスタ８９とＮＭＯＳトランジスタ８５
とは昇圧電位Ｖpp、接地レベル間に直列に接続される。
入力信号ＩＮとしてのクロック信号ＣＬＫは、ＮＭＯＳ
トランジスタ８３のゲートに入力される。インバータ９
１によって反転されたクロック信号ＣＬＫはＮＭＯＳト
ランジスタ８５のゲートに入力される。ＰＭＯＳトラン
ジスタ８９のゲートは、ＮＭＯＳトランジスタ８３のド
レインに接続され、ＰＭＯＳトランジスタ８７のゲート
はＮＭＯＳトランジスタ８５のドレインに接続される。
ＮＭＯＳトランジスタ８５のドレインから、出力信号Ｏ
ＵＴが図２５のキャパシタ７７に出力される。

【００２５】図２５及び図２６を参照して、チャージポ
ンプ回路の動作について説明する。レベル変換回路７９
に、接地レベルのクロック信号ＣＬＫが入力された場合
には、レベル変換回路７９は、キャパシタ７７に、接地
レベルの信号ＯＵＴを出力する。次に、クロック信号Ｃ
ＬＫが、接地電位ＧＮＤレベルから電源電位Ｖccになっ
たときは、レベル変換回路７９は、昇圧電位Ｖppレベル
の信号ＯＵＴをキャパシタ７７に出力する。すなわち、
キャパシタ７７には、昇圧電位Ｖppが与えられることに
なるため、結合容量によりノードＮＢの電位は、２Ｖcc
より高いレベルの電位になる。したがって、ＮＭＯＳト
ランジスタ８１の閾値電圧の影響を受けることなく、ノ
ードＮＡの２Ｖccレベルの電位を昇圧電位Ｖppとして昇
圧電位ノードＮppに伝えることができる。すなわち、昇
圧電位ノードＮppに伝えられる電位は、２ＶccからＮＭ
ＯＳトランジスタ８１の閾値電圧分下がることがない。

【００２６】図２７は、チャージポンプ回路の他の例を
詳細に示す回路図である。図２７を参照して、チャージ
ポンプ回路は、インバータ９３、ダイオード９５，９
７、ＮＭＯＳトランジスタ９９，１０１、ＰＭＯＳトラ
ンジスタ１０３及びキャパシタ１０５，１０７，１０９
から構成される。

【００２７】キャパシタ１０７は、クロック信号ＣＬＫ
が入力されるノードとノードＮＣとの間に接続される。
ＮＭＯＳトランジスタ１０１は、ノードＮＣと昇圧電位
ノードＮppとの間に接続され、そのゲートはノードＮＢ
に接続される。インバータ９３の入力ノードは、クロッ
ク信号ＣＬＫの入力ノードに接続される。インバータ９
３の出力ノードは、ＰＭＯＳトランジスタ１０３のゲー
ト及びＮＭＯＳトランジスタ９９のゲートに接続され
る。ダイオード９５、ＰＭＯＳトランジスタ１０３及び
ＮＭＯＳトランジスタ９９は、電源電位Ｖcc，接地レベ
ル間に直列に接続される。キャパシタ１０５は、クロッ
ク信号ＣＬＫの入力ノードとノードＮＡとの間に介挿さ
れる。キャパシタ１０９は、ＮＭＯＳトランジスタ９９
のドレインとノードＮＢとの間に介挿される。ダイオー
ド９７は、電源電位Ｖcc，ノードＮＢ間に介挿される。

【００２８】図２８は、図２７のチャージポンプ回路の
動作を説明するためのタイミング図である。図２７及び
図２８を参照して、チャージポンプ回路の動作を説明す
る。ノードＮＡはプリチャージ回路であるダイオード９
５によって電源電位Ｖccに充電されている。クロック信
号ＣＬＫが、０Ｖから電源電位Ｖccになると、容量結合
により、ノードＮＡの電位は、電源電位Ｖccレベルの２
倍の２Ｖccレベルになる。一方、ＰＭＯＳトランジスタ
１０３のゲートには、０Ｖの電位が与えられるためオン
する。したがって、ノードＮＡから、２Ｖccレベルの電
位がキャパシタ１０９に与えられる。ここまでの動作
が、接地レベル（０Ｖ）〜電源電位Ｖcc振幅だったクロ
ック信号ＣＬＫを接地レベル（０Ｖ）〜２Ｖcc振幅に広
げたことに相当する。このように、キャパシタ１０９に
は、２Ｖccレベルの電位が与えられるため、ノードＮＢ
の電位は、電源電位Ｖccレベルからその３倍の３Ｖccレ
ベルまで上げられる。したがって、キャパシタ１０７に
よって作られたノードＮＣにおける２Ｖccレベルの電位
は、３Ｖccの電位をゲートに受けるＮＭＯＳトランジス
タ１０１によって、ＮＭＯＳトランジスタ１０１の閾値
電圧分低下させることなく、そのまま昇圧電位ノードＮ
ppに伝えられる。

【００２９】また、図２９にＶpp電源の利用例を示す。
上記したチャージポンプ回路で作られた昇圧電位Ｖppは
ワードドライバ２４、ＲＸドライバ１８など、昇圧電位
Ｖppを必要とする回路の動作電源として利用される。Ｄ
ＲＡＭが実行状態になると、チャージポンプ回路から発
生する昇圧電位Ｖppは消費されてその電位は下がる。昇
圧電位Ｖppが下がった状態のままだと。活性状態のワー
ド線ＷＬの電位が十分に上がらなかったり、所望の電位
に達する時間が長くなったりして、ＤＲＡＭの性能劣
化、誤動作の要因となる。

【００３０】しかし、昇圧電位Ｖppを所望のレベルで維
持するため、常時、チャージポンプ回路を動作させてお
くと、消費電流が大きくなる。そこで、図３０で示すよ
うな回路が考えられる。図３０に示すように、昇圧電位
Ｖppが所定レベルを維持しているか否かを検知する検知
回路１９を設け、昇圧電位Ｖppが所定レベルを下回ると
“Ｌ”のポンプ活性信号バーＯＥを与えてリングオシレ
ータ２０を動作させる。そして、チャージポンプ回路２
８は、リングオシレータ２０からのクロック信号ＣＬＫ
に応じて、昇圧電位ノードＮppに昇圧電位Ｖppを発生す
る。一方、検知回路２０７は、昇圧電位ノードＮppの電
位レベルが所定レベル以上になると、“Ｈ”のポンプ活
性信号バーＯＥを与えてリングオシレータ２０の動作を
停止させる。このため、チャージポンプ回路２８は、昇
圧電位ノードＮppへの昇圧電位Ｖppの発生を停止する。

【００３１】図３１、図３２はそれぞれ検知回路１９の
構成例を示す回路図である。図３１において、昇圧電位
ノードＮppと接地レベルとの間にＮＭＯＳトランジスタ
１１１及び抵抗１１５が直列に接続され、ＮＭＯＳトラ
ンジスタ１１１のゲートに電源電位Ｖccが印加される。
このとき、ＮＭＯＳトランジスタ１１１はチャネル長を
通常より大きくして、メモリセルを構成するトランジス
タ（図１３のＮＭＯＳトランジスタ２１５）と同様の閾
値Ｖthを実現している。そして、ＮＭＯＳトランジスタ
１１１と抵抗１１５との間のノードＮＯより得られる信
号がポンプ非活性信号バーＯＥとなる。

【００３２】したがって、図３１の回路において、ポン
プ活性信号バーＯＥは、昇圧電位Ｖppが（Ｖcc＋Ｖth）
を上回るとが“Ｈ”となり、下回ると“Ｌ”になる。

【００３３】図３２において、検知回路１９は、ＰＭＯ
Ｓトランジスタ１１７，１１９及び抵抗１２１から構成
される。ＰＭＯＳトランジスタ１１７、ＰＭＯＳトラン
ジスタ１１９及び抵抗１２１は昇圧電位ノードＮppと接
地レベルとの間に直列に接続される。ＰＭＯＳトランジ
スタ１１７はダイオード接続され、ＰＭＯＳトランジス
タ１１９のゲートには電源電位Ｖccが印加される。な
お、ＰＭＯＳトランジスタ１１７，１１９の閾値電圧は
Ｖthpとする。そして、ＰＭＯＳトランジスタ１１９の
ドレインと抵抗１２１との間のノードＮＯより得られる
信号がポンプ活性信号バーＯＥとなる。

【００３４】したがって、図３２の回路において、ポン
プ活性信号バーＯＥは、昇圧電位Ｖppが（Ｖcc＋２Ｖth
p）を上回るとが“Ｈ”となり、下回ると“Ｌ”にな
る。

【００３５】このように、図３１及び図３２で示した構
成の検知回路１９は、昇圧電位ノードＮppから電荷が消
費され昇圧電位Ｖppが下がると、トランジスタ１１１
（１１９）はオフし、ポンプ活性信号バーＯＥが“Ｌ”
となり、チャージポンプ回路を再び動作させて昇圧電位
Ｖppを設定値以上に保つようにする。

【００３６】

【発明が解決しようとする課題】電源電位Ｖccが２Ｖ以
下というような低電源電位でのＤＲＡＭ動作を考える。
上述してきたチャージポンプ回路のような構成で昇圧電
位Ｖppを発生する場合、チャージポンプ回路の実力（最
高到達レベル）は理想的な回路であっても２倍の電源電
位Ｖccしか達成できない。つまり、昇圧電位Ｖppは電源
電位Ｖccの変化に対し、２倍の傾きを持つということで
ある。しかし、リフレッシュ特性を維持するためメモリ
セルの閾値（Ｖth）はＶccと比例して下げることはでき
ない。

【００３７】図３３において、直線Ｌｄは電源電位Ｖcc
の変化を示す。すなわち、直線Ｌｄに対しては、図３３
の縦軸は電源電位Ｖccである。ここで、メモリセルのＮ
ＭＯＳトランジスタ２１５（図２）の閾値電圧Ｖthは、
電源電位Ｖccと同じ傾きで下げることはできない。すな
わち、閾値電圧Ｖthは、電源電位Ｖccに関係なくほぼ同
じ値である。このため、昇圧電位Ｖppが最低限必要とす
る電位レベルは、電源電位Ｖccとほぼ同じ傾きになる。
なお、直線Ｌｃは、昇圧電位Ｖppが最低限必要とする電
位レベルを示している。

【００３８】さらに、実際には、昇圧電位Ｖppが最低限
必要とする電位レベルとしては、（Ｖcc＋Ｖth）の値
に、動作マージンｍ２（０．数Ｖ）と、検知回路１９
（図３０）を制御するときの制御マージンｍ１（０．数
Ｖ）とを加える必要がある。昇圧電位Ｖppが、実際に最
低限必要とする電位レベルを直線Ｌｂで示している。な
お、メモリセルを構成するＮＭＯＳトランジスタの閾値
電圧Ｖthを電源電位Ｖccと同じ傾きで下げることができ
ないのは、リフレッシュ特性を維持するためであり、制
御マージンｍ１が必要となるのは、チャージポンプ回路
２８（図３０）が頻繁に動作して、消費電流が増えない
ようにするためである。以上をまとめると、実際に必要
とされる昇圧電位Ｖppの最低限の電位レベルは、（Ｖcc
＋Ｖth＋ｍ１＋ｍ２）である（図３３の直線Ｌｂ）。

【００３９】昇圧電位Ｖppを発生する昇圧電位発生回路
が、発生し得る最大の昇圧電位Ｖｐｐは、電源電位Ｖｃ
ｃの低下に伴い急激に低下する。ここで、図３３の直線
Ｌａは、昇圧電位発生回路が発生し得る最大の昇圧電位
Ｖppの電位レベルを示している。

【００４０】このような急激な低下は、昇圧電位発生回
路が発生し得る最大の昇圧電位Ｖppが、２Ｖccレベルで
あるため、昇圧電位発生回路が発生し得る最大の昇圧電
位Ｖppが電源電位Ｖccの２倍の傾きとなるからである。

【００４１】図３３において、電源電位ＶccがＶｂ
（３．３Ｖ程度）のときは、すなわち、電源電位Ｖccが
比較的大きいときは、昇圧電位発生回路が発生し得る最
大の昇圧電位Ｖpp（直線Ｌａ）が、実際に必要な昇圧電
位Ｖpp（直線Ｌｂ）を十分超えているため間題はない。

【００４２】しかし、電源電位Ｖccが、Ｖａ（１．５Ｖ
程度）以下のとき、すなわち、電源電位Ｖccが２Ｖ以下
というように小さいときは間題が生じる。すなわち、電
源電位ＶccがＶａのときは、昇圧電位発生回路が発生し
得る最大の昇圧電位Ｖpp（直線Ｌａ）と、実際に最低娘
必要な昇圧電位Ｖpp（直線Ｌｂ）とがほぼ同じになり、
電源電位ＶccがＶａ以下のときは、昇圧電位発生回路が
発生し得る最大の昇圧電位Ｖppが、実際に最低限必要な
昇圧電位Ｖppより小さくなる。このため、電源電位Ｖcc
が小さいと、従来の昇圧電位発生回路では、実際に必要
な昇圧電位Ｖppを供給することができないという問題点
があった。

【００４３】図３４は、従来のＤＲＡＭの別の間題点を
説明するために用いる、昇圧電位Ｖppを供給する電源を
示す回路図である。なお、図２１と同様の部分について
は同−の参照符号を付しその説明を適宜省略する。ま
た、図３４のスイッチ４９は、図２１のダイオード４３
に相当するものである。

【００４４】図３４を参照して、負荷側のキャパシタ４
８の容量値をＣｖとすると、キャパシタ４８には、（Ｃ
ｖ・Ｖpp）の電荷が蓄積されていることになる。この意
味で、キャパシタ４８が接続される昇圧電位ノードＮpp
は、昇圧電位Ｖppを供給する電源であると言える。

【００４５】ここで、１回の動作期間中（１サイクル
中）、電源Ｎppは、ある決まった電荷量、すなわち、
（Ｃｖ・Ｖpp）を消費する。このため、その消費される
電荷を１サイクル中に昇圧電位発生回路から矢印ａの方
向に補わないと、次のサイクルに入ったときには、昇圧
電位Ｖppが所定の電位以下に下がって誤動作を起こす危
険性がある。

【００４６】昇圧電位発生回路から補給できる電荷量
は、キャパシタ（ポンプキャパシタ）４２の容量Ｃｐと
すると、Ｃｐ・（２Ｖcc−Ｖpp）となる。もし、（２Ｖ
cc−Ｖpp）の値が小さいと、すなわち、昇圧電位発生回
路が発生し得る最大の昇圧電位と昇圧電位が必要とする
最低の電位との差が小さいと、キャパシタ（ポンプキャ
パシタ）４２の値を大きく設定する必要があり、チップ
サイズの増大という弊害を起こす。

【００４７】低電源電位動作時、昇圧電位Ｖpp用チャー
ジポンプ回路ポンプの到達レベルが２倍のＶccで不十分
なら２倍以上の値を出すポンプ回路の採用が解決策の一
つである。そのポンプ回路構成は特開平７−４６８２５
号公報にも詳しく記載されている。しかし、電源電位の
幅が広いワイドレンジなＤＲＡＭ実現をめざす時、電源
電位Ｖccが低い時はＶccの２倍以上のＶppを発生させれ
ばよいが、Ｖccが高い時はＶccの２倍以上のレベルは不
必要になるばかりか、チャージポンプ回路内のポンプキ
ャパシタの容量が大きいままだと電荷を過剰に供給し
て、逆に昇圧電位Ｖppの上がり過ぎを起こし、信頼性、
消費電流の増大などの問題を新たに生じる。

【００４８】この発明は上記問題点を解決するためにな
されたもので、比較的幅の広い電源電位の変動において
も、適切な昇圧電位を供給でき、消費電流の抑制が図れ
る昇圧電位供給回路を得ることを目的とする。

【００４９】

【課題を解決するための手段】この発明に係る請求項１
記載の昇圧電位供給回路は、昇圧電位を昇圧電位ノード
から供給する回路であって、電源電位を検知して、検知
した前記電源電位に基づき制御信号を出力する電源電位
検知手段と、前記電源電位を昇圧して前記昇圧電位を昇
圧電位ノードに発生する昇圧電位発生手段とを備え、前
記昇圧電位発生手段は、前記制御信号に基づき決定され
る電荷供給能力で前記昇圧電位を発生している。

【００５０】また、請求項２記載の昇圧電位供給回路の
ように、前記制御信号は、前記電源電位が第１の比較電
位より低い第１の状態であるか前記電源電位が前記第１
の比較電位よりも高い第２の状態であるかを指示する情
報を少なくとも含み、前記昇圧電位発生手段は、前記制
御信号が前記第１の状態を指示するとき、比較的大きな
第１の電荷供給能力で前記昇圧電位を発生し、前記制御
信号が前記第２の状態を指示するとき、比較的小さな第
２の電荷供給能力で前記昇圧電位を発生するように構成
してもよい。

【００５１】また、請求項３記載の昇圧電位供給回路の
ように、前記昇圧電位発生手段は、活性状態時に、前記
電源電位を昇圧して第１の部分電荷供給能力で前記昇圧
電位を前記昇圧電位ノードに発生する第１のチャージポ
ンプ手段と、活性状態時に、前記電源電位を昇圧して第
２の部分電荷供給能力で前記昇圧電位を前記昇圧電位ノ
ードに発生する第２のチャージポンプ手段とを備え、前
記第１のチャージポンプ手段は常に活性状態であり、前
記第２のチャージポンプ手段は前記制御信号が前記第１
の状態を指示するとき活性状態となり、前記制御信号が
前記第２の状態を指示するとき非活性状態となるように
構成してもよい。

【００５２】また、請求項４記載の昇圧電位供給回路の
ように、前記昇圧電位は、前記電源電位の２倍程度の大
きさの電位を含んでもよい。

【００５３】また、請求項５記載の昇圧電位供給回路の
ように、前記昇圧電位は、前記電源電位の３倍程度の大
きさの電位を含んでもよい。

【００５４】また、請求項６記載の昇圧電位供給回路の
ように、前記制御信号は、前記電源電位が第１の比較電
位より低い第１の状態であるか、前記電源電位が前記第
１の比較電位よりも高く第２の比較電位よりも低い第２
の状態であるか、前記電源電位が前記第２の比較電位よ
りも第３の状態であるかを指示する情報を少なくとも含
み、前記昇圧電位発生手段は、前記制御信号が前記第１
の状態を指示するとき、比較的大きな第１の電荷供給能
力で前記昇圧電位を発生し、前記制御信号が前記第２の
状態を指示するとき、比較的小さな第２の電荷供給能力
で前記昇圧電位を発生する、前記制御信号が前記第３の
状態を指示するとき、前記第２の電荷供給能力より十分
小さい第３の電荷供給能力で前記昇圧電位を発生するよ
うに構成してもよい。

【００５５】また、請求項７記載の昇圧電位供給回路の
ように、前記昇圧電位発生手段は、活性状態時に、前記
電源電位を昇圧して第１の部分電荷供給能力で前記昇圧
電位を前記昇圧電位ノードに発生する第１のチャージポ
ンプ手段と、活性状態時に、前記電源電位を昇圧して第
２の部分電荷供給能力で前記昇圧電位を前記昇圧電位ノ
ードに発生する第２のチャージポンプ手段と、活性状態
時に、前記電源電位を昇圧して第３の部分電荷供給能力
で前記昇圧電位を前記昇圧電位ノードに発生する第３の
チャージポンプ手段とを備え、前記第１のチャージポン
プ手段は常に活性状態であり、前記第２のチャージポン
プ手段は前記制御信号が前記第１の状態を指示するとき
活性状態となり、前記制御信号が前記第２の状態または
前記第３の状態を指示するとき非活性状態となり、前記
第３のチャージポンプ手段は前記制御信号が前記第１の
状態または前記第２の状態を指示するとき活性状態とな
り、前記制御信号が前記第３の状態を指示するとき非活
性状態なるように構成してもよい。

【００５６】また、請求項８記載の昇圧電位供給回路の
ように、前記制御信号は第１及び第２の部分制御信号を
含み、前記電源電位検知手段は、前記電源電位に基づ
き、前記電源電位が前記第１の比較電位より低い前記第
１の状態であるか前記電源電位が前記第１の比較電位よ
りも高い前記第２の状態または前記第３の状態であるか
を指示する前記第１の部分制御信号を前記第２のチャー
ジポンプ手段に出力する第１の部分電源電位検知手段
と、前記電源電位に基づき、前記電源電位が前記第２の
比較電位より低い前記第１の状態または前記第２の状態
であるか前記電源電位が前記第２の比較電位よりも高い
前記第３の状態であるかを指示する前記第２の部分制御
信号を前記第３のチャージポンプ手段に出力する第２の
部分電源電位検知手段とを含んでもよい。

【００５７】この発明に係る請求項９記載の半導体記憶
装置は、請求項１記載の昇圧電位供給回路と、前記昇圧
電位ノードに接続され、前記昇圧電位を動作電源電位と
して動作する内部回路と、前記内部回路の動作によって
アクセス可能となるメモリセルアレイとを備えている。

【００５８】また、請求項１０記載の半導体記憶装置の
ように、前記メモリセルアレイはダイナミック型の複数
のメモリセルを有し、前記内部回路は前記複数のメモリ
セルのうち所定数のメモリセルを選択するためのメモリ
セル選択線を有し、選択状態のとき前記メモリセル選択
線を前記昇圧電位に設定するメモリセル選択線制御回路
を含んでもよい。

【００５９】

【発明の実施の形態】

＜実施の形態１＞図１はこの発明の実施の形態１である
昇圧電位供給回路の構成を示すブロック図である。同図
に示すように、２つの２Ｖccチャージポンプ回路１及び
２の共通出力が昇圧電位ノードＮppとなる。２Ｖccチャ
ージポンプ回路１は図示しないリングオシレータからの
発振信号ＣＬＫを常に受け、第１の部分電荷供給能力で
昇圧電位ノードＮppの昇圧電位Ｖppを発生する。一方、
２Ｖccチャージポンプ回路２は、スイッチ部３を介して
発振信号ＣＬＫを受け、スイッチ部３がオン状態のとき
活性状態となり、第２の部分電荷供給能力で昇圧電位ノ
ードＮppに昇圧電位Ｖppを発生する。

【００６０】実施の形態１の昇圧電位供給回路は、ＤＲ
ＡＭ内に設けられ、昇圧電位ノードＮppには昇圧電位Ｖ
ppを必要とするワードドライバ２４等のＲＡＭの内部回
路が接続され、昇圧電位Ｖppを動作電源電位とするワー
ドドライバ２４が駆動することにより、活性状態のワー
ド線ＷＬの電位を昇圧電位Ｖppにして、メモリセルアレ
イ２５内で昇圧電位Ｖppのワード線ＷＬに接続される所
定数のメモリセルにアクセスすることが可能となる。

【００６１】電源電位検知回路４は、電源電位Ｖccを受
け、電源電位Ｖccを検知して電源電位が第１の比較電位
以上のときオフを指示する切り替え信号ＳＳをスイッチ
部３に出力し、第１の比較電位以下のときオンを指示す
る切り替え信号ＳＳをスイッチ部３に出力する。

【００６２】２Ｖccチャージポンプ回路１及び２の内部
構成は、図２３，図２５及び図２７で示した回路構成と
同様であり、ポンプキャパシタ（図２３のキャパシタ４
５、図２５のキャパシタ７５、図２７のキャパシタ１０
７）の容量値は同じとする。したがって、第１の部分電
荷供給能力と第２の部分電荷供給能力とは同じになる。

【００６３】図２はスイッチ部３の詳細を示す回路図で
ある。同図に示すように、スイッチ部３はＯＲゲート３
１及びインバータ３２から構成され、ＯＲゲート３１は
一方入力に発振信号ＣＬＫを受け、他方入力に切り替え
信号ＳＳを受け、その出力がインバータ３２の入力に付
与される。そして、インバータ３２の出力が２Ｖccチャ
ージポンプ回路２に与えられる。

【００６４】このような構成において、切り替え信号Ｓ
Ｓが“Ｈ”のとき発振信号ＣＬＫに関係なく、インバー
タ３２の出力は“Ｈ”になるため、２Ｖccチャージポン
プ回路２には固定電圧“Ｈ”が与えられることになっ
て、２Ｖccチャージポンプ回路２は非活性状態となる。
一方、切り替え信号ＳＳが“Ｌ”のとき発振信号ＣＬＫ
がそのままインバータ３２の出力として現れるため、２
Ｖccチャージポンプ回路２は活性状態となる。

【００６５】図３は、図１の電源電位検知回路４の詳細
を示す回路図である。なお図１と同様の部分については
同一の参照符号を付しその説明を適宜省略する。

【００６６】図３を参照して、電源電位検知回路４は、
ＰＭＯＳトランジスタ１５５，１５７，１５９，１６
１，１６３，１６５、ＮＭＯＳトランジスタ１６７，１
６９及び抵抗素子１７１から構成される。

【００６７】ＰＭＯＳトランジスタ１５５，１５７，１
５９及び抵抗素子１７１は、電源電位Ｖcc、接地レベル
間に直列に接続される。ＰＭＯＳトランジスタ１５５，
１５７，１５９は各々ダイオード接続される。ＰＭＯＳ
トランジスタ１６１，１６３及びＮＭＯＳトランジスタ
１６７は、電源電位Ｖcc，接地レベル間に直列に接続さ
れる。ＰＭＯＳトランジスタ１６１のゲートには、（Ｖ
cc−Ｖthp）の電位が与えられる。ここで、ＰＭＯＳト
ランジスタ１６１の閾値電圧をＶthpとする。また、Ｐ
ＭＯＳトランジスタ１５５〜１５９の閾値電圧もＶthp
とする。ＰＭＯＳトランジスタ１６３及びＮＭＯＳトラ
ンジスタ１６７のゲートはノードＮＡに接続される。Ｐ
ＭＯＳトランジスタ１６５及びＮＭＯＳトランジスタ１
６９は電源電位Ｖcc，接地電位レベル間に直列に接続さ
れＣＭＯＳインバータを構成する。上記ＣＭＯＳインバ
ータの入力部には、ＮＭＯＳトランジスタ１６７のドレ
インに接続され、出力部（ＮＭＯＳトランジスタ１６９
のドレイン）から切り替え信号ＳＳが出力される。

【００６８】このような構成において、電源電位Ｖccが
３Ｖthp（第１の比較電位）より高いと、ノードＮＡは
充電される。このためＰＭＯＳトランジスタ１６３がオ
フし、ＮＭＯＳトランジスタ１６７がオンする。これに
応じて、ＰＭＯＳトランジスタ１６５がオンし、ＮＭＯ
Ｓトランジスタ１６９がオフする。したがって、電源電
位Ｖccの電位レベルが３Ｖthpより大きいときには、
“Ｈ”レベルの切換信号ＳＳが図１のスイッチ部３に出
力される。その結果、スイッチ部３はオフし、２Ｖccチ
ャージポンプ回路２には固定電圧“Ｈ”が与えられるた
め、２Ｖccチャージポンプ回路２は非活性状態となる。

【００６９】−方、電源電位Ｖccが、３Ｖthpより小さ
いときには、ノードＮＡは充電されない。このため、Ｐ
ＭＯＳトランジスタ１６３がオンし、ＮＭＯＳトランジ
スタ１６７がオフする。これに応じて、ＰＭＯＳトラン
ジスタ１６５はオフし、ＮＭＯＳトランジスタ１６９が
オンする。したがって、電源電位Ｖccが３Ｖthpより小
さいときには、“Ｌ”レベルの切換信号ＳＳが図１のス
イッチ部３に出力される。その結果、スイッチ部３はオ
ンし、２Ｖccチャージポンプ回路２には発振信号ＣＬＫ
がそのまま与えられるため、２Ｖccチャージポンプ回路
２は活性状態となる。

【００７０】図４は、図１の電源電位検知回路４の他の
例の詳細を示す回路図である。同図に示すように、電源
電位検知回路は、定電位発生回路１７７、コンパレータ
１７９及び抵抗素子１７３，１７５から構成される。電
源電位Ｖcc，接地レベル間に直列に接続される抵抗素子
１７３及び抵抗素子１７５によってレベルシフタ回路を
構成している。

【００７１】定電位発生回路１７７は、コンパレータ１
７９の負入力に一定レベルの参照電位ＶＲを与える。抵
抗素子１７３，１７５からなるレベルシフタ回路は、電
源電位Ｖccをレベルシフトして得られるレベルシフト電
位ＶＳをコンパレータ１７９の正入力に与える。ここ
で、抵抗１７３，１７５による抵抗比をＲα（≦１）と
ある。

【００７２】コンパレータ１７９は、参照電位ＶＲとレ
ベルシフト電位ＶＳとを比較し、レベルシフト電位ＶＳ
が参照電位ＶＲより大きい場合には、すなわち、電源電
位Ｖccが電位｛ＶＲ／Ｒα（第１の比較電位）｝より大
きい場合には、“Ｈ”レベルの切換信号ＳＳを図１のス
イッチ部３に出力する。一方、コンパレータ１７９は、
参照電位ＶＲより、レベルシフト電位ＶＳが小さい場合
には、“Ｌ”レベルの切換信号ＳＳを図１のスイッチ部
３に出力する。

【００７３】このように、図３で示した回路構成の電源
電位検知回路４では、電源電位ＶccとＰＭＯＳトランジ
スタの閾値３個分の電位（３Ｖthｐ）とを比較して、切
り替え信号ＳＳを出力し、図４で示した回路構成の電源
電位検知回路４は、電源電位Ｖccがレベルシフトされた
レベルシフト電位ＶＳと参照電位ＶＲとを比較して切り
替え信号ＳＳを出力している。

【００７４】図５は電源電位Ｖccの変化に対する、実施
の形態１の昇圧電位供給回路の昇圧電位Ｖpp変化を示す
グラフである。なお、図５において、直線Ｌｅが実施の
形態１の昇圧電位発生回路が確実に発生し得る最大の昇
圧電位Ｖppを示し、直線Ｌｂはワードドライバ２４等の
内部回路が実際に必要な昇圧電位Ｖppを示し、直線Ｌｄ
は電源電位Ｖccの変化を示す。なお、図３３と同様の部
分については同一の参照符号を付しその説明を適宜省略
する。

【００７５】ここで、図５において、電位Ｖｃを電源電
位検知回路４によって切り替え信号ＳＳの“Ｈ”，
“Ｌ”が切り替わる第１の比較電位とする。

【００７６】このような構成の実施の形態１の昇圧電位
供給回路は、電源電位Ｖccを電源電位検知回路４により
検知し、電源電位Ｖccが第１の比較電位Ｖｃを下回る
時、電源電位検知回路４から“Ｌ”の切り替え信号ＳＳ
を出力させ、スイッチ部３をオン状態にする。その結
果、常時活性状態の２Ｖccチャージポンプ回路１に加
え、２Ｖccチャージポンプ回路２をも活性状態にし、そ
の電荷供給能力（第１の電荷供給能力＋第２の電荷供給
能力）は２Ｖccチャージポンプ回路１の活性時の２倍に
なり、比較的大きなものとなる。

【００７７】したがって、電源電位Ｖccが電位Ｖａ
（１．５Ｖ程度）近傍の比較的低電位な場合であって
も、２Ｖccチャージポンプ回路１及び２による比較的大
きな電荷供給能力（第１の電荷供給能力）で、昇圧電位
ノードＮppに確実に２Ｖccの昇圧電位Ｖppを供給するこ
とができるため、電源電位Ｖccが電位Ｖａまで低下して
も、ワードドライバ２４等のＤＲＡＭの内部回路が実際
に必要な電位を満足する昇圧電位Ｖppを供給することが
できる。

【００７８】一方、電源電位Ｖccが第１の比較電位Ｖｃ
を上回る時、電源電位検知回路４から“Ｈ”の切り替え
信号ＳＳを出力させ、スイッチ部３をオフ状態にする。
その結果、２Ｖccチャージポンプ回路２は非活性状態と
なり、常時活性状態の２Ｖccチャージポンプ回路１のみ
によって第１の部分電荷供給能力（第２の電荷供給能
力）で昇圧電位Ｖppが供給される。

【００７９】したがって、２Ｖccチャージポンプ回路１
のみによる比較的小さな電荷供給能力（第２の電荷供給
能力）で、昇圧電位ノードＮppに昇圧電位Ｖppを供給す
るため、昇圧電位Ｖpp（Ｌｅ）は２Ｖccを下回るが、実
際に必要な電位（Ｌｂ）を十分に上回っているため問題
はない。さらに、電荷供給能力を必要最小限に抑えるこ
とによる消費電力の低減が図れるという効果を奏する。

【００８０】したがって、実施の形態１の昇圧電位供給
回路を有するＤＲＡＭにおけるワードドライバ２４（図
１参照）は、電源電位Ｖccに変動があっても、メモリセ
ルアレイ２５内で昇圧電位Ｖppのワード線ＷＬに接続さ
れる所定数のメモリセルに正確にアクセスすることがで
きる。

【００８１】また、実施の形態１では、２Ｖccチャージ
ポンプ回路１及び２それぞれの第１及び第２の部分電荷
供給能力を同一に設定したが、その必然性はなく、第１
の部分電荷供給能力及び第２の部分電荷供給能力を異な
る値に設定してもよい。

【００８２】＜実施の形態２＞図６はこの発明の実施の
形態２である昇圧電位供給回路の構成を示すブロック図
である。同図に示すように、３つの２Ｖccチャージポン
プ回路１１，１２及び１３の共通出力が昇圧電位ノード
Ｎppとなる。２Ｖccチャージポンプ回路１は図示しない
リングオシレータからの発振信号ＣＬＫを常に受け、第
１の部分電荷供給能力で昇圧電位ノードＮppの昇圧電位
Ｖppを発生する。一方、２Ｖccチャージポンプ回路１２
は、スイッチ部１４を介して発振信号ＣＬＫを受け、ス
イッチ部１４がオン状態のとき活性状態となり、第２の
部分電荷供給能力で昇圧電位ノードＮppに昇圧電位Ｖpp
を発生する。また、２Ｖccチャージポンプ回路１３は、
スイッチ部１５を介して発振信号ＣＬＫを受け、スイッ
チ部１５がオン状態のとき活性状態となり、第３の部分
電荷供給能力で昇圧電位ノードＮppに昇圧電位Ｖppを発
生する。

【００８３】電源電位検知回路１６は、電源電位Ｖccを
受け、電源電位が第１の比較電位Ｖｃ（図５参照）以上
のときオフを指示する切り替え信号ＳＳ１をスイッチ部
１４に出力し、第１の比較電位以下のときオンを指示す
る切り替え信号ＳＳ１をスイッチ部１４に出力する。

【００８４】電源電位検知回路１７は、電源電位Ｖccを
受け、例えば、通常動作時のレベルを十分上回る第２の
比較電位（４Ｖ程度）のときオフを指示する切り替え信
号ＳＳ２をスイッチ部１５に出力し、第２の比較電位以
下のときオンを指示する切り替え信号ＳＳ２をスイッチ
部１５に出力する。

【００８５】２Ｖccチャージポンプ回路１１，１２及び
１３の内部構成は、実施の形態２の２Ｖccチャージポン
プ回路１及び２同様、図２３，図２５及び図２７で示し
た回路構成となる。ただし、第１の部分電荷供給能力は
非常に小さく、第２及び第３の部分電荷供給能力はそれ
ぞれ第１の部分電荷供給能力より十分大きく、実施の形
態１の２Ｖccチャージポンプ回路１の第１の部分電荷供
給能力（＝第２の部分電荷供給能力）と同レベルであ
る。

【００８６】スイッチ部１４，１５は実施の形態１のス
イッチ部３と同様の内部構成であり、電源電位検知回路
１６，１７は実施の形態１の電源電位検知回路４と同様
の内部構成である。ただし、電源電位検知回路１６と電
源電位検知回路１７とは電源電位Ｖccと比較する比較電
位のレベルが異なる。

【００８７】このような構成の実施の形態２の昇圧電位
供給回路は、電源電位Ｖccを電源電位検知回路１６，１
７により検知し、電源電位Ｖccが第１の比較電位Ｖｃを
下回る時、電源電位検知回路１６及び１７から共に
“Ｌ”の切り替え信号ＳＳ１及びＳＳ２を出力させ、ス
イッチ部１４，１５を共にオン状態にする。その結果、
常時活性状態の２Ｖccチャージポンプ回路１１に加え、
２Ｖccチャージポンプ回路１２及び１３をも活性状態に
し、その電荷供給能力は十分大きくなる。

【００８８】したがって、電源電位Ｖccが電位Ｖａ近傍
の比較的低い電位であっても、２Ｖccチャージポンプ回
路１１〜１３による第１〜第３の部分電荷供給能力の和
となる電荷供給能力（第１の電荷供給能力）で、昇圧電
位ノードＮppに確実に２Ｖccの昇圧電位Ｖppを供給する
ことができるため、電源電位ＶccがＶａまで低下しても
実際に必要な電位を満足する昇圧電位Ｖppを供給するこ
とができる。

【００８９】一方、電源電位Ｖccが第１の比較電位Ｖｃ
を上回り、第２の比較電位以下の時、電源電位検知回路
１６から“Ｈ”の切り替え信号ＳＳ１を出力させ、電源
電位検知回路１７から“Ｌ”の切り替え信号ＳＳ２を出
力させ、スイッチ部１４をオフ状態、１５をオン状態に
する。その結果、２Ｖccチャージポンプ回路１２は非活
性状態、２Ｖccチャージポンプ回路１３は活性状態とな
るため、常時活性状態の２Ｖccチャージポンプ回路１１
と２Ｖccチャージポンプ回路１３とによって、比較的小
さな昇圧電位Ｖppが供給される。

【００９０】したがって、２Ｖccチャージポンプ回路１
１及び１３による第１及び第３の部分電荷供給能力の和
となる比較的小さな電荷供給能力（第２の電荷供給能
力）で、昇圧電位ノードＮppに昇圧電位Ｖppを供給する
ため、昇圧電位Ｖpp（Ｌａ）は２Ｖccを若干下回るが、
実際に必要な電位（Ｌｂ）を十分に上回っているため問
題はない。さらに、電荷供給能力を必要最小限に抑える
ことによる消費電力の低減が図れるという効果を奏す
る。

【００９１】さらに、電源電位Ｖccが第２の比較電位を
上回る時、電源電位検知回路１６及び１７から共に
“Ｈ”の切り替え信号ＳＳ１及びＳＳ２を出力させ、ス
イッチ部１４，１５を共にオフ状態にする。その結果、
２Ｖccチャージポンプ回路１２及び１３は共に非活性状
態となり、常時活性状態の２Ｖccチャージポンプ回路１
１のみによって昇圧電位Ｖppが供給され、その電荷供給
能力（第３の電荷供給能力）は非常に小さくなる。

【００９２】初期不良のあるＤＲＡＭ等を取り除きたい
場合、通常動作で用いる電位より高い４Ｖを超える電源
電位Ｖccを与えてテストする。

【００９３】しかしながら、昨今デバイスの微細化が進
み、トランジスタのゲート酸化膜が年々薄くなる傾向に
あるため、電源電位Ｖccに対して昇圧電位Ｖppが必要以
上に高くなると、テスト時にゲート酸化膜を破壊してし
まい、正常なＤＲＡＭを破壊してしまう恐れがある。

【００９４】このようなテスト時を考慮して、電源電位
Ｖccが第２の比較電位以上になるとき、実施の形態２の
昇圧電位供給回路は、最も小さい電荷供給能力である第
３の電荷供給能力で昇圧電位Ｖppを供給するため、電源
電位Ｖccに対して昇圧電位Ｖppが必要以上に高くなら
ず、ゲート酸化膜を破壊することなく、テストを支障な
く実行可能にできるという効果を奏する。

【００９５】＜実施の形態３＞図７はこの発明の実施の
形態３である昇圧電位供給回路の構成を示すブロック図
である。同図に示すように、２つの３Ｖccチャージポン
プ回路５及び６の共通出力が昇圧電位ノードＮppとな
る。３Ｖccチャージポンプ回路５は図示しないリングオ
シレータからの発振信号ＣＬＫを常に受け、第１の部分
電荷供給能力で昇圧電位ノードＮppの昇圧電位Ｖppを発
生する。一方、３Ｖccチャージポンプ回路６は、スイッ
チ部７を介して発振信号ＣＬＫを受け、スイッチ部７が
オン状態のとき活性状態となり、第２の部分電荷供給能
力（第１の部分電荷供給能力と同じ能力）で昇圧電位ノ
ードＮppに昇圧電位Ｖppを発生する。

【００９６】電源電位検知回路８は、電源電位Ｖccを受
け、電源電位が第１の比較電位以上のときオフを指示す
る切り替え信号ＳＳをスイッチ部７に出力し、第１の比
較電位以下のときオンを指示する切り替え信号ＳＳをス
イッチ部７に出力する。なお、スイッチ部７の内部構成
は図２で示した実施の形態１のスイッチ部３と同様であ
り、電源電位検知回路８の内部構成は図３，図４で示し
た実施の形態１の電源電位検知回路４のと同様である。

【００９７】図８は３Ｖccチャージポンプ回路５（６）
の内部構成の一例を示す回路図である。同図に示すよう
に、３Ｖcc発生チャージポンプ回路５は、キャパシタ１
２３，１２５、ダイオード１２７，１２９、ＮＭＯＳト
ランジスタ１３１及びレベル変換回路１３３から構成さ
れる。

【００９８】キャパシタ１２３は、クロック信号ＣＬＫ
の入力ノードとノードＮＡとの間に介挿される。ダイオ
ード１２７のアノードは電源電位Ｖccを受け、カソード
はノードＮＡに接続される。キャパシタ１２５はレベル
変換回路１３３の出力ノードとノードＮＢとの間に介挿
される。ダイオード１２９のアノードは電源電位Ｖcc受
け、カソードはノードＮＢに接続される。ＮＭＯＳトラ
ンジスタ１３１は、ノードＮＢと昇圧電位ノードＮppと
の間に介挿される。ＮＭＯＳトランジスタ１３１のゲー
トは、ノードＮＢに接続される。なお、レベル変換回路
１３３の内部構成は、図２６で示したレベル変換回路と
同様である。ただし、図２６のレベル変換回路の昇圧電
位Ｖppを受けるノードが、電源電位Ｖccをダイオード１
２７を受けるノードＮＡに置き代わる点が異なる。ノー
ドＮＡは、プリチャージ回路としてのダイオード１２７
により、電源電位Ｖccレベルにされている。

【００９９】このような構成において、キャパシタ１２
３に与えられているクロック信号ＣＬＫが、接地レベル
から電源電位Ｖccレベルにされると、ノードＮＡの電位
は、キャパシタ１２３の容量結合により２Ｖccレベルに
なる。この２Ｖccレベルの電位を有するノードＮＡを動
作電源とするレベル変換回路１３３は、キャパシタ１２
５に、２Ｖccレベルの電位を出力することになる。すな
わち、レベル変換回路１３３は、接地レベル〜電源電位
Ｖccの振幅を有するクロック信号ＣＬＫを入力信号ＩＮ
として受け、入力信号ＩＮの振幅を広げて、接地レベル
〜２Ｖccの振幅を有する出力信号ＯＵＴを出力すること
になる。

【０１００】キャパシタ１２５に２Ｖccの電位が与えら
れると、電源電位Ｖccにプリチャージされているノード
ＮＢの電位が、キャパシタ１２５の容量結合により３Ｖ
ccになる。ＮＭＯＳトランジスタ１３１は、このような
ノードＮＢの３Ｖccレベルの電位を、昇圧電位ノードＮ
ppに伝える。ただし、正確には、ＮＭＯＳトランジスタ
１３１の閾値電圧Ｖthnの影響を受けるため、昇圧電位
ノードＮppには、（３Ｖcc−Ｖthn）の電位が伝えられ
ることになる。

【０１０１】このように、図８で示した構成の３Ｖccチ
ャージポンプ回路５（６）は、最大で、（３Ｖcc−Ｖth
n）の昇圧電位Ｖppを発生することができる。

【０１０２】図９は、３Ｖccチャージポンプ発生回路５
（６）の他の構成例を示す回路図である。なお、図８と
同様の部分については同一の参照符号を付しその説明は
適宜省略する。

【０１０３】図９を参照して、ＮＭＯＳトランジスタ１
３５は、ノードＮＢと昇圧電位ノードＮppとの間に介挿
される。ＮＭＯＳトランジスタ１３５のゲートはノード
ＮＢに介挿されている。このＮＭＯＳトランジスタ１３
５が、図８のＮＭＯＳトランジスタ１３１と異なるの
は、ＮＭＯＳトランジスタ１３５が、図２４で示したよ
うなトリプルウェル構造を採用していることである。こ
のように、図９の３Ｖcc発生チャージポンプ回路５は、
トリプルウェル構造のＮＭＯＳトランジスタ１３５を採
用しているため、図８のように、通常のＮＭＯＳトラン
ジスタ１３１を採用する場合に比べ、ノードＮＢの３Ｖ
ccレベルの電位を昇圧電位ノードＮppに伝える際の閾値
電圧の影響を小さくできる。

【０１０４】すなわち、図９の３Ｖcc発生チャージポン
プ回路５が発生し得る最大の昇圧電位Ｖppは、（３Ｖcc
−Ｖｖ）となり、ＰＮ接合電圧Ｖｖは閾値電圧Ｖthnよ
り小さいため、図８の構成の３Ｖcc発生チャージポンプ
回路５が発生し得る最大の昇圧電位Ｖppより大きくな
る。

【０１０５】図１０は、３Ｖcc発生チャージポンプ回路
５（６）の他の例の詳細を示す回路図である。同図に示
すように、３Ｖcc発生チャージポンプ回路５は、ダイオ
ード１４１，１４３、ＮＭＯＳトランジスタ１３７，１
３９、キャパシタ１４５，１４７及びインバータ１４９
から構成される。

【０１０６】キャパシタ１４５は、ノードＮＡとクロッ
ク信号ＣＬＫの入力ノードとの間に介挿される。ダイオ
ード１４１のアノードは電源電位Ｖccを受け、カソード
はノードＮＡに接続される。ＮＭＯＳトランジスタ１３
７のゲートはノードＮＡに接続される。ダイオード１４
３のアノードは電源電位Ｖccを受け、カソードはノード
ＮＢに接続される。ＮＭＯＳトランジスタ１３９は、ノ
ードＮＢと昇圧電位ノードＮppとの間に介挿される。Ｎ
ＭＯＳトランジスタ１３９のゲートはノードＮＢに接続
される。キャパシタ１４７は、ノードＮＢとインバータ
１４９の出力部との間に介挿される。インバータ１４９
の入力としてクロック信号ＣＬＫを受ける。なお、ＮＭ
ＯＳトランジスタ１３７，１３９の閾値は共にＶthnで
あるとする。

【０１０７】図１１は、図１０で示した構成の３Ｖcc発
生チャージポンプ回路５の動作を説明するためのタイミ
ング図である。

【０１０８】図１０及び図１１を参照して、３Ｖcc発生
チャージポンプ回路の動作を説明する。ノードＮＡはダ
イオード１４１によって、電源電位Ｖccにプリチャージ
されている。クロック信号ＣＬＫが接地レベル（０Ｖ）
から電源電位Ｖccにされると、キャパシタ１４５の容量
結合によりノードＮＡの電位は、２Ｖccレベルにされ
る。このノードＮＡの２Ｖccレベルの電位は、ＮＭＯＳ
トランジスタ１３７を介してノードＮＢに伝えられる。
したがって、電源電位Ｖccにプリチャージされていたノ
ードＮＢの電位は、電源電位Ｖccよりもさらに上昇し、
（２Ｖcc−Ｖthn）の電位になる。

【０１０９】次に、クロック信号ＣＬＫが電源電位Ｖcc
から接地レベル（０Ｖ）にされた場合には、クロック信
号ＣＬＫはインバータ１４９によって反転されるため、
電源電位Ｖccがキャパシタ１４７に与えられ、キャパシ
タ１４７の容量結合によって、（２Ｖcc−Ｖthn）の電
位を有するノードＮＢの電位は、（３Ｖcc−Ｖthn）ま
で上昇することになる。そして、ＮＭＯＳトランジスタ
１３９は、ノードＮＢの（３Ｖcc−Ｖthn）の電位を、
昇圧電位ノードＮppに昇圧電位Ｖppとして伝えることに
なる。ただし、正確には、閾値電圧Ｖthnを考慮する
と、ノードＮppには、（３Ｖcc−２Ｖthn）の電位が与
えられる。このように構成された３Ｖcc発生チャージポ
ンプ回路５では、最大で、（３Ｖcc−２Ｖthn）レベル
の昇圧電位Ｖppを発生することができる。

【０１１０】図１０で示した構成の３Ｖcc発生チャージ
ポンプ回路の動作をまとめると、ノードＮＡにおいて、
電源電位Ｖccに対して１回目の昇圧動作を施し、さら
に、ノードＮＢにおいて２回目の昇圧動作を施して、昇
圧電位ノードＮppに、（３Ｖcc-2Vthn）レベルの昇圧電
位Ｖppを発生する。

【０１１１】図１２は電源電位Ｖccの変化に対する、実
施の形態３の昇圧電位供給回路の昇圧電位Ｖpp変化を示
すグラフである。なお、図１２において、直線Ｌｆが実
施の形態３の昇圧電位発生回路が発生し得る最大の昇圧
電位Ｖppを示し、直線Ｌｂは実際に必要な昇圧電位Ｖpp
を示し、直線Ｌｄは電源電位Ｖccの変化を示す。

【０１１２】ここで、図１２において、電位Ｖｃ′を電
源電位検知回路８によって切り替え信号ＳＳが切り替わ
る第１の比較電位とする。

【０１１３】このような構成の実施の形態３の昇圧電位
供給回路は、電源電位Ｖccを電源電位検知回路８により
検知し、電源電位Ｖccが第１の比較電位Ｖｃ′を下回る
時、電源電位検知回路８から“Ｌ”の切り替え信号ＳＳ
を出力させ、スイッチ部７をオン状態にする。その結
果、常時活性状態の３Ｖccチャージポンプ回路５に加
え、３Ｖccチャージポンプ回路６をも活性状態にし、そ
の電荷供給能力（第１の電荷供給能力）は第１及び第２
の部分電荷供給能力の和となり、３Ｖccチャージポンプ
回路５の活性時の２倍になる。

【０１１４】したがって、電源電位Ｖccが電位Ｖａ′
（昇圧電位Ｖppが実際に必要な電位と一致する電位）近
傍であっても、３Ｖccチャージポンプ回路５及び６によ
る比較的大きな電荷供給能力で、昇圧電位ノードＮppに
確実に３Ｖccの昇圧電位Ｖppを供給することができるた
め、電源電位ＶccがＶａ′まで低下しても実際に必要な
電位を満足する昇圧電位Ｖppを供給することができる。

【０１１５】一方、電源電位Ｖccが第１の比較電位Ｖ
ｃ′を上回る時、電源電位検知回路８から“Ｈ”の切り
替え信号ＳＳを出力させ、スイッチ部７をオフ状態にす
る。その結果、３Ｖccチャージポンプ回路６は非活性状
態となるため、常時活性状態の３Ｖccチャージポンプ回
路５のみによって昇圧電位Ｖppが供給される。

【０１１６】したがって、３Ｖccチャージポンプ回路５
の第１の部分電荷供給能力のみによる比較的小さな電荷
供給能力（第２の電荷供給能力）で、昇圧電位ノードＮ
ppに昇圧電位Ｖppを供給するため、昇圧電位Ｖpp（Ｌ
ｆ）は３Ｖccを下回るが、実際に必要な電位（Ｌｂ）を
十分に上回っているため問題はない。さらに、電荷供給
能力を必要最小限に抑えることによる消費電力の低減が
図れるという効果を奏する。

【０１１７】加えて、実施の形態３の昇圧電位供給回路
が発生する昇圧電位Ｖppは３Ｖccであるため、昇圧電位
Ｖppが実際に必要な電位と一致する電位Ｖａ′は、実施
の形態１及び２のＶａより小さくなるため、適切な昇圧
電位Ｖppを供給可能な電源電位Ｖccの下限を実施の形態
１，２のより小さくすることができる分、適切なレベル
の昇圧電位Ｖppを供給可能な電源電位Ｖccの範囲を広く
することができる。

【０１１８】なお、実施の形態１の昇圧電位供給回路と
実施の形態３の昇圧電位供給回路とを比較した場合、適
切なレベルの昇圧電位Ｖppを供給可能な電源電位Ｖccの
範囲では実施の形態３の方が優るが、比較的簡単な回路
構成で回路面積の小さい昇圧電位供給回路を得る点に関
して実施の形態１の方が優る。

【０１１９】また、実施の形態３では、３Ｖccチャージ
ポンプ回路５及び６の電荷供給能力を同一にしたが、そ
の必然性はなく、消費電力等を考慮して第１の部分電荷
供給能力及び第２の部分電荷供給能力を異なる値に設定
してもよい。

【０１２０】また、実施の形態３に実施の形態２の考え
方を適用して、３種類の３Ｖccチャージポンプ回路を設
け、電源電位Ｖccの変動によって３種類の電荷供給能力
で昇圧電位Ｖppを供給するように構成してもよい。

【０１２１】＜その他＞実施の形態１〜実施の形態３で
は、電源電位検知回路を１または２個設け、電源レベル
によって、２もしくは３種類の電荷供給能力で昇圧電位
Ｖppを供給する昇圧電位供給回路を示したが、電源検知
回路を３個以上設け、多段階の容量値切り替えを行う等
により、４種類以上の電荷供給能力で昇圧電位Ｖppを供
給するように構成してもよい。

【０１２２】

【発明の効果】以上説明したように、この発明における
請求項１記載の昇圧電位供給回路において、電源電位検
知手段は検知した電源電位に基づき制御信号を出力し、
昇圧電位発生手段は上記制御信号に基づき決定される電
荷供給能力で昇圧電位を発生するため、電源電位の変動
に応じた適切な電荷供給能力で昇圧電位を昇圧電位ノー
ドから供給することができる。

【０１２３】請求項２記載の昇圧電位供給回路におい
て、昇圧電位発生手段は、制御信号が第１の状態（電源
電位が第１の比較電位より低い）を指示するとき、比較
的大きな第１の電荷供給能力で昇圧電位を発生し、電源
電位が第２の状態（電源電位が第１の比較電位よりも高
い）を指示するとき、比較的小さな第２の電荷供給能力
で昇圧電位を発生する。

【０１２４】したがって、電源電位と昇圧電位との差が
小さく最大レベルの昇圧電位の発生を必要とする状況で
は比較的大きな第１の電荷供給能力で昇圧電位を発生す
ることにより電位低下させることなく昇圧電位を供給
し、電源電位と昇圧電位との差が大きく昇圧電位に余裕
がある状況では比較的小さな第２の電荷供給能力で昇圧
電位を発生することにより、消費電流を抑制することが
できる。

【０１２５】その結果、適切なレベルの昇圧電位を供給
しながら、消費電流の抑制を図った昇圧電位供給回路を
得ることができる。

【０１２６】また、請求項３記載の昇圧電位供給回路の
昇圧電位発生手段は第１及び第２のチャージポンプ手段
を有し、第１のチャージポンプ手段は常に活性状態であ
り、第２のチャージポンプ手段は制御信号が第１の状態
を指示するとき活性状態となり、制御信号が第２の状態
を指示するとき非活性状態となる。

【０１２７】したがって、電源電位が第１の状態のとき
第２のチャージポンプ回路を活性状態にして第１の部分
電荷供給能力と第２の部分電荷供給能力との和により比
較的大きな第１の電荷供給能力を実現し、電源電位が第
２の状態のとき第２のチャージポンプ回路を非活性状態
にして第１の部分電荷供給能力のみによる比較的小さな
第２の電荷供給能力を実現している。

【０１２８】また、請求項４記載の昇圧電位供給回路
は、昇圧電位は電源電位の２倍程度の大きさの電位を含
むため、電源電位が第１の状態のときは確実に電源電位
の２倍程度の昇圧電位を供給することができる。

【０１２９】また、請求項５記載の昇圧電位供給回路
は、昇圧電位は電源電位の３倍程度の大きさの電位を含
むため、電源電位が第１の状態のときは確実に電源電位
の３倍程度の昇圧電位を供給することができる。

【０１３０】請求項６記載の昇圧電位供給回路におい
て、昇圧電位発生手段は、制御信号が第１の状態（電源
電位が第１の比較電位より低い）を指示するとき、比較
的大きな第１の電荷供給能力で昇圧電位を発生し、電源
電位が第２の状態（電源電位が第１の比較電位よりも高
く第２の比較電位より低い）を指示するとき、比較的小
さな第２の電荷供給能力で昇圧電位を発生する、電源電
位が第３の状態（電源電位が第２の比較電位よりも高
い）を指示するとき、第２の電荷供給能力より低い第３
の電荷供給能力で昇圧電位を発生する。

【０１３１】したがって、電源電位と昇圧電位との差が
小さく最大レベルの昇圧電位の発生を必要とする状況で
は比較的大きな第１の電荷供給能力で昇圧電位を発生す
ることにより電位低下させることなく昇圧電位を供給
し、電源電位と昇圧電位との差が大きく昇圧電位に余裕
がある状況では比較的小さな第２の電荷供給能力で昇圧
電位を発生することにより、消費電流を抑制することが
でき、電源電位と昇圧電位との差が非常に大きく昇圧電
位の電位上昇を抑えたい状況では非常に小さな第３の電
荷供給能力で昇圧電位を発生することにより、昇圧電位
の上昇を必要最小限に抑制することができる。

【０１３２】その結果、適切なレベルの昇圧電位の供給
しながら、消費電流の抑制を図り、昇圧電位供給回路を
得ることができる。

【０１３３】また、請求項７記載の昇圧電位供給回路に
おいて、昇圧電位発生手段は第１〜第３のチャージポン
プ手段を有し、第１のチャージポンプ手段は常に活性状
態であり、第２のチャージポンプ手段は制御信号が上記
第１の状態を指示するとき活性状態となり、制御信号が
上記第２の状態または上記第３の状態を指示するとき非
活性状態なり、第３のチャージポンプ手段は制御信号が
上記第１の状態または上記第２の状態を指示するとき活
性状態となり、制御信号が上記第３の状態を指示すると
き非活性状態なる。

【０１３４】したがって、電源電位が上記第１の状態の
とき、第２及び第３のチャージポンプ回路を活性状態に
して第１〜第３の部分電荷供給能力の和により比較的大
きな第１の電荷供給能力を実現し、電源電位が上記第２
の状態のとき、第２のチャージポンプ手段を非活性状態
にし第３のチャージポンプ手段を活性状態にして第１の
電荷供給能力と第３の電荷供給能力との和により比較的
小さな第２の電荷供給能力を実現し、電源電位が上記第
３の状態のとき第２及び第３のチャージポンプ回路を非
活性状態にして第１の部分電荷供給能力のみによる非常
に小さな第３の電荷供給能力を実現している。

【０１３５】さらに、請求項８記載の昇圧電位供給回路
において、電源電位検知手段は第１及び第２の部分電源
電位検知手段を有し、第１の部分電源電位検知手段は電
源電位が第１の比較電位より低い上記第１の状態である
か電源電位が第１の比較電位よりも高い上記第２の状態
または上記第３の状態であるかを指示する第１の部分制
御信号を第２のチャージポンプ手段に出力し、第２の部
分電源電位検知手段は電源電位が第２の比較電位より低
い第１の状態または第２の状態であるか電源電位が第２
の比較電位よりも高い上記第３の状態であるかを指示す
る第２の部分制御信号を第３のチャージポンプ手段に出
力している。

【０１３６】したがって、第２のチャージポンプ手段は
第１の部分電源電位検知手段の第１の部分制御信号によ
って活性／非活性が制御され、第３のチャージポンプ手
段は第２の部分電源電位検知手段の第２の部分制御信号
によって活性／非活性が制御される。

【０１３７】この発明における請求項９記載の半導体記
憶装置は、請求項１記載の昇圧電位供給回路と、昇圧電
位ノードに接続され、昇圧電位を動作電源電位として動
作する内部回路とを備えている。

【０１３８】したがって、内部回路は、電源電位の変動
に応じた適切な電荷供給能力で昇圧電位ノードから供給
される昇圧電位を受けることができるため、電源電位の
変動があっても正常な動作を行うことができる。

【０１３９】また、請求項１０記載の半導体記憶装置に
おいて、メモリセルアレイはダイナミック型の複数のメ
モリセルを有し、内部回路は選択状態のときメモリセル
選択線に昇圧電位に設定するメモリセル選択線制御回路
を含むため、メモリセル選択線制御回路により、電源電
位の変動があっても適切なレベルの昇圧電位に選択状態
のメモリセル選択線を設定することにより、メモリセル
選択線に接続される所定数のメモリセルに正確にアクセ
スすることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１である昇圧電位供給
回路の構成を示すブロック図である。

【図２】図１のスイッチ部の内部構成を示す回路図で
ある。

【図３】図１の電源電位検知回路の内部構成を示す回
路図である。

【図４】図１の電源電位検知回路４の他の内部構成を
示す回路図である。

【図５】実施の形態１の昇圧電位供給回路の動作説明
用のグラフである。

【図６】この発明の実施の形態２である昇圧電位供給
回路の構成を示すブロック図である。

【図７】この発明の実施の形態３である昇圧電位供給
回路の構成を示すブロック図である。

【図８】図８の３Ｖccチャージポンプ回路の内部構成
を示す回路図である。

【図９】図８の３Ｖccチャージポンプ回路の他の内部
構成を示す回路図である。

【図１０】図８の３Ｖccチャージポンプ回路の他の内
部構成を示す回路図である。

【図１１】図１０の３Ｖccチャージポンプ回路の動作
を示すタイミング図である。

【図１２】実施の形態３の昇圧電位供給回路の動作説
明用のグラフである。

【図１３】従来のＤＲＡＭ全体の回路構成を示すブロ
ック図である。

【図１４】ＤＲＡＭのメモリセルの構成を示す説明図
である。

【図１５】ＤＲＡＭのメモリセルの構成を示す説明図
である。

【図１６】ＤＲＡＭのメモリセルの構成を示す説明図
である。

【図１７】基板効果によるメモリセルのトランジスタ
の閾値上昇の様子を示すグラフである。

【図１８】ワード線と電源電位Ｖccとの関係を示すグ
ラフである。

【図１９】ワードドライバの構成を示す回路図であ
る。

【図２０】ワードドライバの他の構成を示す回路図で
ある。

【図２１】従来のＶpp発生回路の基本原理を示す回路
図である。

【図２２】チャージポンプ回路の構成を示す回路図で
ある。

【図２３】チャージポンプ回路の他の構成を示す回路
図である。

【図２４】図２３のチャージポンプ回路内のトランジ
スタの構造を示す断面図である。

【図２５】チャージポンプ回路の他の構成を示す回路
図である。

【図２６】レベル変換回路の構成を示す回路図であ
る。

【図２７】チャージポンプ回路の他の構成を示す回路
図である。

【図２８】図２７のチャージポンプ回路の動作を示す
タイミング図である。

【図２９】Ｖpp電源の利用例を示す説明図である。

【図３０】昇圧電位供給回路の一例を示すブロック図
である。

【図３１】図３０の検知回路の構成を示す回路図であ
る。

【図３２】図３０の検知回路の他の構成を示す回路図
である。

【図３３】電源電位Ｖccと昇圧電位Ｖppとの関係を示
すグラフである。

【図３４】昇圧電位Ｖppを供給する電源を示す回路図
である。

【符号の説明】

１，２，１１〜１３２Ｖccチャージポンプ回路、３，
７，１４，１５スイッチ部、４，８，１６，１７電
源電位検知回路、５，６３Ｖccチャージポンプ回路。

Claims

【特許請求の範囲】

【請求項１】昇圧電位を昇圧電位ノードから供給する
昇圧電位供給回路であって、電源電位を検知して、検知した前記電源電位に基づき制
御信号を出力する電源電位検知手段と、前記電源電位を昇圧して前記昇圧電位を昇圧電位ノード
に発生する昇圧電位発生手段とを備え、前記昇圧電位発生手段は、前記制御信号に基づき決定さ
れる電荷供給能力で前記昇圧電位を発生することを特徴
とする、昇圧電位供給回路。
【請求項２】前記制御信号は、前記電源電位が第１の
比較電位より低い第１の状態であるか前記電源電位が前
記第１の比較電位よりも高い第２の状態であるかを指示
する情報を少なくとも含み、前記昇圧電位発生手段は、前記制御信号が前記第１の状
態を指示するとき、比較的大きな第１の電荷供給能力で
前記昇圧電位を発生し、前記制御信号が前記第２の状態
を指示するとき、比較的小さな第２の電荷供給能力で前
記昇圧電位を発生する、請求項１記載の昇圧電位供給回
路。
【請求項３】前記昇圧電位発生手段は、活性状態時に、前記電源電位を昇圧して第１の部分電荷
供給能力で前記昇圧電位を前記昇圧電位ノードに発生す
る第１のチャージポンプ手段と、活性状態時に、前記電源電位を昇圧して第２の部分電荷
供給能力で前記昇圧電位を前記昇圧電位ノードに発生す
る第２のチャージポンプ手段とを備え、前記第１のチャージポンプ手段は常に活性状態であり、
前記第２のチャージポンプ手段は前記制御信号が前記第
１の状態を指示するとき活性状態となり、前記制御信号
が前記第２の状態を指示するとき非活性状態となる、請
求項２記載の昇圧電位供給回路。
【請求項４】前記昇圧電位は、前記電源電位の２倍程
度の大きさの電位を含む、請求項１ないし請求項３のい
ずれか１項に記載の昇圧電位供給回路。
【請求項５】前記昇圧電位は、前記電源電位の３倍程
度の大きさの電位を含む、請求項１ないし請求項３のい
ずれか１項に記載の昇圧電位供給回路。
【請求項６】前記制御信号は、前記電源電位が第１の
比較電位より低い第１の状態であるか、前記電源電位が
前記第１の比較電位よりも高く第２の比較電位よりも低
い第２の状態であるか、前記電源電位が前記第２の比較
電位よりも第３の状態であるかを指示する情報を少なく
とも含み、前記昇圧電位発生手段は、前記制御信号が前記第１の状
態を指示するとき、比較的大きな第１の電荷供給能力で
前記昇圧電位を発生し、前記制御信号が前記第２の状態
を指示するとき、比較的小さな第２の電荷供給能力で前
記昇圧電位を発生する、前記制御信号が前記第３の状態
を指示するとき、前記第２の電荷供給能力より十分小さ
い第３の電荷供給能力で前記昇圧電位を発生する、請求
項１記載の昇圧電位供給回路。
【請求項７】前記昇圧電位発生手段は、活性状態時に、前記電源電位を昇圧して第１の部分電荷
供給能力で前記昇圧電位を前記昇圧電位ノードに発生す
る第１のチャージポンプ手段と、活性状態時に、前記電源電位を昇圧して第２の部分電荷
供給能力で前記昇圧電位を前記昇圧電位ノードに発生す
る第２のチャージポンプ手段と、活性状態時に、前記電源電位を昇圧して第３の部分電荷
供給能力で前記昇圧電位を前記昇圧電位ノードに発生す
る第３のチャージポンプ手段とを備え、前記第１のチャージポンプ手段は常に活性状態であり、
前記第２のチャージポンプ手段は前記制御信号が前記第
１の状態を指示するとき活性状態となり、前記制御信号
が前記第２の状態または前記第３の状態を指示するとき
非活性状態となり、前記第３のチャージポンプ手段は前
記制御信号が前記第１の状態または前記第２の状態を指
示するとき活性状態となり、前記制御信号が前記第３の
状態を指示するとき非活性状態なる、請求項６記載の昇圧電位供給回路。
【請求項８】前記制御信号は第１及び第２の部分制御
信号を含み、前記電源電位検知手段は、前記電源電位に基づき、前記電源電位が前記第１の比較
電位より低い前記第１の状態であるか前記電源電位が前
記第１の比較電位よりも高い前記第２の状態または前記
第３の状態であるかを指示する前記第１の部分制御信号
を前記第２のチャージポンプ手段に出力する第１の部分
電源電位検知手段と、前記電源電位に基づき、前記電源電位が前記第２の比較
電位より低い前記第１の状態または前記第２の状態であ
るか前記電源電位が前記第２の比較電位よりも高い前記
第３の状態であるかを指示する前記第２の部分制御信号
を前記第３のチャージポンプ手段に出力する第２の部分
電源電位検知手段とを含む、請求項７記載の昇圧電位供
給回路。
【請求項９】請求項１記載の昇圧電位供給回路と、前記昇圧電位ノードに接続され、前記昇圧電位を動作電
源電位として動作する内部回路と、前記内部回路の動作によってアクセス可能となるメモリ
セルアレイと、を備える半導体記憶装置。
【請求項１０】前記メモリセルアレイはダイナミック
型の複数のメモリセルを有し、前記内部回路は前記複数のメモリセルのうち所定数のメ
モリセルを選択するためのメモリセル選択線を有し、選
択状態のとき前記メモリセル選択線を前記昇圧電位に設
定するメモリセル選択線制御回路を含む、請求項９記載
の半導体記憶装置。