JP2001145335A - 昇圧回路 - Google Patents
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Abstract
(57)【要約】
【課題】 低消費電流であり，更に所望の昇圧レベルに
高速で達する昇圧回路を提供することを目的とする。 【解決手段】 第一端を基本クロック信号線（ＣＫ１−
１）と接続する静電容量素子（ＣＰ１−１）と，カソー
ドがＮチャネルトランジスタ（Ｎ１−４）のソースと接
続し，アノードがＶＣＣと接続するダイオード素子（Ｄ
１−５）と，アノードがダイオード素子（Ｄ１−５）の
カソードと接続し，カソードが出力端子（ＯＵＴ１−
１）と接続するダイオード素子（Ｄ１−１）と，を有す
る昇圧回路単位を複数有して成り，前記昇圧回路単位の
Ｎチャネルトランジスタ（Ｎ１−７）のソースと，次段
の昇圧回路単位におけるＮチャネルトランジスタ（Ｎ１
−５）のソースと，が接続することによる。
高速で達する昇圧回路を提供することを目的とする。 【解決手段】 第一端を基本クロック信号線（ＣＫ１−
１）と接続する静電容量素子（ＣＰ１−１）と，カソー
ドがＮチャネルトランジスタ（Ｎ１−４）のソースと接
続し，アノードがＶＣＣと接続するダイオード素子（Ｄ
１−５）と，アノードがダイオード素子（Ｄ１−５）の
カソードと接続し，カソードが出力端子（ＯＵＴ１−
１）と接続するダイオード素子（Ｄ１−１）と，を有す
る昇圧回路単位を複数有して成り，前記昇圧回路単位の
Ｎチャネルトランジスタ（Ｎ１−７）のソースと，次段
の昇圧回路単位におけるＮチャネルトランジスタ（Ｎ１
−５）のソースと，が接続することによる。
Description
【０００１】
【発明の属する技術分野】本発明は昇圧回路に関し，特
に高効率な昇圧回路に関する。
に高効率な昇圧回路に関する。
【０００２】
【従来の技術】ある値の電源電圧電位から別な値の電
位，特にその電源電位よりも大きい電位差を出力する回
路に頻繁に使用される回路に昇圧回路がある。一般的に
昇圧回路は，ある電源から静電容量素子に電荷を充電
し，出力する電位を基準電位から上昇，あるいは下降さ
せる。これによって昇圧回路は，定電圧電源（以下ＶＣ
Ｃと略す）よりも絶対値の大きい電位差を生成する。
位，特にその電源電位よりも大きい電位差を出力する回
路に頻繁に使用される回路に昇圧回路がある。一般的に
昇圧回路は，ある電源から静電容量素子に電荷を充電
し，出力する電位を基準電位から上昇，あるいは下降さ
せる。これによって昇圧回路は，定電圧電源（以下ＶＣ
Ｃと略す）よりも絶対値の大きい電位差を生成する。
【０００３】一般的な従来の昇圧回路を図５，図６の回
路図を参照して説明する。ＣＫ５−１，ＣＫ５−２，Ｃ
Ｋ５−３，ＣＫ５−４（以下ＣＫ５−１〜ＣＫ５−４と
略す。以下ＡＬ−Ｍ〜ＡＬ−Ｎは，ＡＬ−Ｍ，ＡＬ−
（Ｍ＋１），…，ＡＬ−（Ｎ−１），ＡＬ−Ｎを示すこ
とにする。ここで，Ａは１文字以上のアルファベットに
よる記号であり，Ｌ及びＭはアラビア数字を示す。また
例えば，Ｍが１とすると（Ｍ＋１）は２を示し，Ｎが４
とすると（Ｎ−１）は３を示す）は，昇圧回路動作のた
めの基本クロック信号が入力される基本クロック線であ
る。また，ＯＵＴ５−１は昇圧電位が出力される出力端
子である。ＣＰ５−１〜ＣＰ５−４は，昇圧電位の転送
を制御するためのスイッチングコントロール用の静電容
量素子である。ＣＰ５−５〜ＣＰ５−８は，昇圧用の静
電容量素子である。更に，Ｎ５−１〜Ｎ５−８はＮチャ
ネルトランジスタである。
路図を参照して説明する。ＣＫ５−１，ＣＫ５−２，Ｃ
Ｋ５−３，ＣＫ５−４（以下ＣＫ５−１〜ＣＫ５−４と
略す。以下ＡＬ−Ｍ〜ＡＬ−Ｎは，ＡＬ−Ｍ，ＡＬ−
（Ｍ＋１），…，ＡＬ−（Ｎ−１），ＡＬ−Ｎを示すこ
とにする。ここで，Ａは１文字以上のアルファベットに
よる記号であり，Ｌ及びＭはアラビア数字を示す。また
例えば，Ｍが１とすると（Ｍ＋１）は２を示し，Ｎが４
とすると（Ｎ−１）は３を示す）は，昇圧回路動作のた
めの基本クロック信号が入力される基本クロック線であ
る。また，ＯＵＴ５−１は昇圧電位が出力される出力端
子である。ＣＰ５−１〜ＣＰ５−４は，昇圧電位の転送
を制御するためのスイッチングコントロール用の静電容
量素子である。ＣＰ５−５〜ＣＰ５−８は，昇圧用の静
電容量素子である。更に，Ｎ５−１〜Ｎ５−８はＮチャ
ネルトランジスタである。
【０００４】図５に示す昇圧回路の動作を図６を参照し
て説明する。この昇圧回路を動作させるのに必要な入力
波形は，図６に示す入力波形である。この入力波形によ
ればＣＫ５−３がロー・レベル（以下Ｌレベルと略す）
の状態でＣＫ５−２をハイ・レベル（以下Ｈレベルと略
す）にすると，Ｎ５−５のゲート電位はＣＰ５−１のカ
ップリングにより，ＶＣＣ電位よりも十分高い電位に昇
圧される。これによってＶＣＣ電位をそのままＣＰ５−
５に充電する。このときＣＫ５−４はＬレベルになって
いるのでＮ５−６はオフしており，このＮ５−６を介し
ての電荷移動はない。つぎにＣＫ５−２をＬレベルにす
ることでＮ５−５をオフにする。この後ＣＫ５−３をＨ
レベルにすることで，ＣＰ５−５に充電された電荷によ
り昇圧される。昇圧される電圧は，寄生容量などで損失
される分を無視すれば２ＶＣＣである。つぎに昇圧され
た電圧状態で，ＣＫ５−１をＬレベルの状態のままでＣ
Ｋ５−４をＨレベルにする。するとＮ５−６のゲート電
位がＣＰ５−５により昇圧された電位よりも十分高くな
るので，電荷がＣＰ５−６へ転送される。転送された電
荷は前述と同様の方法によって更に昇圧される。このよ
うにＣＰ５−７，ＣＰ５−８へ転送され，最終的にＯＵ
Ｔ５−１へ昇圧電位が転送されることになる。以上のよ
うに昇圧回路は寄生容量などで損失される分を無視すれ
ば，原理的には（昇圧用静電容量素子の個数＋１）×Ｖ
ＣＣレベルまで昇圧可能である。また，このような正電
圧側の昇圧の場合と同様に負電位側の昇圧も実現可能で
ある。
て説明する。この昇圧回路を動作させるのに必要な入力
波形は，図６に示す入力波形である。この入力波形によ
ればＣＫ５−３がロー・レベル（以下Ｌレベルと略す）
の状態でＣＫ５−２をハイ・レベル（以下Ｈレベルと略
す）にすると，Ｎ５−５のゲート電位はＣＰ５−１のカ
ップリングにより，ＶＣＣ電位よりも十分高い電位に昇
圧される。これによってＶＣＣ電位をそのままＣＰ５−
５に充電する。このときＣＫ５−４はＬレベルになって
いるのでＮ５−６はオフしており，このＮ５−６を介し
ての電荷移動はない。つぎにＣＫ５−２をＬレベルにす
ることでＮ５−５をオフにする。この後ＣＫ５−３をＨ
レベルにすることで，ＣＰ５−５に充電された電荷によ
り昇圧される。昇圧される電圧は，寄生容量などで損失
される分を無視すれば２ＶＣＣである。つぎに昇圧され
た電圧状態で，ＣＫ５−１をＬレベルの状態のままでＣ
Ｋ５−４をＨレベルにする。するとＮ５−６のゲート電
位がＣＰ５−５により昇圧された電位よりも十分高くな
るので，電荷がＣＰ５−６へ転送される。転送された電
荷は前述と同様の方法によって更に昇圧される。このよ
うにＣＰ５−７，ＣＰ５−８へ転送され，最終的にＯＵ
Ｔ５−１へ昇圧電位が転送されることになる。以上のよ
うに昇圧回路は寄生容量などで損失される分を無視すれ
ば，原理的には（昇圧用静電容量素子の個数＋１）×Ｖ
ＣＣレベルまで昇圧可能である。また，このような正電
圧側の昇圧の場合と同様に負電位側の昇圧も実現可能で
ある。
【０００５】しかしこの従来の昇圧回路では，消費電流
が多く昇圧速度も遅いという欠点がある。この欠点が顕
著に現れるのは，出力端子に多大な負荷容量素子が接続
されている場合である。この場合の状況を図５を参照し
て説明する。出力端子に接続する負荷容量が大きいと，
昇圧動作を繰り返してもＯＵＴ５−１の電位が迅速に上
昇しない。この状態では電荷転送のためのスイッチング
素子（Ｎ５−５〜Ｎ５−８）のソース−ドレイン間の電
位差が大きくならない。したがって昇圧用の静電容量素
子（ＣＰ５−５〜ＣＰ５−８）が電位を昇圧させても，
４段分の昇圧電位に到達しない状態を継続させる場合が
生じる。この状態では，電荷をＶＣＣから出力端子ＯＵ
Ｔ５−１にまで移動させるためのＣＫ５−３，ＣＫ５−
１を駆動するドライバー素子が電流を無用に消費するこ
とになる。すなわち，ＯＵＴ５−１がほぼＶＣＣ電位に
等しい段階では昇圧容量素子（ＣＰ５−５〜ＣＰ５−
８）のうち３個は必要なく，無用に消費電流が増大して
しまう。
が多く昇圧速度も遅いという欠点がある。この欠点が顕
著に現れるのは，出力端子に多大な負荷容量素子が接続
されている場合である。この場合の状況を図５を参照し
て説明する。出力端子に接続する負荷容量が大きいと，
昇圧動作を繰り返してもＯＵＴ５−１の電位が迅速に上
昇しない。この状態では電荷転送のためのスイッチング
素子（Ｎ５−５〜Ｎ５−８）のソース−ドレイン間の電
位差が大きくならない。したがって昇圧用の静電容量素
子（ＣＰ５−５〜ＣＰ５−８）が電位を昇圧させても，
４段分の昇圧電位に到達しない状態を継続させる場合が
生じる。この状態では，電荷をＶＣＣから出力端子ＯＵ
Ｔ５−１にまで移動させるためのＣＫ５−３，ＣＫ５−
１を駆動するドライバー素子が電流を無用に消費するこ
とになる。すなわち，ＯＵＴ５−１がほぼＶＣＣ電位に
等しい段階では昇圧容量素子（ＣＰ５−５〜ＣＰ５−
８）のうち３個は必要なく，無用に消費電流が増大して
しまう。
【０００６】上記の問題を解決するために，出力電位が
低い間の電力効率を上げることができ，昇圧電位立ち上
がり時間を短縮することを目的として，特開平７−１１
１０９５には，昇圧セルと，これら昇圧セルの接続状態
を切り替える接続切替え回路を具備し，前記接続切替え
回路は，昇圧セルを１個又は複数個直列に接続して構成
する昇圧セル群を出力に対して並列に接続し，かつ昇圧
セル郡内の昇圧セルの下図と昇圧セル群の数を可変する
ものである昇圧回路が開示されている。
低い間の電力効率を上げることができ，昇圧電位立ち上
がり時間を短縮することを目的として，特開平７−１１
１０９５には，昇圧セルと，これら昇圧セルの接続状態
を切り替える接続切替え回路を具備し，前記接続切替え
回路は，昇圧セルを１個又は複数個直列に接続して構成
する昇圧セル群を出力に対して並列に接続し，かつ昇圧
セル郡内の昇圧セルの下図と昇圧セル群の数を可変する
ものである昇圧回路が開示されている。
【０００７】
【０００８】しかし，特開平７−１１１０９５の昇圧回
路は，昇圧セルと昇圧セルの接続状態を切り替える接続
切替え回路とを別体として具備していることより，依然
として無用な消費電流が存在している可能性があり，低
消費電流である昇圧回路を実現しているとは認識し難
い。
路は，昇圧セルと昇圧セルの接続状態を切り替える接続
切替え回路とを別体として具備していることより，依然
として無用な消費電流が存在している可能性があり，低
消費電流である昇圧回路を実現しているとは認識し難
い。
【０００９】以上の従来技術における問題に鑑み本発明
は，低消費電流であり，更に所望の昇圧レベルに高速で
達する昇圧回路を提供することを目的とする。
は，低消費電流であり，更に所望の昇圧レベルに高速で
達する昇圧回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明の昇圧回路は，第一基本クロック信号によ
り昇圧電位の転送を制御する第一静電容量素子と，第一
静電容量素子の出力信号をオンオフ制御する第一スイッ
チング素子と，昇圧するための電荷を蓄える第二静電容
量素子と，第一静電容量素子の出力信号により第二静電
容量素子の出力信号をオンオフする第二スイッチング素
子と，第二スイッチング素子の出力信号により第一静電
容量素子の出力信号をオンオフして第二静電容量素子に
電荷を転送又は非転送する第三スイッチング素子と，カ
ソードが第二静電容量素子の第二及び第三スイッチング
素子と接続する端子と接続し，アノードが定電圧電源と
接続する第一整流素子と，アノードが第一整流素子のカ
ソードと接続し，カソードが出力端子と接続する第二整
流素子と，から成る昇圧回路単位を複数有して成り，前
記昇圧回路単位の第二スイッチング素子の出力端と，次
段の昇圧回路単位内における第二静電容量素子の第二及
び第三スイッチング素子と接続する端子と，が接続する
ことを特徴とする。又は，本出願第２の発明の昇圧回路
は，第一端を第一基本クロック信号線と接続する第一静
電容量素子と，ソースが第一静電容量素子の第二端と接
続し，ゲートが第二基本クロック信号線と接続する第一
Ｎチャネルトランジスタと，第一端を第三基本クロック
信号線と接続する第二静電容量素子と，ゲートが第一Ｎ
チャネルトランジスタのソースと接続し，ドレインが第
二静電容量素子の第二端と接続する第二Ｎチャネルトラ
ンジスタと，ゲートが第二Ｎチャネルトランジスタのソ
ースと接続し，ソースが第二静電容量素子の第二端と接
続し，ドレインが第二Ｎチャネルトランジスタのゲート
と接続する第三Ｎチャネルトランジスタと，カソードが
第三Ｎチャネルトランジスタのソースと接続し，アノー
ドがＶＣＣと接続する第一整流素子と，アノードが第一
整流素子のカソードと接続し，カソードが出力端子と接
続する第二整流素子と，から成る昇圧回路単位を複数有
して成り，前記昇圧回路単位の第二Ｎチャネルトランジ
スタのソースと，次段の昇圧回路単位の第三Ｎチャネル
トランジスタのソースと，が接続することを特徴とす
る。
願第１の発明の昇圧回路は，第一基本クロック信号によ
り昇圧電位の転送を制御する第一静電容量素子と，第一
静電容量素子の出力信号をオンオフ制御する第一スイッ
チング素子と，昇圧するための電荷を蓄える第二静電容
量素子と，第一静電容量素子の出力信号により第二静電
容量素子の出力信号をオンオフする第二スイッチング素
子と，第二スイッチング素子の出力信号により第一静電
容量素子の出力信号をオンオフして第二静電容量素子に
電荷を転送又は非転送する第三スイッチング素子と，カ
ソードが第二静電容量素子の第二及び第三スイッチング
素子と接続する端子と接続し，アノードが定電圧電源と
接続する第一整流素子と，アノードが第一整流素子のカ
ソードと接続し，カソードが出力端子と接続する第二整
流素子と，から成る昇圧回路単位を複数有して成り，前
記昇圧回路単位の第二スイッチング素子の出力端と，次
段の昇圧回路単位内における第二静電容量素子の第二及
び第三スイッチング素子と接続する端子と，が接続する
ことを特徴とする。又は，本出願第２の発明の昇圧回路
は，第一端を第一基本クロック信号線と接続する第一静
電容量素子と，ソースが第一静電容量素子の第二端と接
続し，ゲートが第二基本クロック信号線と接続する第一
Ｎチャネルトランジスタと，第一端を第三基本クロック
信号線と接続する第二静電容量素子と，ゲートが第一Ｎ
チャネルトランジスタのソースと接続し，ドレインが第
二静電容量素子の第二端と接続する第二Ｎチャネルトラ
ンジスタと，ゲートが第二Ｎチャネルトランジスタのソ
ースと接続し，ソースが第二静電容量素子の第二端と接
続し，ドレインが第二Ｎチャネルトランジスタのゲート
と接続する第三Ｎチャネルトランジスタと，カソードが
第三Ｎチャネルトランジスタのソースと接続し，アノー
ドがＶＣＣと接続する第一整流素子と，アノードが第一
整流素子のカソードと接続し，カソードが出力端子と接
続する第二整流素子と，から成る昇圧回路単位を複数有
して成り，前記昇圧回路単位の第二Ｎチャネルトランジ
スタのソースと，次段の昇圧回路単位の第三Ｎチャネル
トランジスタのソースと，が接続することを特徴とす
る。
【００１１】したがって，本出願第１又は本出願第２の
発明の昇圧回路によれば，多数ある昇圧回路単位の間で
電荷をただ移動するためだけの動作が削除され，電荷の
転送動作は，全て昇圧動作に結びつけることが可能とな
る。したがって，昇圧速度が上昇するので総消費電流は
少なくなる。昇圧用静電容量素子にＶＣＣ電位をそのま
ま充電することが可能となり，より高速に昇圧動作を実
現することができる。
発明の昇圧回路によれば，多数ある昇圧回路単位の間で
電荷をただ移動するためだけの動作が削除され，電荷の
転送動作は，全て昇圧動作に結びつけることが可能とな
る。したがって，昇圧速度が上昇するので総消費電流は
少なくなる。昇圧用静電容量素子にＶＣＣ電位をそのま
ま充電することが可能となり，より高速に昇圧動作を実
現することができる。
【００１２】本出願第３の発明の昇圧回路は，本出願第
２の発明の昇圧回路において，第四基本クロック信号線
と一端を接続する第三静電容量素子と，ゲートが第三静
電容量素子の他端と接続し，ソースが前記第二静電容量
素子の第二端と接続し，ドレインがＶＣＣと接続する第
四Ｎチャネルトランジスタと，ゲートが第四Ｎチャネル
トランジスタのソースと接続し，ソースが第四Ｎチャネ
ルトランジスタのドレインと接続し，ドレインが第四Ｎ
チャネルトランジスタのゲートと接続する第五Ｎチャネ
ルトランジスタと，が前記第一整流素子の代わりに設け
られることを特徴とする。
２の発明の昇圧回路において，第四基本クロック信号線
と一端を接続する第三静電容量素子と，ゲートが第三静
電容量素子の他端と接続し，ソースが前記第二静電容量
素子の第二端と接続し，ドレインがＶＣＣと接続する第
四Ｎチャネルトランジスタと，ゲートが第四Ｎチャネル
トランジスタのソースと接続し，ソースが第四Ｎチャネ
ルトランジスタのドレインと接続し，ドレインが第四Ｎ
チャネルトランジスタのゲートと接続する第五Ｎチャネ
ルトランジスタと，が前記第一整流素子の代わりに設け
られることを特徴とする。
【００１３】したがって，本出願第３の発明の昇圧回路
によれば，昇圧用静電容量素子にＶＣＣ電位をそのまま
充電することが可能となり，より高速に昇圧動作を実現
することができる。
によれば，昇圧用静電容量素子にＶＣＣ電位をそのまま
充電することが可能となり，より高速に昇圧動作を実現
することができる。
【００１４】本出願第４の発明の昇圧回路は，本出願第
１から本出願第３の発明のいずれか一の昇圧回路におい
て，昇圧動作開始時点において，前記第二スイッチング
素子又は前記第二Ｎチャネルトランジスタはオフである
ことを特徴とする。
１から本出願第３の発明のいずれか一の昇圧回路におい
て，昇圧動作開始時点において，前記第二スイッチング
素子又は前記第二Ｎチャネルトランジスタはオフである
ことを特徴とする。
【００１５】したがって，本出願第４の発明の昇圧回路
によれば，ＶＣＣから電源を昇圧用の静電容量素子に供
給して昇圧用の静電容量素子によって高速に昇圧するこ
とが可能になる。
によれば，ＶＣＣから電源を昇圧用の静電容量素子に供
給して昇圧用の静電容量素子によって高速に昇圧するこ
とが可能になる。
【００１６】本出願第５の発明の昇圧回路は，本出願第
１から本出願第４の発明のいずれか一の昇圧回路におい
て，前記出力端子の電位を検知する手段を有して成り，
出力端子の電位に応じてＶＣＣ電位と出力端子との間に
接続する前記昇圧回路単位の数を制御することを特徴と
する。
１から本出願第４の発明のいずれか一の昇圧回路におい
て，前記出力端子の電位を検知する手段を有して成り，
出力端子の電位に応じてＶＣＣ電位と出力端子との間に
接続する前記昇圧回路単位の数を制御することを特徴と
する。
【００１７】したがって，本出願第５の発明の昇圧回路
によれば，出力端子とＶＣＣとの間の電位差に応じて最
適な昇圧回路の接続方法の設定をすることが可能であ
る。また，高速で無駄な消費電流を避けた昇圧動作を実
施し，出力端子の電位上昇に伴い接続方法を変化させる
ことで，最後まで高速で無駄な消費電流を避けた昇圧動
作が実現する。
によれば，出力端子とＶＣＣとの間の電位差に応じて最
適な昇圧回路の接続方法の設定をすることが可能であ
る。また，高速で無駄な消費電流を避けた昇圧動作を実
施し，出力端子の電位上昇に伴い接続方法を変化させる
ことで，最後まで高速で無駄な消費電流を避けた昇圧動
作が実現する。
【００１８】本出願第６の発明の昇圧回路は，本出願第
１から本出願第５の発明のいずれか一の昇圧回路におい
て，ＶＣＣ電位と出力端子との間に接続する前記昇圧回
路単位の数は，出力端子電位をＶＣＣ電位で除した数よ
りも大きい数，又は出力端子電位をＶＣＣ電位で除した
数に１加えた数であることを特徴とする。
１から本出願第５の発明のいずれか一の昇圧回路におい
て，ＶＣＣ電位と出力端子との間に接続する前記昇圧回
路単位の数は，出力端子電位をＶＣＣ電位で除した数よ
りも大きい数，又は出力端子電位をＶＣＣ電位で除した
数に１加えた数であることを特徴とする。
【００１９】したがって，本出願第６の昇圧回路によれ
ば，出力端子において所望の電位を得ることが可能にな
る。
ば，出力端子において所望の電位を得ることが可能にな
る。
【００２０】本出願第７の発明の昇圧回路は，本出願第
１の発明の昇圧回路において，前記第二スイッチング素
子の出力信号により前記第一静電容量素子の出力信号を
オンオフして前記第二静電容量素子に電荷を転送又は非
転送する第三スイッチング素子を有して成ることを特徴
とする。
１の発明の昇圧回路において，前記第二スイッチング素
子の出力信号により前記第一静電容量素子の出力信号を
オンオフして前記第二静電容量素子に電荷を転送又は非
転送する第三スイッチング素子を有して成ることを特徴
とする。
【００２１】したがって，本出願第７の昇圧回路によれ
ば，昇圧のための電荷転送をコントロールすることが可
能になる。
ば，昇圧のための電荷転送をコントロールすることが可
能になる。
【００２２】
【発明の実施の形態】第一の実施の形態 本発明における第一の実施の形態の昇圧回路を図１及び
図２を参照して説明する。図１は本発明における第一の
実施の形態の昇圧回路の回路図である。本実施の形態の
昇圧回路は，７の基本クロック線（ＣＫ１−１〜ＣＫ１
−７）と，２の制御信号線（又は基本クロック線と呼
ぶ）（ＣＴ１−１，ＣＴ１−２）と，９のＮチャネルト
ランジスタ（例えばＮチャネルＭＯＳトランジスタ）
（Ｎ１−１〜Ｎ１−９）と，７の静電容量素子（ＣＰ１
−１〜ＣＰ１−７）と，８のダイオード素子（Ｄ１−１
〜Ｄ１−８）と，から構成される。また，本実施の形態
では整流素子としてダイオード素子を用いるが，一方方
向へのみ電荷を転送する素子であればどんな素子でもよ
い。基本クロック線（ＣＫ１−１〜ＣＫ１−３）は，昇
圧電荷の移動をコントロールするためのスイッチング電
位発生用のセルフブート用容量である静電容量素子（Ｃ
Ｐ１−１〜ＣＰ１−３）に電位を供給する基本クロック
線である。また，基本クロック線（ＣＫ１−４〜ＣＫ１
−７）は，昇圧用の静電容量素子（ＣＰ１−４〜ＣＰ１
−７）を駆動するための基本クロック線である。制御信
号線（ＣＴ１−１，ＣＴ１−２）は基本クロック線（Ｃ
Ｋ１−１〜ＣＫ１−３）と連動して昇圧電荷の移動を止
めるための制御信号である。Ｎチャネルトランジスタ
（Ｎ１−１〜Ｎ１−３）は，電荷の転送をオンオフする
ための電位供給用のＮチャネルトランジスタである。Ｎ
チャネルトランジスタ（Ｎ１−４〜Ｎ１−９）は昇圧の
ための電荷転送をコントロールするＮチャネルトランジ
スタである。静電容量素子（ＣＰ１−１〜ＣＰ１−３）
はＮチャネルトランジスタ（Ｎ１−７〜Ｎ１−９）のオ
ンオフ制御を受けるカップリング動作用の静電容量素子
である。静電容量素子（ＣＰ１−４〜ＣＰ１−７）は昇
圧動作用の静電容量素子である。ダイオード素子（Ｄ１
−１〜Ｄ１−４）は昇圧電位を出力するためのダイオー
ド素子である。ダイオード素子（Ｄ１−５〜Ｄ１−８）
は昇圧用の電荷を電源から取り込むためのダイオード素
子である。
図２を参照して説明する。図１は本発明における第一の
実施の形態の昇圧回路の回路図である。本実施の形態の
昇圧回路は，７の基本クロック線（ＣＫ１−１〜ＣＫ１
−７）と，２の制御信号線（又は基本クロック線と呼
ぶ）（ＣＴ１−１，ＣＴ１−２）と，９のＮチャネルト
ランジスタ（例えばＮチャネルＭＯＳトランジスタ）
（Ｎ１−１〜Ｎ１−９）と，７の静電容量素子（ＣＰ１
−１〜ＣＰ１−７）と，８のダイオード素子（Ｄ１−１
〜Ｄ１−８）と，から構成される。また，本実施の形態
では整流素子としてダイオード素子を用いるが，一方方
向へのみ電荷を転送する素子であればどんな素子でもよ
い。基本クロック線（ＣＫ１−１〜ＣＫ１−３）は，昇
圧電荷の移動をコントロールするためのスイッチング電
位発生用のセルフブート用容量である静電容量素子（Ｃ
Ｐ１−１〜ＣＰ１−３）に電位を供給する基本クロック
線である。また，基本クロック線（ＣＫ１−４〜ＣＫ１
−７）は，昇圧用の静電容量素子（ＣＰ１−４〜ＣＰ１
−７）を駆動するための基本クロック線である。制御信
号線（ＣＴ１−１，ＣＴ１−２）は基本クロック線（Ｃ
Ｋ１−１〜ＣＫ１−３）と連動して昇圧電荷の移動を止
めるための制御信号である。Ｎチャネルトランジスタ
（Ｎ１−１〜Ｎ１−３）は，電荷の転送をオンオフする
ための電位供給用のＮチャネルトランジスタである。Ｎ
チャネルトランジスタ（Ｎ１−４〜Ｎ１−９）は昇圧の
ための電荷転送をコントロールするＮチャネルトランジ
スタである。静電容量素子（ＣＰ１−１〜ＣＰ１−３）
はＮチャネルトランジスタ（Ｎ１−７〜Ｎ１−９）のオ
ンオフ制御を受けるカップリング動作用の静電容量素子
である。静電容量素子（ＣＰ１−４〜ＣＰ１−７）は昇
圧動作用の静電容量素子である。ダイオード素子（Ｄ１
−１〜Ｄ１−４）は昇圧電位を出力するためのダイオー
ド素子である。ダイオード素子（Ｄ１−５〜Ｄ１−８）
は昇圧用の電荷を電源から取り込むためのダイオード素
子である。
【００２３】静電容量素子（ＣＰ１−１）の第一端は基
本クロック信号線（ＣＫ１−１）と接続する。Ｎチャネ
ルトランジスタ（Ｎ１−１）は，ソースが静電容量素子
（ＣＰ１−１）の第二端と接続し，ゲートが基本クロッ
ク信号線（ＣＴ１−１）と接続する。静電容量素子（Ｃ
Ｐ１−４）は，第一端を基本クロック信号線（ＣＫ１−
４）と接続する。Ｎチャネルトランジスタ（Ｎ１−７）
は，ゲートがＮチャネルトランジスタ（Ｎ１−１）のソ
ースと接続し，ドレインが静電容量素子（ＣＰ１−４）
の第二端と接続する。Ｎチャネルトランジスタ（Ｎ１−
４）は，ゲートがＮチャネルトランジスタ（Ｎ１−７）
のソースと接続し，ソースが静電容量素子（ＣＰ１−
４）の第二端と接続し，ドレインがＮチャネルトランジ
スタ（Ｎ１−７）のゲートと接続する。ダイオード素子
（Ｄ１−５）は，カソードがＮチャネルトランジスタ
（Ｎ１−４）のソースと接続し，アノードが定電圧電源
（以下ＶＣＣと略す）と接続する。ダイオード素子（Ｄ
１−１）は，アノードがダイオード素子のカソードと接
続し，カソードが出力端子と接続する。以上が昇圧回路
単位である。ここで昇圧回路単位とは，電圧を昇圧する
ための必要最小限度の回路構成を有する回路を示す。本
実施の形態では昇圧回路単位は例えば，基本クロック線
（ＣＫ１−１，ＣＫ１−４），静電容量素子（ＣＰ１−
１，ＣＰ１−４），Ｎチャネルトランジスタ（Ｎ１−
１，Ｎ１−４，Ｎ１−７），ダイオード素子（Ｄ１−
５）である。更に，この昇圧回路単位のＮチャネルトラ
ンジスタ（Ｎ１−７）のソースと，次段の昇圧回路単位
のＮチャネルトランジスタ（Ｎ１−５）のソースと，が
接続する。
本クロック信号線（ＣＫ１−１）と接続する。Ｎチャネ
ルトランジスタ（Ｎ１−１）は，ソースが静電容量素子
（ＣＰ１−１）の第二端と接続し，ゲートが基本クロッ
ク信号線（ＣＴ１−１）と接続する。静電容量素子（Ｃ
Ｐ１−４）は，第一端を基本クロック信号線（ＣＫ１−
４）と接続する。Ｎチャネルトランジスタ（Ｎ１−７）
は，ゲートがＮチャネルトランジスタ（Ｎ１−１）のソ
ースと接続し，ドレインが静電容量素子（ＣＰ１−４）
の第二端と接続する。Ｎチャネルトランジスタ（Ｎ１−
４）は，ゲートがＮチャネルトランジスタ（Ｎ１−７）
のソースと接続し，ソースが静電容量素子（ＣＰ１−
４）の第二端と接続し，ドレインがＮチャネルトランジ
スタ（Ｎ１−７）のゲートと接続する。ダイオード素子
（Ｄ１−５）は，カソードがＮチャネルトランジスタ
（Ｎ１−４）のソースと接続し，アノードが定電圧電源
（以下ＶＣＣと略す）と接続する。ダイオード素子（Ｄ
１−１）は，アノードがダイオード素子のカソードと接
続し，カソードが出力端子と接続する。以上が昇圧回路
単位である。ここで昇圧回路単位とは，電圧を昇圧する
ための必要最小限度の回路構成を有する回路を示す。本
実施の形態では昇圧回路単位は例えば，基本クロック線
（ＣＫ１−１，ＣＫ１−４），静電容量素子（ＣＰ１−
１，ＣＰ１−４），Ｎチャネルトランジスタ（Ｎ１−
１，Ｎ１−４，Ｎ１−７），ダイオード素子（Ｄ１−
５）である。更に，この昇圧回路単位のＮチャネルトラ
ンジスタ（Ｎ１−７）のソースと，次段の昇圧回路単位
のＮチャネルトランジスタ（Ｎ１−５）のソースと，が
接続する。
【００２４】図２は図１の昇圧回路に対する入力波形の
一例である。この波形を入力することにより，昇圧動作
が実現する。本実施の形態における昇圧動作を説明す
る。昇圧動作初期時においては，基本クロック信号線
（ＣＴ１−１，ＣＴ１−２）はＨレベルであり，基本ク
ロック信号線（ＣＫ１−１〜ＣＫ１−３）はＬレベルで
ある。この結果Ｎチャネルトランジスタ（Ｎ１−７〜Ｎ
１−９）はオフになっている。この条件下で基本クロッ
ク信号線（ＣＫ１−４〜ＣＫ１−７）をＬレベルからＨ
レベルにクロックさせると静電容量素子（ＣＰ１−４〜
ＣＰ１−７）に充電された電荷は，寄生容量を無視すれ
ば２×ＶＣＣ電位に昇圧され，ダイオード素子（Ｄ１−
１〜Ｄ１−４）を通じて出力端子（ＯＵＴ１−１）へ出
力される。つぎに出力端子（ＯＵＴ１−１）がほぼ２×
ＶＣＣ電位に達した時点で基本クロック信号線（ＣＴ１
−１）をＬレベルに固定し，基本クロック信号線（ＣＫ
１−１とＣＫ１−３）をクロッキングさせる。すなわ
ち，同時にＨレベルにしその後同時にＬレベルにする。
このときの動作は，Ｎ１−８を境に２個の昇圧用静電容
量素子（ＣＰ１−４及びＣＰ１−５，あるいはＣＰ１−
６及びＣＰ１−７）からなる昇圧回路単位が２台並列に
並んでいることと等価である。
一例である。この波形を入力することにより，昇圧動作
が実現する。本実施の形態における昇圧動作を説明す
る。昇圧動作初期時においては，基本クロック信号線
（ＣＴ１−１，ＣＴ１−２）はＨレベルであり，基本ク
ロック信号線（ＣＫ１−１〜ＣＫ１−３）はＬレベルで
ある。この結果Ｎチャネルトランジスタ（Ｎ１−７〜Ｎ
１−９）はオフになっている。この条件下で基本クロッ
ク信号線（ＣＫ１−４〜ＣＫ１−７）をＬレベルからＨ
レベルにクロックさせると静電容量素子（ＣＰ１−４〜
ＣＰ１−７）に充電された電荷は，寄生容量を無視すれ
ば２×ＶＣＣ電位に昇圧され，ダイオード素子（Ｄ１−
１〜Ｄ１−４）を通じて出力端子（ＯＵＴ１−１）へ出
力される。つぎに出力端子（ＯＵＴ１−１）がほぼ２×
ＶＣＣ電位に達した時点で基本クロック信号線（ＣＴ１
−１）をＬレベルに固定し，基本クロック信号線（ＣＫ
１−１とＣＫ１−３）をクロッキングさせる。すなわ
ち，同時にＨレベルにしその後同時にＬレベルにする。
このときの動作は，Ｎ１−８を境に２個の昇圧用静電容
量素子（ＣＰ１−４及びＣＰ１−５，あるいはＣＰ１−
６及びＣＰ１−７）からなる昇圧回路単位が２台並列に
並んでいることと等価である。
【００２５】これにより高速な昇圧動作を実現できる。
この動作を実施して出力端子（ＯＵＴ１−１）がほぼ３
×ＶＣＣ電位に達したならば基本クロック信号線（ＣＴ
１−１，ＣＴ１−２）ともＬレベルに固定し，基本クロ
ック信号線（ＣＫ１−１〜ＣＫ１−３）にクロッキング
を加える。すなわち，基本クロック信号線（ＣＫ１−１
及びＣＫ１−３）は同時にＨレベルにしその後同時にＬ
レベルにする。また基本クロック信号線（ＣＫ１−２）
はこれら基本クロック信号線（ＣＫ１−１又はＣＫ１−
３）のパルス間の時刻においてＨレベルになりその後Ｌ
レベルになる。このときの動作は，従来の技術と同様で
あり，これによって所望の昇圧電位に達する。すなわ
ち，基本クロック信号線（ＣＴ１−１及びＣＴ１−２）
がＬレベル，基本クロック信号線（ＣＫ−４〜ＣＫ−
７）がＨレベルの状態下で基本クロック信号線（ＣＫ−
５及びＣＫ−７）を同時にＬレベルにする。次にこの状
態下で，基本クロック信号線（ＣＫ−１及びＣＫ−３）
を同時にＨレベルにしその後同時にＬレベルにする。つ
ぎに基本クロック信号線（ＣＴ−５及びＣＴ−７）を同
時にＨレベルにする。これによって，出力端子（ＯＵＴ
−１）は４×ＶＣＣ電位まで，昇圧される。
この動作を実施して出力端子（ＯＵＴ１−１）がほぼ３
×ＶＣＣ電位に達したならば基本クロック信号線（ＣＴ
１−１，ＣＴ１−２）ともＬレベルに固定し，基本クロ
ック信号線（ＣＫ１−１〜ＣＫ１−３）にクロッキング
を加える。すなわち，基本クロック信号線（ＣＫ１−１
及びＣＫ１−３）は同時にＨレベルにしその後同時にＬ
レベルにする。また基本クロック信号線（ＣＫ１−２）
はこれら基本クロック信号線（ＣＫ１−１又はＣＫ１−
３）のパルス間の時刻においてＨレベルになりその後Ｌ
レベルになる。このときの動作は，従来の技術と同様で
あり，これによって所望の昇圧電位に達する。すなわ
ち，基本クロック信号線（ＣＴ１−１及びＣＴ１−２）
がＬレベル，基本クロック信号線（ＣＫ−４〜ＣＫ−
７）がＨレベルの状態下で基本クロック信号線（ＣＫ−
５及びＣＫ−７）を同時にＬレベルにする。次にこの状
態下で，基本クロック信号線（ＣＫ−１及びＣＫ−３）
を同時にＨレベルにしその後同時にＬレベルにする。つ
ぎに基本クロック信号線（ＣＴ−５及びＣＴ−７）を同
時にＨレベルにする。これによって，出力端子（ＯＵＴ
−１）は４×ＶＣＣ電位まで，昇圧される。
【００２６】つぎに，基本クロック信号線（ＣＫ−４及
びＣＫ−６）を同時にＬレベルにし，その状態下で基本
クロック信号線（ＣＫ−２）をＨレベルにしその後Ｌレ
ベルにする。つぎに基本クロック信号線（ＣＫ−４及び
ＣＫ−６）を同時にＨレベルにする。つぎに，基本クロ
ック信号線（ＣＫ−４〜ＣＫ−７）がＨレベルの状態下
で基本クロック信号線（ＣＫ−５及びＣＫ−７）を同時
にＬレベルにする。次にこの状態下で，基本クロック信
号線（ＣＫ−１及びＣＫ−３）を同時にＨレベルにしそ
の後同時にＬレベルにする。つぎに基本クロック信号線
（ＣＴ−５及びＣＴ−７）を同時にＨレベルにする。こ
れによって，出力端子（ＯＵＴ−１）は５×ＶＣＣ電位
まで，昇圧される。以下同様に操作すれば，ＶＣＣ電位
の整数倍の電圧値に出力端子（ＯＵＴ−１）を調整する
ことが可能である。上記のような動作により移動した電
荷は必ず昇圧されて次段の昇圧回路単位に転送されるの
で，無駄な消費電流は削減される。更に，並列動作が加
わることで高速な昇圧動作が可能である。また従来の技
術と比較して，多数ある昇圧回路単位の間をただ移動さ
せるためだけの動作が削除され，電荷の転送動作は全て
昇圧動作に結びつけることが可能となる。したがって，
昇圧速度が上昇するので総消費電流は少なくなる。
びＣＫ−６）を同時にＬレベルにし，その状態下で基本
クロック信号線（ＣＫ−２）をＨレベルにしその後Ｌレ
ベルにする。つぎに基本クロック信号線（ＣＫ−４及び
ＣＫ−６）を同時にＨレベルにする。つぎに，基本クロ
ック信号線（ＣＫ−４〜ＣＫ−７）がＨレベルの状態下
で基本クロック信号線（ＣＫ−５及びＣＫ−７）を同時
にＬレベルにする。次にこの状態下で，基本クロック信
号線（ＣＫ−１及びＣＫ−３）を同時にＨレベルにしそ
の後同時にＬレベルにする。つぎに基本クロック信号線
（ＣＴ−５及びＣＴ−７）を同時にＨレベルにする。こ
れによって，出力端子（ＯＵＴ−１）は５×ＶＣＣ電位
まで，昇圧される。以下同様に操作すれば，ＶＣＣ電位
の整数倍の電圧値に出力端子（ＯＵＴ−１）を調整する
ことが可能である。上記のような動作により移動した電
荷は必ず昇圧されて次段の昇圧回路単位に転送されるの
で，無駄な消費電流は削減される。更に，並列動作が加
わることで高速な昇圧動作が可能である。また従来の技
術と比較して，多数ある昇圧回路単位の間をただ移動さ
せるためだけの動作が削除され，電荷の転送動作は全て
昇圧動作に結びつけることが可能となる。したがって，
昇圧速度が上昇するので総消費電流は少なくなる。
【００２７】更に出力端子（ＯＵＴ１−１）の電位を検
知する電位検知器（図示せず）を設置することにより，
出力端子（ＯＵＴ１−１）の電位を検知してその検知電
位により並列接続の状態を変化させることが可能であ
る。また，出力端子（ＯＵＴ１−１）において所望の電
位を得るために，出力端子（ＯＵＴ１−１）における電
位が＋ＶＣＣ電位ずつ上昇するにつれ接続する昇圧回路
の数を１個ずつ増していくことも可能である。あるいは
出力端子（ＯＵＴ１−１）において所望の電位を得るた
めに，その所望の電位を電源電位で割った値の切り下げ
値＋１個の昇圧回路を接続させる様に設定することも可
能である。
知する電位検知器（図示せず）を設置することにより，
出力端子（ＯＵＴ１−１）の電位を検知してその検知電
位により並列接続の状態を変化させることが可能であ
る。また，出力端子（ＯＵＴ１−１）において所望の電
位を得るために，出力端子（ＯＵＴ１−１）における電
位が＋ＶＣＣ電位ずつ上昇するにつれ接続する昇圧回路
の数を１個ずつ増していくことも可能である。あるいは
出力端子（ＯＵＴ１−１）において所望の電位を得るた
めに，その所望の電位を電源電位で割った値の切り下げ
値＋１個の昇圧回路を接続させる様に設定することも可
能である。
【００２８】本発明の本実施の形態では，昇圧機能をも
つ基本単位を構成する昇圧回路単位の接続方法を変化さ
せる機能を上記のように有する。このため出力端子とＶ
ＣＣとの間の電位差に応じて最適な昇圧回路の接続方法
の設定をすることが可能である。例えば，４個の基本昇
圧素子を持った昇圧回路の場合には出力端子が２×ＶＣ
Ｃ電位に達するまでは，２段接続の昇圧回路単位を２個
並列接続する構成をとる。高速で無駄な消費電流を避け
た昇圧動作を実施し，出力端子の電位上昇に伴い接続方
法を変化させることで，最後まで高速で無駄な消費電流
を避けた昇圧動作が実現する。
つ基本単位を構成する昇圧回路単位の接続方法を変化さ
せる機能を上記のように有する。このため出力端子とＶ
ＣＣとの間の電位差に応じて最適な昇圧回路の接続方法
の設定をすることが可能である。例えば，４個の基本昇
圧素子を持った昇圧回路の場合には出力端子が２×ＶＣ
Ｃ電位に達するまでは，２段接続の昇圧回路単位を２個
並列接続する構成をとる。高速で無駄な消費電流を避け
た昇圧動作を実施し，出力端子の電位上昇に伴い接続方
法を変化させることで，最後まで高速で無駄な消費電流
を避けた昇圧動作が実現する。
【００２９】以上本発明の第一の実施の形態の昇圧回路
によれば，第一端を基本クロック信号線（ＣＫ１−１）
と接続する静電容量素子（ＣＰ１−１）と，ソースが静
電容量素子（ＣＰ１−１）の第二端と接続し，ゲートが
基本クロック信号線（ＣＴ１−１）と接続するＮチャネ
ルトランジスタ（Ｎ１−１）と，第一端を基本クロック
信号線（ＣＫ１−４）と接続する静電容量素子（ＣＰ１
−４）と，ゲートがＮチャネルトランジスタ（Ｎ１−
１）のソースと接続し，ドレインが静電容量素子（ＣＰ
１−４）の第二端と接続するＮチャネルトランジスタ
と，Ｎチャネルトランジスタのソースとゲートとが接続
し，ソースが静電容量素子（ＣＰ１−４）の第二端と接
続し，ドレインがＮチャネルトランジスタ（Ｎ１−７）
のゲートと接続するＮチャネルトランジスタ（Ｎ１−
４）と，カソードがＮチャネルトランジスタ（Ｎ１−
４）のソースと接続し，アノードがＶＣＣと接続するダ
イオード素子（Ｄ１−５）と，アノードがダイオード素
子（Ｄ１−５）のカソードと接続し，カソードが出力端
子（ＯＵＴ１−１）と接続するダイオード素子（Ｄ１−
１）と，から成る昇圧回路単位を複数有して成り，前記
昇圧回路単位のＮチャネルトランジスタ（Ｎ１−７）の
ソースと，次段の昇圧回路単位におけるＮチャネルトラ
ンジスタ（Ｎ１−５）のソースと，が接続することによ
り，従来の技術と比較して，多数ある昇圧回路単位の間
を電荷がただ移動するためだけの動作が削除され，電荷
の転送動作は全て昇圧動作に結びつけることが可能とな
る。したがって，昇圧速度が上昇するので総消費電流は
少なくすることが可能になる。また，出力端子（ＯＵＴ
１−１）とＶＣＣとの間の電位差に応じて最適な昇圧回
路の接続方法の設定をすることが可能になる。更に高速
で無駄な消費電流を避けた昇圧動作を実施し，出力端子
（ＯＵＴ１−１）の電位上昇に伴い接続方法を変化させ
ることで，最後まで高速で無駄な消費電流を避けた昇圧
動作を実現することが可能になる。
によれば，第一端を基本クロック信号線（ＣＫ１−１）
と接続する静電容量素子（ＣＰ１−１）と，ソースが静
電容量素子（ＣＰ１−１）の第二端と接続し，ゲートが
基本クロック信号線（ＣＴ１−１）と接続するＮチャネ
ルトランジスタ（Ｎ１−１）と，第一端を基本クロック
信号線（ＣＫ１−４）と接続する静電容量素子（ＣＰ１
−４）と，ゲートがＮチャネルトランジスタ（Ｎ１−
１）のソースと接続し，ドレインが静電容量素子（ＣＰ
１−４）の第二端と接続するＮチャネルトランジスタ
と，Ｎチャネルトランジスタのソースとゲートとが接続
し，ソースが静電容量素子（ＣＰ１−４）の第二端と接
続し，ドレインがＮチャネルトランジスタ（Ｎ１−７）
のゲートと接続するＮチャネルトランジスタ（Ｎ１−
４）と，カソードがＮチャネルトランジスタ（Ｎ１−
４）のソースと接続し，アノードがＶＣＣと接続するダ
イオード素子（Ｄ１−５）と，アノードがダイオード素
子（Ｄ１−５）のカソードと接続し，カソードが出力端
子（ＯＵＴ１−１）と接続するダイオード素子（Ｄ１−
１）と，から成る昇圧回路単位を複数有して成り，前記
昇圧回路単位のＮチャネルトランジスタ（Ｎ１−７）の
ソースと，次段の昇圧回路単位におけるＮチャネルトラ
ンジスタ（Ｎ１−５）のソースと，が接続することによ
り，従来の技術と比較して，多数ある昇圧回路単位の間
を電荷がただ移動するためだけの動作が削除され，電荷
の転送動作は全て昇圧動作に結びつけることが可能とな
る。したがって，昇圧速度が上昇するので総消費電流は
少なくすることが可能になる。また，出力端子（ＯＵＴ
１−１）とＶＣＣとの間の電位差に応じて最適な昇圧回
路の接続方法の設定をすることが可能になる。更に高速
で無駄な消費電流を避けた昇圧動作を実施し，出力端子
（ＯＵＴ１−１）の電位上昇に伴い接続方法を変化させ
ることで，最後まで高速で無駄な消費電流を避けた昇圧
動作を実現することが可能になる。
【００３０】第二の実施の形態 本発明における第二の実施の形態の昇圧回路を図３及び
図４を参照して説明する。図３は，本発明の第二の実施
の形態の昇圧回路の回路図である。図４は，本発明の第
二の実施の形態の昇圧回路の動作波形である。図３にお
いて第一の実施の形態と異なるのは，電源からの電荷転
送素子としてＤ１−５〜Ｄ１−８のダイオード素子の代
わりに，Ｎチャネルトランジスタ（Ｎ３−４〜Ｎ３−１
１），静電容量素子（ＣＰ３−４〜ＣＰ３−７），及び
その制御信号線（又は基本クロック線と呼ぶ）（ＣＫ３
−４〜ＣＫ３−７）が配置されている点である。
図４を参照して説明する。図３は，本発明の第二の実施
の形態の昇圧回路の回路図である。図４は，本発明の第
二の実施の形態の昇圧回路の動作波形である。図３にお
いて第一の実施の形態と異なるのは，電源からの電荷転
送素子としてＤ１−５〜Ｄ１−８のダイオード素子の代
わりに，Ｎチャネルトランジスタ（Ｎ３−４〜Ｎ３−１
１），静電容量素子（ＣＰ３−４〜ＣＰ３−７），及び
その制御信号線（又は基本クロック線と呼ぶ）（ＣＫ３
−４〜ＣＫ３−７）が配置されている点である。
【００３１】静電容量素子（ＣＰ３−４）は，基本クロ
ック信号線（ＣＫ３−４）と一端を接続する。Ｎチャネ
ルトランジスタ（Ｎ３−８）は，静電容量素子（ＣＰ３
−４）の他端とゲートとが接続し，ソースが静電容量素
子（ＣＰ１−４）の他端と接続し，ドレインがＶＣＣと
接続する。Ｎチャネルトランジスタ（Ｎ３−４）は，Ｎ
チャネルトランジスタ（Ｎ３−８）のソースとゲートと
が接続し，ソースがＮチャネルトランジスタ（Ｎ３−
８）のドレインと接続し，ドレインがＮチャネルトラン
ジスタ（Ｎ３−８）のゲートと接続する。
ック信号線（ＣＫ３−４）と一端を接続する。Ｎチャネ
ルトランジスタ（Ｎ３−８）は，静電容量素子（ＣＰ３
−４）の他端とゲートとが接続し，ソースが静電容量素
子（ＣＰ１−４）の他端と接続し，ドレインがＶＣＣと
接続する。Ｎチャネルトランジスタ（Ｎ３−４）は，Ｎ
チャネルトランジスタ（Ｎ３−８）のソースとゲートと
が接続し，ソースがＮチャネルトランジスタ（Ｎ３−
８）のドレインと接続し，ドレインがＮチャネルトラン
ジスタ（Ｎ３−８）のゲートと接続する。
【００３２】本実施の形態における昇圧回路の基本動作
は第一の実施の形態と同様である。本実施の形態におけ
る昇圧回路の入力波形は基本クロック信号線（ＣＫ３−
４〜ＣＫ３−７）が追加されるだけで，その他の入力波
形は第一の実施の形態と同様である。本実施の形態の昇
圧回路は，第一の実施の形態の昇圧回路よりも，昇圧速
度をより速く上げる目的となる回路を追加したものであ
る。
は第一の実施の形態と同様である。本実施の形態におけ
る昇圧回路の入力波形は基本クロック信号線（ＣＫ３−
４〜ＣＫ３−７）が追加されるだけで，その他の入力波
形は第一の実施の形態と同様である。本実施の形態の昇
圧回路は，第一の実施の形態の昇圧回路よりも，昇圧速
度をより速く上げる目的となる回路を追加したものであ
る。
【００３３】本実施の形態の昇圧回路においては，昇圧
動作の際に電源から取り込む電荷量を増大させることが
できる。第一の実施の形態の昇圧回路においては，電源
からの電荷供給にはダイオード（Ｄ１−５〜Ｄ１−８）
を用いているので，供給される電位はＶＣＣ−ダイオー
ドのしきい値電位分であり転送効率を下げていた。本実
施の形態の昇圧回路では昇圧用静電容量素子に電荷充電
をしたい場合には，基本クロック信号線（ＣＫ３−４〜
ＣＫ３−７）のうち転送させたい素子に係わるクロック
をＨレベルにする。これにより，Ｎチャネルトランジス
タ（Ｎ３−８〜Ｎ３−１１）といった電源電位転送用ト
ランジスタを完全にオンさせることが可能となる。ま
た，昇圧用静電容量素子（ＣＰ３−８〜ＣＰ３−１１）
にＶＣＣ電位をそのまま充電することが可能となり，よ
り高速に昇圧動作を実現することができる。なお，本実
施の形態の昇圧回路においては正電位側の昇圧回路につ
いてのみ述べているが，本実施の形態の昇圧回路と同様
に負電位側の電位を出力させる構成の昇圧回路も実施可
能である。
動作の際に電源から取り込む電荷量を増大させることが
できる。第一の実施の形態の昇圧回路においては，電源
からの電荷供給にはダイオード（Ｄ１−５〜Ｄ１−８）
を用いているので，供給される電位はＶＣＣ−ダイオー
ドのしきい値電位分であり転送効率を下げていた。本実
施の形態の昇圧回路では昇圧用静電容量素子に電荷充電
をしたい場合には，基本クロック信号線（ＣＫ３−４〜
ＣＫ３−７）のうち転送させたい素子に係わるクロック
をＨレベルにする。これにより，Ｎチャネルトランジス
タ（Ｎ３−８〜Ｎ３−１１）といった電源電位転送用ト
ランジスタを完全にオンさせることが可能となる。ま
た，昇圧用静電容量素子（ＣＰ３−８〜ＣＰ３−１１）
にＶＣＣ電位をそのまま充電することが可能となり，よ
り高速に昇圧動作を実現することができる。なお，本実
施の形態の昇圧回路においては正電位側の昇圧回路につ
いてのみ述べているが，本実施の形態の昇圧回路と同様
に負電位側の電位を出力させる構成の昇圧回路も実施可
能である。
【００３４】以上本発明の第二の実施の形態の昇圧回路
によれば，基本クロック信号線（ＣＫ３−４）と一端を
接続する静電容量素子（ＣＰ３−４）と，ゲートが静電
容量素子（ＣＰ３−４）の他端と接続し，ソースが静電
容量素子（ＣＰ１−４）の第二端と接続し，ドレインが
ＶＣＣと接続するＮチャネルトランジスタ（Ｎ３−８）
と，ゲートがＮチャネルトランジスタ（Ｎ３−８）のソ
ースと接続し，ソースがＮチャネルトランジスタ（Ｎ３
−８）のドレインと接続し，ドレインがＮチャネルトラ
ンジスタ（Ｎ３−８）のゲートと接続するＮチャネルト
ランジスタ（Ｎ３−４）と，が前記第一ダイオード素子
の代わりに設けられることにより，昇圧用の静電容量素
子（ＣＰ３−８〜ＣＰ３−１１）にＶＣＣ電位をそのま
ま充電することが可能となり，より高速に昇圧動作を実
現することができる。
によれば，基本クロック信号線（ＣＫ３−４）と一端を
接続する静電容量素子（ＣＰ３−４）と，ゲートが静電
容量素子（ＣＰ３−４）の他端と接続し，ソースが静電
容量素子（ＣＰ１−４）の第二端と接続し，ドレインが
ＶＣＣと接続するＮチャネルトランジスタ（Ｎ３−８）
と，ゲートがＮチャネルトランジスタ（Ｎ３−８）のソ
ースと接続し，ソースがＮチャネルトランジスタ（Ｎ３
−８）のドレインと接続し，ドレインがＮチャネルトラ
ンジスタ（Ｎ３−８）のゲートと接続するＮチャネルト
ランジスタ（Ｎ３−４）と，が前記第一ダイオード素子
の代わりに設けられることにより，昇圧用の静電容量素
子（ＣＰ３−８〜ＣＰ３−１１）にＶＣＣ電位をそのま
ま充電することが可能となり，より高速に昇圧動作を実
現することができる。
【００３５】
【発明の効果】本発明の昇圧回路によれば，出力電位が
低い段階では昇圧回路群の配置を変化させて，並列に昇
圧回路単位をいくつも設定することによって昇圧速度を
あげることができる。また出力電位の上昇に伴い順次昇
圧回路群の配置を変換させ，最終的な所望の昇圧電位に
到達することができる。また従来の技術と比較して，多
数ある昇圧回路単位の間を電荷がただ移動するためだけ
の動作が削除され，電荷の転送動作は全て昇圧動作に結
びつけることが可能となる。したがって，昇圧速度が上
昇するので総消費電流は少なくすることが可能になる。
更に，出力端子の電位を検知してその検知電位により並
列接続の状態を変化させることが可能になる。また出力
端子において所望の電位を得るために，出力端子におけ
る電位が＋ＶＣＣ電位ずつ上昇するにつれ接続する昇圧
回路の数を１個ずつ増していくことも可能になる。ある
いは，ＯＵＴ１−１において所望の電位を得るために，
その所望の電位をＶＣＣ電位で割った値の切り下げ値＋
１個の昇圧回路を接続させる様に設定することも可能に
なる。
低い段階では昇圧回路群の配置を変化させて，並列に昇
圧回路単位をいくつも設定することによって昇圧速度を
あげることができる。また出力電位の上昇に伴い順次昇
圧回路群の配置を変換させ，最終的な所望の昇圧電位に
到達することができる。また従来の技術と比較して，多
数ある昇圧回路単位の間を電荷がただ移動するためだけ
の動作が削除され，電荷の転送動作は全て昇圧動作に結
びつけることが可能となる。したがって，昇圧速度が上
昇するので総消費電流は少なくすることが可能になる。
更に，出力端子の電位を検知してその検知電位により並
列接続の状態を変化させることが可能になる。また出力
端子において所望の電位を得るために，出力端子におけ
る電位が＋ＶＣＣ電位ずつ上昇するにつれ接続する昇圧
回路の数を１個ずつ増していくことも可能になる。ある
いは，ＯＵＴ１−１において所望の電位を得るために，
その所望の電位をＶＣＣ電位で割った値の切り下げ値＋
１個の昇圧回路を接続させる様に設定することも可能に
なる。
【００３６】出力端子とＶＣＣとの間の電位差に応じて
最適な昇圧回路の接続方法の設定をすることが可能にな
る。また，高速で無駄な消費電流を避けた昇圧動作を実
施し，出力端子の電位上昇に伴い接続方法を変化させる
ことで，最後まで高速で無駄な消費電流を避けた昇圧動
作を実現することが可能になる。更に，昇圧用の静電容
量素子にＶＣＣ電位をそのまま充電することが可能とな
り，より高速に昇圧動作を実現することができる。
最適な昇圧回路の接続方法の設定をすることが可能にな
る。また，高速で無駄な消費電流を避けた昇圧動作を実
施し，出力端子の電位上昇に伴い接続方法を変化させる
ことで，最後まで高速で無駄な消費電流を避けた昇圧動
作を実現することが可能になる。更に，昇圧用の静電容
量素子にＶＣＣ電位をそのまま充電することが可能とな
り，より高速に昇圧動作を実現することができる。
【図１】 本発明における第一の実施の形態の昇圧回路
の回路図である。
の回路図である。
【図２】 本発明における第一の実施の形態の昇圧回路
の入力波形である。
の入力波形である。
【図３】 本発明における第二の実施の形態の昇圧回路
を示す回路図である。
を示す回路図である。
【図４】 本発明における第二の実施の形態の昇圧回路
の入力波形である。
の入力波形である。
【図５】 従来の昇圧回路の回路図である。
【図６】 従来例の昇圧回路の入力波形である。
ＣＫ１−１〜ＣＫ１−７ 基本クロック線 ＣＴ１−１，ＣＴ１−２ 制御信号線（又は基本クロ
ック線と呼ぶ） Ｄ１−１〜Ｄ１−８ ダイオード素子 ＣＰ１−１〜ＣＰ１−７ 静電容量素子 Ｎ１−１〜Ｎ１−９ Ｎチャネルトランジスタ ＯＵＴ１−１ 出力端子
ック線と呼ぶ） Ｄ１−１〜Ｄ１−８ ダイオード素子 ＣＰ１−１〜ＣＰ１−７ 静電容量素子 Ｎ１−１〜Ｎ１−９ Ｎチャネルトランジスタ ＯＵＴ１−１ 出力端子
Claims (7)
- 【請求項１】 第一基本クロック信号により昇圧電位の
転送を制御する第一静電容量素子と，第一静電容量素子
の出力信号をオンオフ制御する第一スイッチング素子
と，昇圧するための電荷を蓄える第二静電容量素子と，
第一静電容量素子の出力信号により第二静電容量素子の
出力信号をオンオフする第二スイッチング素子と，カソ
ードが第二静電容量素子の第二スイッチング素子と接続
する端子と接続し，アノードが定電圧電源（以下ＶＣＣ
と略す）と接続する第一整流素子と，アノードが第一整
流素子のカソードと接続し，カソードが出力端子と接続
する第二整流素子と，から成る昇圧回路単位を複数有し
て成り，前記昇圧回路単位の第二スイッチング素子の出
力端と，次段の昇圧回路単位内における第二静電容量素
子の第二スイッチング素子と接続する端子と，が接続す
ることを特徴とする昇圧回路。 - 【請求項２】 第一端を第一基本クロック信号線と接続
する第一静電容量素子と，ソースが第一静電容量素子の
第二端と接続し，ゲートが第二基本クロック信号線と接
続する第一Ｎチャネルトランジスタと，第一端を第三基
本クロック信号線と接続する第二静電容量素子と，ゲー
トが第一Ｎチャネルトランジスタのソースと接続し，ド
レインが第二静電容量素子の第二端と接続する第二Ｎチ
ャネルトランジスタと，ゲートが第二Ｎチャネルトラン
ジスタのソースと接続し，ソースが第二静電容量素子の
第二端と接続し，ドレインが第二Ｎチャネルトランジス
タのゲートと接続する第三Ｎチャネルトランジスタと，
カソードが第三Ｎチャネルトランジスタのソースと接続
し，アノードがＶＣＣと接続する第一整流素子と，アノ
ードが第一整流素子のカソードと接続し，カソードが出
力端子と接続する第二整流素子と，から成る昇圧回路単
位を複数有して成り，前記昇圧回路単位の第二Ｎチャネ
ルトランジスタのソースと，次段の昇圧回路単位の第三
Ｎチャネルトランジスタのソースと，が接続することを
特徴とする昇圧回路。 - 【請求項３】 第四基本クロック信号線と一端を接続す
る第三静電容量素子と，ゲートが第三静電容量素子の他
端と接続し，ソースが前記第二静電容量素子の第二端と
接続し，ドレインがＶＣＣと接続する第四Ｎチャネルト
ランジスタと，ゲートが第四Ｎチャネルトランジスタの
ソースと接続し，ソースが第四Ｎチャネルトランジスタ
のドレインと接続し，ドレインが第四Ｎチャネルトラン
ジスタのゲートと接続する第五Ｎチャネルトランジスタ
と，が前記第一整流素子の代わりに設けられることを特
徴とする請求項２に記載の昇圧回路。 - 【請求項４】 昇圧動作開始時点において，前記第二ス
イッチング素子又は前記第二Ｎチャネルトランジスタは
オフであることを特徴とする請求項１から請求項３のい
ずれか一に記載の昇圧回路。 - 【請求項５】 前記出力端子の電位を検知する手段を有
して成り，出力端子の電位に応じてＶＣＣ電位と出力端
子との間に接続する前記昇圧回路単位の数を制御するこ
とを特徴とする請求項１から請求項４のいずれか一に記
載の昇圧回路。 - 【請求項６】 ＶＣＣ電位と出力端子との間に接続する
前記昇圧回路単位の数は，出力端子電位をＶＣＣ電位で
除した数よりも大きい数，又は出力端子電位をＶＣＣ電
位で除した数に１加えた数であることを特徴とする昇圧
回路。 - 【請求項７】前記第二スイッチング素子の出力信号によ
り前記第一静電容量素子の出力信号をオンオフして前記
第二静電容量素子に電荷を転送又は非転送する第三スイ
ッチング素子を有して成ることを特徴とする請求項１に
記載の昇圧回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32182399A JP2001145335A (ja) | 1999-11-11 | 1999-11-11 | 昇圧回路 |
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| US09/709,367 US6459328B1 (en) | 1999-11-11 | 2000-11-13 | High speed voltage boosting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32182399A JP2001145335A (ja) | 1999-11-11 | 1999-11-11 | 昇圧回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2001145335A true JP2001145335A (ja) | 2001-05-25 |
Family
ID=18136827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32182399A Pending JP2001145335A (ja) | 1999-11-11 | 1999-11-11 | 昇圧回路 |
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|---|---|
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| JP (1) | JP2001145335A (ja) |
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| US6812773B1 (en) * | 2003-05-01 | 2004-11-02 | Taiwan Semiconductor Manufacturing Company | Charge pump circuit reliability without degrading performance |
| US20050024125A1 (en) * | 2003-08-01 | 2005-02-03 | Mcnitt John L. | Highly efficient, high current drive, multi-phase voltage multiplier |
| US7173477B1 (en) * | 2003-12-19 | 2007-02-06 | Cypress Semiconductor Corp. | Variable capacitance charge pump system and method |
| TWI233617B (en) * | 2004-01-02 | 2005-06-01 | Univ Nat Chiao Tung | Charge pump circuit suitable for low voltage process |
| US20070126494A1 (en) * | 2005-12-06 | 2007-06-07 | Sandisk Corporation | Charge pump having shunt diode for improved operating efficiency |
| US20070139099A1 (en) * | 2005-12-16 | 2007-06-21 | Sandisk Corporation | Charge pump regulation control for improved power efficiency |
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| US7528648B2 (en) * | 2006-02-23 | 2009-05-05 | Cypress Semiconductor Corporation | Replica biased system |
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| US20070229149A1 (en) * | 2006-03-30 | 2007-10-04 | Sandisk Corporation | Voltage regulator having high voltage protection |
| US7504876B1 (en) | 2006-06-28 | 2009-03-17 | Cypress Semiconductor Corporation | Substrate bias feedback scheme to reduce chip leakage power |
| US7554311B2 (en) * | 2006-07-31 | 2009-06-30 | Sandisk Corporation | Hybrid charge pump regulation |
| US7368979B2 (en) | 2006-09-19 | 2008-05-06 | Sandisk Corporation | Implementation of output floating scheme for hv charge pumps |
| US8089822B1 (en) | 2007-02-12 | 2012-01-03 | Cypress Semiconductor Corporation | On-chip power-measurement circuit using a low drop-out regulator |
| US8040175B2 (en) * | 2007-10-24 | 2011-10-18 | Cypress Semiconductor Corporation | Supply regulated charge pump system |
| KR100983123B1 (ko) * | 2008-08-08 | 2010-09-17 | 삼성전기주식회사 | 저전력용 ｒｆ 직류 정류기 |
| JP2010119226A (ja) * | 2008-11-13 | 2010-05-27 | Elpida Memory Inc | チャージポンプ回路 |
| DE102009010550A1 (de) * | 2009-02-25 | 2010-09-02 | Texas Instruments Deutschland Gmbh | Ladungspumpe mit Selbsttaktung und Verfahren |
| JP5650431B2 (ja) * | 2010-04-14 | 2015-01-07 | ラピスセミコンダクタ株式会社 | チャージポンプ型の昇圧回路及び昇圧方法 |
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|---|---|---|---|---|
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| JP2805210B2 (ja) * | 1989-06-09 | 1998-09-30 | 日本テキサス・インスツルメンツ株式会社 | 昇圧回路 |
| JPH06223588A (ja) | 1993-01-22 | 1994-08-12 | Toshiba Corp | 不揮発性半導体メモリ |
| JP3162564B2 (ja) | 1993-08-17 | 2001-05-08 | 株式会社東芝 | 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置 |
| JP2718375B2 (ja) * | 1994-09-30 | 1998-02-25 | 日本電気株式会社 | チャージポンプ回路 |
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- 1999-11-11 JP JP32182399A patent/JP2001145335A/ja active Pending
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- 2000-11-10 KR KR10-2000-0066756A patent/KR100381894B1/ko not_active IP Right Cessation
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