JPH06223588A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】昇圧回路を内蔵した不揮発性半導体メモリにお
いてチップ面積の増大を最小限に抑えてかつ昇圧電圧の
低下を防止しつつ、メモリセルの信頼性悪化を防止する
ことを目的とする。 【構成】昇圧動作を行う複数個の基本回路２０が複数の
グループに分割されており、一部のグループの各基本回
路２０には昇圧動作を行わせるためのクロック信号φ
１、φ２が昇圧動作の開始直後から供給され、一部のグ
ループの各基本回路２０には上記クロック信号φ１、φ
２が昇圧動作の開始後から所定時間が経過してから供給
され、残りグループの各基本回路２０にはさらに所定時
間が経過してから上記クロック信号φ１、φ２が供給さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータのプログラム時
に使用される高電圧を発生する昇圧回路を内蔵した不揮
発性半導体メモリに関する。

【０００２】

【従来の技術】図１０は不揮発性半導体メモリに内蔵さ
れる従来の昇圧回路の構成を示す回路図である。電源電
圧ＶCCの印加点とノード７１との間には負荷用のトラン
ジスタ７２のソース、ドレイン間が挿入されている。ま
た、このトランジスタ７２のゲートは電圧ＶCCの印加点
に接続されている。上記ノード７１と昇圧された高電圧
ＶPPを得るノード７３との間には複数個のトランジスタ
７４のソース、ドレイン間が直列に接続されている。こ
れらトランジスタ７４の各ゲートはそれぞれのソースに
接続されている。さらに上記トランジスタ７４のそれぞ
れのゲートには複数個の容量７５の各一端が接続されて
いる。そして、上記複数個の容量７５の各他端には、昇
圧動作時に、互いに“Ｈ”レベル期間が重ならないよう
な２種類のクロック信号φ１、φ２が最左端に位置する
容量から順に交互に供給されている。

【０００３】このように容量を用いた構成の昇圧回路は
周知であり、例えば５Ｖの電源電圧ＶCCがクロック信号
φ１、φ２に同期して順次昇圧され、高電圧ＶPPとして
例えば１２Ｖや２０Ｖが得られる。

【０００４】ところで、不揮発性半導体メモリの一種で
あるＥＥＰＲＯＭ（電気的にデータの消去が可能なプロ
グラマブルＲＯＭ）では、通常の５Ｖの電源電圧ＶCCの
他にデータのプログラムの際に高電圧ＶPPを必要とす
る。そこで、通常のＥＥＰＲＯＭでは図１０に示すよう
な昇圧回路を内蔵することにより、高電圧ＶPPをメモリ
の内部で発生させている。

【０００５】図１１は上記昇圧回路を内蔵した従来のＥ
ＥＰＲＯＭ全体の構成を示すブロック図である。図示の
ようにＥＥＰＲＯＭは、プログラムコントロール回路８
１、発振回路８２、昇圧回路８３、タイマ回路８４、レ
ベル変換回路８５及びデコーダ／メモリセルアレイ８６
等で構成されている。

【０００６】プログラムコントロール回路８１は外部か
ら供給されるチップイネーブル信号ＣＥ及びライトイネ
ーブル信号ＷＥに基づいて、発振回路８２の動作を制御
するためのイネーブル信号ＥＮを出力する。発振回路８
２はこの信号ＥＮに応答して動作し、発振開始後にクロ
ック信号φ１、φ２及びφを発生する。上記２種類のク
ロック信号φ１、φ２は昇圧回路83に供給され、電源電
圧ＶCCの昇圧を行う際の同期信号として使用される。ま
た、クロック信号φはタイマ回路８４に供給される。タ
イマ回路８４はこのクロック信号φをカウントとしてタ
イマ信号ＴＩＭＥを発生する。このタイマ信号ＴＩＭＥ
はプログラム期間を制御するための信号として上記プロ
グラムコントロール回路８１に供給される。また、昇圧
回路８３で得られた高電圧ＶPPはレベル変換回路８５に
供給される。レベル変換回路８５には上記高電圧ＶPPの
他に外部からアドレス及びデータが供給され、このレベ
ル変換回路８５から必要に応じて高電圧ＶPPにレベル変
換された信号、データがデコーダ／メモリセルアレイ８
６に出力される。

【０００７】このような構成において、昇圧回路８３で
得られた高電圧ＶPPがプログラム電圧としてレベル変換
回路８５を経由し、デコーダ／メモリセルアレイ８６内
のトンネル酸化膜を有する不揮発性メモリセルに印加さ
れる。

【０００８】

【発明が解決しようとする課題】ところが、プログラム
時における高電圧ＶPPの立上がりが急俊であると、メモ
リセルのトンネル酸化膜に印加される最大電界強度が大
きくなり、トンネル酸化膜の劣化を引き起こし、その結
果、トンネル酸化膜の寿命が短くなり耐性（Endurance
）等、メモリセルの信頼性を悪化させることになる。

【０００９】このためさらに従来では、図１１に示すよ
うに、抵抗Ｒと容量Ｃとからなる波形鈍化回路８７を昇
圧回路83の高電圧出力側に設けることによって高電圧Ｖ
PPの立上がり波形を鈍らせ、メモリセルの信頼性劣化を
防止するようにしている。

【００１０】しかし、通常、高電圧ＶPPの立上がり時の
波形の鈍りは数十ないし数百μ秒オーダー必要といわれ
ており、ＲとＣでこれを実現するためには波形鈍化回路
部分で巨大な素子面積を必要とするために高集積化の妨
げとなる。さらにメモリセル側のリーク電流等による定
常電流が存在する場合には、抵抗Ｒにおける高電圧ＶPP
の電圧降下が避けられず、プログラム電圧を下げる結果
となり、メモリセルのプログラムマージンを悪化させる
ことになり兼ねない。

【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、チップ面積の増大を最
小限に抑え、かつ昇圧電圧の低下を防止しつつ、メモリ
セルの信頼性悪化を防止することができる不揮発性半導
体メモリを提供することにある。

【００１２】

【課題を解決するための手段及びその作用】この発明の
不揮発性半導体メモリは、所定の電位が与えられる第１
のノードと、上記第１のノードと第１のクロック信号が
供給される第２のノードとの間に挿入される第１の容量
と、上記第１のノードと第３のノードとの間に挿入され
第１のノードの電位に応じて導通制御される第１のトラ
ンジスタと、上記第３のノードと上記第２のクロック信
号が供給される第４のノードとの間に挿入される第２の
容量と、上記第３のノードと出力電位を取り出す第５の
ノードとの間に挿入され第３のノードの電位に応じて導
通制御される第２のトランジスタとで１個の基本回路を
構成し、後段の基本回路の第１のノードを前段の基本回
路の第５のノードに接続して複数個の基本回路を多段縦
続接続し、上記複数個の基本回路を複数のグループに分
割し、一部のグループの基本回路には昇圧動作の開始時
から上記第１及び第２のクロック信号を供給し、他のグ
ループの基本回路には昇圧動作が開始されてから所定時
間が経過した後に上記第１及び第２のクロック信号を供
給制御するクロック供給制御手段を設けたことを特徴と
する。

【００１３】上記発明によれば、昇圧動作の開始時から
複数個の基本回路のうち一部が動作することによって得
られる高電圧の値は比較的低いものとなり、昇圧動作が
開始されてから所定時間が経過した後は他のグループの
基本回路も動作を開始するために得られる高電圧の値が
高くなる。

【００１４】また、この発明の不揮発性半導体メモリ
は、複数の不揮発性メモリセルを有しアドレス入力によ
りこれらのメモリセルが選択されるメモリセルアレイ
と、クロック信号に同期して電源電圧を昇圧することに
より上記メモリセルに対するデータのプログラム時に使
用される高電圧を発生する昇圧回路と、上記昇圧回路の
動作期間を制御するタイマ回路と、上記昇圧回路で発生
される高電圧を一定期間段階的に上昇せしめる電圧制限
手段とを特徴したことを特徴とする。上記発明によれ
ば、昇圧回路で発生される高電圧が電圧制限手段により
一定期間段階的に上昇するように制御される。

【００１５】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。

【００１６】図１はこの発明をＥＥＰＲＯＭに実施した
第１の実施例の構成を示すブロック図である。このＥＥ
ＰＲＯＭは、プログラムコントロール回路１１、発振回
路１２、昇圧回路１３、タイマ回路１４、レベル変換回
路１５及びデコーダ／メモリセルアレイ１６等で構成さ
れている。

【００１７】プログラムコントロール回路１１は外部か
ら供給されるチップイネーブル信号ＣＥ及びライトイネ
ーブル信号ＷＥに基づいて、発振回路１２の動作を制御
するためのイネーブル信号ＥＮを出力する。また、発振
回路１２は上記信号ＥＮに応答して動作し、発振開始後
にクロック信号φ１、φ２及びφを発生する。上記２種
類のクロック信号φ１、φ２は昇圧回路１３に供給さ
れ、電源電圧ＶCCの昇圧を行う際の同期信号として使用
される。また、クロック信号φはタイマ回路１４に供給
される。タイマ回路１４はこのクロック信号φをカウン
トしてタイマ信号ＴＩＭＥ及びＴ１、Ｔ２を発生する。
上記タイマ信号ＴＩＭＥはプログラム期間を制御するた
めの信号として上記プログラムコントロール回路１１に
供給され、タイマ信号Ｔ１、Ｔ２は昇圧動作を制御する
ための信号として昇圧回路１３に供給される。

【００１８】上記昇圧回路１３で得られた高電圧ＶPPは
レベル変換回路１５に供給される。レベル変換回路１５
には上記高電圧ＶPPの他に外部からアドレス及びデータ
が供給され、このレベル変換回路１５から必要に応じて
高電圧ＶPPにレベル変換された信号、データがデコーダ
／メモリセルアレイ１６に出力される。このデコーダ／
メモリセルアレイ１６にはロウデコーダ、カラムデコー
ダ等のメモリセルアレイの周辺回路が設けられている。
また、デコーダ／メモリセルアレイ１６のメモリセルア
レイにはメモリセルとして、例えばトンネル酸化膜を有
する不揮発性メモリセルが複数個設けられている。

【００１９】次に上記のように構成されたＥＥＰＲＯＭ
におけるデータのプログラム動作を簡単に説明する。こ
のプログラム動作はチップイネーブル信号ＣＥ及びライ
トイネーブル信号ＷＥが活性化されることによって開始
される。すなわち、上記両信号ＣＥ、ＷＥが活性化され
ることにより、プログラムコントロール回路１１から発
振回路１２に対してイネーブル信号ＥＮが出力される。
この信号を受けて発振回路１２で発振動作が開始され、
クロック信号φ１、φ２及びφが発生される。そして、
上記クロック信号φ１、φ２は、昇圧回路１３で電源電
圧ＶCCを昇圧する際の同期信号として使用される。

【００２０】一方、上記クロック信号φがタイマ回路１
４でカウンタされることにより、タイマ信号ＴＩＭＥ及
びＴ１、Ｔ２が発生される。そして、タイマ信号Ｔ１、
Ｔ２は昇圧回路１３で高電圧ＶPPを発生する際の制御信
号として使用される。昇圧回路１３で発生された高電圧
ＶPPはレベル変換回路１５を経由してデコーダ／メモリ
セルアレイ１６に供給され、データのプログラムが行わ
れる。一方、タイマ信号ＴＩＭＥが発生されると、プロ
グラムコントロール回路１１からのイネーブル信号ＥＮ
の出力が停止され、プログラム動作が終了する。

【００２１】図２は上記昇圧回路１３の詳細な構成を示
すブロック図である。この昇圧回路には複数個の基本回
路２０が設けられている。各基本回路２０には図示する
ように、所定の入力電位が与えられる入力ノード２１
と、この入力ノード２１と第１のクロック信号供給ノー
ド２２との間に挿入される容量２３と、上記入力ノード
２１と中間ノード２４との間にソース、ドレイン間が挿
入されたＮチャネルトランジスタ２５と、上記中間ノー
ド２４と第２のクロック信号供給ノード２６との間に挿
入される容量２７と、上記中間ノード２４と出力電位を
取り出す出力ノード２８との間にソース、ドレイン間が
挿入されたＮチャネルトランジスタ２９がそれぞれ設け
られている。

【００２２】上記複数個の基本回路２０は、後段の基本
回路の入力ノード２１を前段の基本回路の出力ノード２
８に接続する如く多段縦続接続されており、最前段の基
本回路の入力ノード２１と電源電圧ＶCCの印加点との間
には負荷としてＮチャネルトランジスタ３０のソース、
ドレイン間が接続されている。上記トランジスタ３０の
ゲートも電源電圧ＶCCの印加点に接続されている。

【００２３】また、上記複数個の基本回路２０は複数の
グループ、例えば本例では３つのグループに分割されて
おり、以下、上記負荷用のトランジスタ３０側に配置さ
れたものをグループ１、高電圧ＶPPの出力側に配置され
たものをグループ３、グループ１とグループ３の間に配
置されたものをグループ２とそれぞれ称する。

【００２４】上記グループ１内の第１のクロック信号供
給ノード２２には前記発振回路１２から出力されるクロ
ック信号φ１が、第２のクロック信号供給ノード２６に
は同クロック信号φ２がそれぞれ供給される。

【００２５】上記グループ２内の第１のクロック信号供
給ノード２２にはインバータ３１から出力されるクロッ
ク信号φ１′が、第２のクロック信号供給ノード２６に
はインバータ３２から出力される同クロック信号φ２′
がそれぞれ供給される。上記インバータ３１には、前記
発振回路１２から出力されるクロック信号φ１及び前記
タイマ回路１４で発生されるタイマ信号Ｔ１が入力され
るＮＡＮＤゲート３３の出力が供給される。上記インバ
ータ３２には、前記発振回路１２から出力されるクロッ
ク信号φ２及び前記タイマ回路１４で発生されるタイマ
信号Ｔ１が入力されるＮＡＮＤゲート３４の出力が供給
される。

【００２６】また、上記グループ３内の第１のクロック
信号供給ノード２２にはインバータ３５から出力される
クロック信号φ１″が、第２のクロック信号供給ノード
２６にはインバータ３６から出力される同クロック信号
φ２″がそれぞれ供給される。上記インバータ３５に
は、前記発振回路１２から出力されるクロック信号φ１
及び前記タイマ回路１４で発生されるタイマ信号Ｔ２が
入力されるＮＡＮＤゲート３７の出力が供給される。上
記インバータ３６には、前記発振回路１２から出力され
るクロック信号φ２及び前記タイマ回路１４で発生され
るタイマ信号Ｔ２が入力されるＮＡＮＤゲート３８の出
力が供給される。

【００２７】次に上記構成でなる昇圧回路13の動作を図
３のタイミングチャートを用いて説明する。前記のよう
にイネーブル信号ＥＮが出力されて発振回路１２が発振
動作を開始した直後では、タイマ回路１４から出力され
るタイマ信号Ｔ１、Ｔ２は“０”レベルになっている。
このとき、上記タイマ信号Ｔ１が入力するＮＡＮＤゲー
ト３３、３４の出力は共に“１”レベルであり、これら
ＮＡＮＤゲート３３、３４の出力が入力するインバータ
３１、３２の出力は共に“０”レベルである。同様にタ
イマ信号Ｔ２が入力するＮＡＮＤゲート３７、３８の出
力は共に“１”レベルであり、これらＮＡＮＤゲート３
７、３８の出力が入力するインバータ３５、３６の出力
は共に“０”レベルである。従って、このとき実質的な
昇圧動作を行うのはクロック信号φ１、φ２が直接供給
されるグループ１内の基本回路２０のみとなり、この期
間ｔ１における高電圧出力ＶPPは比較的低い値になる。

【００２８】次にある程度の期間が経過してタイマ信号
Ｔ１が“１”レベルに変化すると、このタイマ信号Ｔ１
が入力するＮＡＮＤゲート３３、３４の出力がクロック
信号φ１、φ２に応じて変化し、これらＮＡＮＤゲート
３３、３４の出力が入力するインバータ３１、３２の出
力φ１′、φ２′もクロック信号φ１、φ２に応じて変
化する。従って、タイマ信号Ｔ１が“１”レベルとなっ
ている期間ｔ２ではグループ２内の基本回路２０でも昇
圧動作が行われ、この期間ｔ２における高電圧出力ＶPP
は期間ｔ１よりも高い値になる。

【００２９】さらにある程度の期間が経過してタイマ信
号Ｔ２が“１”レベルに変化すると、このタイマ信号Ｔ
２が入力するＮＡＮＤゲート３７、３８の出力がクロッ
ク信号φ１、φ２に応じて変化し、これらＮＡＮＤゲー
ト３７、３８の出力が入力するインバータ３５、３６の
出力φ１″、φ２″もクロック信号φ１、φ２に応じて
変化する。タイマ信号Ｔ２が“１”レベルとなっている
期間ｔ３ではグループ３内の基本回路２０でも昇圧動作
が行われ、この期間ｔ３における高電圧出力ＶPPは期間
ｔ２よりもさらに高い値になり、最終的には例えば１２
Ｖや２０Ｖに到達する。

【００３０】このように上記実施例では発振回路１２が
発振を開始した直後では昇圧回路１３から出力される高
電圧ＶPPは比較的低い値となり、その後、時間の経過と
共に高電圧ＶPPは順次高くなっていく。このため、プロ
グラム時における高電圧ＶPPの立上がりがなだらかなも
のとなり、メモリセルのトンネル酸化膜に印加される最
大電界強度を小さくすることができ、トンネル酸化膜の
劣化を防止することができる。この結果、トンネル酸化
膜の寿命を長くすることができ、耐性（Endurance ）
等、メモリセルの信頼性を向上させることができる。

【００３１】また、従来の昇圧回路に比べて高々数個ず
つのＮＡＮＤゲート及びインバータを追加すれば良く、
従来のような抵抗Ｒと容量Ｃとからなる波形鈍化回路を
設ける必要がないので、高集積化の妨げとはならない。

【００３２】さらに昇圧回路13で得られた高電圧ＶPP
を、そのままレベル変換回路１５を経由してデコーダ／
メモリセルアレイ１６に供給することができ、抵抗Ｒと
容量Ｃとからなる波形鈍化回路を用いた場合のような電
圧降下は生じないため、プログラム電圧を下げることな
く、メモリセルのプログラムマージンを悪化を防止する
ことができる。

【００３３】図４は上記実施例の変形例の構成を示す回
路図である。図２において上記クロック信号φ１′、φ
２′を発生させるために上記実施例ではＮＡＮＤゲート
３３、３４を用いているが、これはＮＡＮＤゲートの代
わりに図示のようにＮＯＲゲート３９、４０を使用する
こともできる。ただし、ＮＯＲゲートを使用する場合に
は前記タイマ信号Ｔ１は反転した状態で供給する必要が
ある。これはクロック信号φ１″、φ２″を発生させる
場合でも同様に変形することができる。

【００３４】図５は上記実施例におけるタイマ回路14の
タイマ信号Ｔ１、Ｔ２を発生するタイマ信号発生回路の
詳細な構成を示す回路図である。このタイマ信号発生回
路には、縦続接続された複数個のバイナリカウンタ４１
からなるカウンタ回路４２が設けられている。そして、
このカウンタ回路４２には前記発振回路１２から出力さ
れるクロック信号φが供給されている。また、上記各バ
イナリカウンタ４１のリセット端子Ｒにはリセット信号
ＲＳが並列的に供給される。そして上記一方のタイマ信
号Ｔ１は、上記複数個のバイナリカウンタ４１のうち最
終段よりも１つ手前の出力と上記リセット信号ＲＳが供
給される２個のＮＯＲゲート４３、４４で構成されたフ
リップフロップ回路４５の出力として得られ、他方のタ
イマ信号Ｔ２は、上記複数個のバイナリカウンタ４２の
うち最終段の出力と上記リセット信号ＲＳが供給される
２個のＮＯＲゲート４６、４７で構成されたフリップフ
ロップ回路４８の出力として得られる。

【００３５】図７はこの発明をＥＥＰＲＯＭに実施した
第２の実施例の構成を示すブロック図である。このＥＥ
ＰＲＯＭは、プログラムコントロール回路１１、発振回
路１２、昇圧回路１３′、タイマ回路１４′、レベル変
換回路１５、デコーダ／メモリセルアレイ１６の他に、
昇圧回路１３′とレベル変換回路１５との間に設けられ
たリミッタ回路１７で構成されている。

【００３６】上記昇圧回路１３′は前記図２のものに比
べて、全ての基本回路２０の第１のクロック信号供給ノ
ード２２に発振回路１２から出力されるクロック信号φ
１が、第２のクロック信号供給ノード２６に発振回路１
２から出力されるクロック信号φ２がそれぞれ供給され
る点が異なっている。すなわち、この昇圧回路１３′は
発振回路１２からクロック信号φ１、φ２が供給される
と直ちに高電圧ＶPPを発生する。

【００３７】また、タイマ回路１４′は前記図１のもの
に比べて、前記タイマ信号Ｔ１、Ｔ２の代わりにタイマ
信号Ｔａ、Ｔｂを出力する点のみが異なっている。そし
て、このタイマ１４′から出力されるタイマ信号Ｔａ、
Ｔｂは、新たに設けられたリミッタ回路１７に供給され
る。

【００３８】すなわち、この実施例のＥＥＰＲＯＭで
は、昇圧回路１３′で得られた高電圧ＶPPをリミッタ回
路１７で低減した後にレベル変換回路１５に供給するよ
うにしたものであり、リミッタ回路１７の動作はタイマ
回路１４′から出力されるタイマ信号Ｔａ、Ｔｂに基づ
いて行われる。

【００３９】図７は上記第２の実施例で使用されるリミ
ッタ回路１７の詳細な構成の一例を示す回路図である。
このリミッタ回路１７では、前記昇圧回路１３′の高電
圧ＶPPの出力ノードと接地電位のノードとの間に、ソー
ス、ドレイン間が直列に挿入されたＮ個のＮチャネルト
ランジスタ５１−１、５１−２〜５１−Ｌ、５１−（Ｌ
＋１）〜５１−Ｍ、５１−（Ｍ＋１）〜５１−Ｎが設け
られている。これら各トランジスタのゲートはそれぞれ
のドレインに接続されている。また、任意のトランジス
タ５１−（Ｌ＋１）のゲートと接地電位のノードとの間
にはＮチャネルトランジスタ５２のソース、ドレイン間
が挿入されており、このトランジスタ５２のゲートには
前記タイマ回路１４″から出力される一方のタイマ信号
Ｔａが供給される。また、複数個のトランジスタのう
ち、上記トランジスタ５１−（Ｌ＋１）よりも接地電位
側に位置している任意のトランジスタ５１−（Ｍ＋１）
のゲートと接地電位のノードとの間にはＮチャネルトラ
ンジスタ５３のソース、ドレイン間が挿入されている。
そして、このトランジスタ５３のゲートには前記タイマ
回路１４″から出力される他方のタイマ信号Ｔｂが供給
される。

【００４０】次に図７のように構成されたリミッタ回路
１７の動作を図８のタイミングを用いて説明する。信号
ＥＮが“０”レベルになって発振回路１２が動作を開始
した直後では、上記両タイマ信号Ｔａ、Ｔｂは共に
“１”レベルになっている。このため、タイマ信号Ｔ
ａ、Ｔｂが“１”レベルになっている期間では、図７中
のトランジスタ５２、５３が導通するため、このリミッ
タ回路１７では入力された高電圧ＶPPがＮチャネルトラ
ンジスタの閾値電圧ＶthのＬ倍の値であるＬ・Ｖthに制
限される。

【００４１】所定の時間が経過してから、次にタイマ信
号Ｔａのみが“０”レベルに変化する。これにより、い
ままで導通していたトランジスタ５２は非導通となる
が、信号Ｔｂはまだ“１”レベルなのでトランジスタ５
３は導通している。このため、タイマ信号Ｔａが“０”
レベルに変化した後は、このリミッタ回路１７では入力
された高電圧ＶPPがＮチャネルトランジスタの閾値電圧
ＶthのＭ倍の値であるＭ・Ｖthに制限される。

【００４２】この後、タイマ信号Ｔｂも“０”レベルに
変化すると、いままで導通していたトランジスタ５３も
非導通となり、高電圧ＶPPはほぼそのままのレベルで出
力される。

【００４３】このように上記実施例の場合も、発振回路
１２が発振を開始した直後ではレベル変換回路１５に供
給される高電圧ＶPPは始めは低い値となり、その後、時
間の経過と共に段階的に高くなっていく。このため、第
１の実施例の場合と同様の理由により、メモリセルの信
頼性を向上させる、高集積化を妨げない、等の効果を得
ることができる。

【００４４】また、Ｎ・Ｖth≧ＶPPとなるように図７中
のトランジスタ５１の数を設定することにより、プログ
ラム電圧の低下を防止することができ、メモリセルのプ
ログラムマージンを悪化させるという恐れもない。

【００４５】図９は上記第２の実施例で使用されるタイ
マ回路１４′のタイマ信号Ｔ１、Ｔ２を発生するタイマ
信号発生回路の詳細な構成を示す回路図である。このタ
イマ信号発生回路には、縦続接続された複数個のバイナ
リカウンタ６１からなるカウンタ回路６２が設けられて
いる。そして、このカウンタ回路６２には前記発振回路
１２から出力されるクロック信号φが供給されている。
また、上記各バイナリカウンタ６１のリセット端子Ｒに
はリセット信号ＲＳが並列的に供給される。そして上記
一方のタイマ信号Ｔａは、上記複数個のバイナリカウン
タ６１のうち初段の出力φａと上記リセット信号ＲＳが
供給される２個のＮＯＲゲート６３、６４で構成された
フリップフロップ回路６５の出力として得られ、他方の
タイマ信号Ｔｂは、上記複数個のバイナリカウンタ６１
のうち初段の出力φｂと上記リセット信号ＲＳが供給さ
れる２個のＮＯＲゲート６６、６７で構成されたフリッ
プフロップ回路６８の出力として得られる。なお、カウ
ンタ回路６２の残りのバイナリカウンタ６１の出力は前
記クロック信号φ１、φ２を発生するために使用され
る。

【００４６】この第２の実施例ではリミッタ回路17をＮ
チャネルトランジスタを使用して構成し、正極性の電圧
を段階的に変化させる場合について説明したが、これは
ＮチャネルトランジスタをＰチャネルのものに置き換え
ることにより、高電圧ＶＰＰとして負極性の電圧を用い
てこれを段階的に変化させるように変形することもでき
る。

【００４７】

【発明の効果】以上説明したようにこの発明によれば、
チップ面積の増大を最小限に抑えてかつ昇圧電圧の低下
を防止しつつ、メモリセルの信頼性悪化を防止すること
ができる不揮発性半導体メモリを提供することができ
る。

【図面の簡単な説明】

【図１】この発明の第１の実施例のブロック図。

【図２】第１の実施例の一部の回路構成を詳細に示す回
路図。

【図３】第１の実施例のタイミングチャート。

【図４】第１の実施例の変形例の回路図。

【図５】第１の実施例の一部の回路構成を詳細に示す回
路図。

【図６】この発明の第２の実施例のブロック図。

【図７】第２の実施例の一部の回路構成を詳細に示す回
路図。

【図８】第２の実施例のタイミングチャート。

【図９】第２の実施例の一部の回路構成を詳細に示す回
路図。

【図１０】従来の昇圧回路の構成を示す回路図。

【図１１】図１０の昇圧回路を内蔵した従来のＥＥＰＲ
ＯＭのブロック図。

【符号の説明】

１１…プログラムコントロール回路、１２…発振回路、
１３，１３′…昇圧回路、１４，１４′…タイマ回路、
１５…レベル変換回路、１６…デコーダ／メモリセルア
レイ、１７…リミッタ回路、２０…基本回路、２１…入
力ノード、２２…第１のクロック信号供給ノード、２
３，２７…容量、２４…中間ノード、２５，２９…Ｎチ
ャネルトランジスタ、２６…第２のクロック信号供給ノ
ード、２８…出力ノード、３１，３２，３５，３６…イ
ンバータ、３３，３４，３７，３８…ＮＡＮＤゲート、
３９，４０，４３，４４，４６，４７，６３，６４，６
６，６７…ＮＯＲゲート、４１…バイナリカウンタ、４
２…カウンタ回路、４５，４８，６５，６８…フリップ
フロップ回路、５１−１〜５１Ｎ，５２，５３…Ｎチャ
ネルトランジスタ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 所定の電位が与えられる第１のノード
   と、 上記第１のノードと第１のクロック信号が供給される第
   ２のノードとの間に挿入される第１の容量と、 上記第１のノードと第３のノードとの間に挿入され第１
   のノードの電位に応じて導通制御される第１のトランジ
   スタと、 上記第３のノードと上記第２のクロック信号が供給され
   る第４のノードとの間に挿入される第２の容量と、 上記第３のノードと出力電位を取り出す第５のノードと
   の間に挿入され第３のノードの電位に応じて導通制御さ
   れる第２のトランジスタとで１個の基本回路を構成し、 後段の基本回路の第１のノードを前段の基本回路の第５
   のノードに接続して複数個の基本回路を多段縦続接続
   し、 上記複数個の基本回路を複数のグループに分割し、一部
   のグループの基本回路には昇圧動作の開始時から上記第
   １及び第２のクロック信号を供給し、他のグループの基
   本回路には昇圧動作が開始されてから所定時間が経過し
   た後に上記第１及び第２のクロック信号を供給制御する
   クロック供給制御手段を設けたことを特徴とする不揮発
   性半導体メモリ。
2. 【請求項２】 クロック供給制御手段が、 前記一部のグループの基本回路の第２及び第４のノード
   に第１及び第２のクロック信号を伝達する信号線と、 上記第１及び第２のクロック信号を制御信号に応じて前
   記他のグループの基本回路の第２及び第４のノードに供
   給制御する論理回路とから構成されている請求項１に記
   載の不揮発性半導体メモリ。
3. 【請求項３】 前記制御信号が発振回路の出力を分周す
   る分周回路の出力として得られることを特徴とする請求
   項２に記載の不揮発性半導体メモリ。
4. 【請求項４】 複数の不揮発性メモリセルを有しアドレ
   ス入力によりこれらのメモリセルが選択されるメモリセ
   ルアレイと、 クロック信号に同期して電源電圧を昇圧することにより
   上記メモリセルに対するデータのプログラム時に使用さ
   れる高電圧を発生する昇圧回路と、 上記昇圧回路の動作期間を制御するタイマ回路と、 上記昇圧回路で発生される高電圧を一定期間段階的に上
   昇せしめる電圧制限手段とを特徴したことを特徴とする
   不揮発性半導体メモリ。
5. 【請求項５】 前記昇圧回路には、 所定の電位が与えられる第１のノードと、 上記第１のノードと第１のクロック信号が供給される第
   ２のノードとの間に挿入される第１の容量と、 上記第１のノードと第３のノードとの間に挿入され第１
   のノードの電位に応じて導通制御される第１のトランジ
   スタと、 上記第３のノードと上記第２のクロック信号が供給され
   る第４のノードとの間に挿入される第２の容量と、 上記第３のノードと出力電位を取り出す第５のノードと
   の間に挿入され第３のノードの電位に応じて導通制御さ
   れる第２のトランジスタとからなる基本回路が複数個設
   けられ、 後段の基本回路の第１のノードを前段の基本回路の第５
   のノードに接続してこれら複数個の基本回路を多段縦続
   接続して構成されていることを特徴とする請求項４に記
   載の不揮発性半導体メモリ。
6. 【請求項６】 前記電圧制限手段が、 前記昇圧回路の高電圧出力ノードと基準電位のノードと
   の間に直列に接続された複数個のＮチャネルトランジス
   タと、 上記複数個のＮチャネルトランジスタのうち任意のトラ
   ンジスタのゲートに前記タイマ回路の一部の出力を用い
   て形成される制御信号を供給制御するスイッチ素子とか
   ら構成されている請求項４に記載の不揮発性半導体メモ
   リ。