JPH117783A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH117783A JPH117783A JP15722097A JP15722097A JPH117783A JP H117783 A JPH117783 A JP H117783A JP 15722097 A JP15722097 A JP 15722097A JP 15722097 A JP15722097 A JP 15722097A JP H117783 A JPH117783 A JP H117783A
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- constant current
- voltage
- trimming
- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
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Abstract
(57)【要約】
【課題】 １．０Ｖ以下でも任意の書き込み時間を設定
できるＥＥＰＲＯＭを得る。 【解決手段】 電気的に書き換えが可能な不揮発性メモ
リにおいて、出力電圧がそれぞれ１．０Ｖ以下の定電圧
発生回路２０１と基準電圧発生回路２０２と電圧比較回
路２０３とカレントミラー回路２０４とトリミング回路
２０５とを構成要素とする書き込み時間を決定するタイ
マー回路が、トリミング用冗長メモリアレイに格納され
たトリミングデータにより、所定の書込み時間になるよ
う制御されることで、１．０Ｖ以下でも任意の書き込み
時間を安定に設定できるＥＥＰＲＯＭを得る
できるＥＥＰＲＯＭを得る。 【解決手段】 電気的に書き換えが可能な不揮発性メモ
リにおいて、出力電圧がそれぞれ１．０Ｖ以下の定電圧
発生回路２０１と基準電圧発生回路２０２と電圧比較回
路２０３とカレントミラー回路２０４とトリミング回路
２０５とを構成要素とする書き込み時間を決定するタイ
マー回路が、トリミング用冗長メモリアレイに格納され
たトリミングデータにより、所定の書込み時間になるよ
う制御されることで、１．０Ｖ以下でも任意の書き込み
時間を安定に設定できるＥＥＰＲＯＭを得る
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、トリミング回路
と不揮発性メモリ素子を有する半導体集積回路装置にお
いて、トリミングデータを不揮発性メモリ素子に記憶し
ておき、さらに記憶されたトリミングデータを不揮発性
メモリ素子から読みだし、読み出したデータに基づいて
半導体集積回路装置の動作状態を変えるというキャリブ
レーション動作を行う半導体集積回路装置に関する。
と不揮発性メモリ素子を有する半導体集積回路装置にお
いて、トリミングデータを不揮発性メモリ素子に記憶し
ておき、さらに記憶されたトリミングデータを不揮発性
メモリ素子から読みだし、読み出したデータに基づいて
半導体集積回路装置の動作状態を変えるというキャリブ
レーション動作を行う半導体集積回路装置に関する。
【０００２】また、この発明は１．０Ｖ以下の極低電圧
から３．０Ｖ以上の高い電圧までも一定の安定したデー
タ書き込み時間で不揮発性メモリ素子にデータを書き込
むことができる半導体集積回路装置に関する。
から３．０Ｖ以上の高い電圧までも一定の安定したデー
タ書き込み時間で不揮発性メモリ素子にデータを書き込
むことができる半導体集積回路装置に関する。
【０００３】
【従来の技術】従来、電気的書換可能な不揮発性メモリ
装置（以下ＥＥＰＲＯＭと称す）においてメモリ素子に
データを書き込む回路として、図４に示す回路構成を使
用していた。以下、図に基づいて回路の説明を行う。
装置（以下ＥＥＰＲＯＭと称す）においてメモリ素子に
データを書き込む回路として、図４に示す回路構成を使
用していた。以下、図に基づいて回路の説明を行う。
【０００４】まず、書き込み信号がタイマー回路９０１
に入力される。タイマー回路９０１で書き込み動作のタ
イミングを生成する。タイマー回路９０１で生成したタ
イミングに従って昇圧回路９０２及びアドレスデコーダ
９０３が動作して不揮発性メモリアレイ９０４にデータ
を書き込む。図５に従来のタイマー回路のブロック図を
示す。
に入力される。タイマー回路９０１で書き込み動作のタ
イミングを生成する。タイマー回路９０１で生成したタ
イミングに従って昇圧回路９０２及びアドレスデコーダ
９０３が動作して不揮発性メモリアレイ９０４にデータ
を書き込む。図５に従来のタイマー回路のブロック図を
示す。
【０００５】タイマー回路の動作としては、定電流回路
１００１には容量が含まれ、この容量に第一の定電圧回
路１００２の出力電圧で決まる一定電流を流して容量に
電荷を蓄積する。容量の電位を電圧比較回路である電圧
比較回路１００３で第２の定電圧回路１００４の出力と
比較することにより、ある一定の時間を確保することが
できる。
１００１には容量が含まれ、この容量に第一の定電圧回
路１００２の出力電圧で決まる一定電流を流して容量に
電荷を蓄積する。容量の電位を電圧比較回路である電圧
比較回路１００３で第２の定電圧回路１００４の出力と
比較することにより、ある一定の時間を確保することが
できる。
【０００６】
【発明が解決しようとする課題】従来のタイマー回路で
は、回路定数や製造プロセスのばらつきにより書き込み
時間は２ｍｓ〜８ｍｓの間でばらつき、さらに回路を構
成するトランジスタのしきい値によっては、１．０Ｖ以
下の電源電圧では定電圧回路の出力や電圧比較回路の基
準電圧が１．０Ｖ以下とすることが難しく、電源電圧が
１．０Ｖ以下の場合には第一の定電圧回路１００２の出
力電圧や電圧比較回路の基準電圧となる第二の定電圧回
路の出力電圧が電源電圧とともに大きく変わってしまう
ため、書き込み時間を一定に保つことが難しかった。
は、回路定数や製造プロセスのばらつきにより書き込み
時間は２ｍｓ〜８ｍｓの間でばらつき、さらに回路を構
成するトランジスタのしきい値によっては、１．０Ｖ以
下の電源電圧では定電圧回路の出力や電圧比較回路の基
準電圧が１．０Ｖ以下とすることが難しく、電源電圧が
１．０Ｖ以下の場合には第一の定電圧回路１００２の出
力電圧や電圧比較回路の基準電圧となる第二の定電圧回
路の出力電圧が電源電圧とともに大きく変わってしまう
ため、書き込み時間を一定に保つことが難しかった。
【０００７】また、電源電圧が１．０Ｖ以下では定電圧
回路の出力電圧がＭＯＳトランジスタのしきい値電圧に
近いため、わずかな電圧の変動で定電流回路の電流値が
大きく変わり、それにともない書き込み時間も大きく変
動してしまっていた。
回路の出力電圧がＭＯＳトランジスタのしきい値電圧に
近いため、わずかな電圧の変動で定電流回路の電流値が
大きく変わり、それにともない書き込み時間も大きく変
動してしまっていた。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、以下の手段をとった。第１の手段とし
て、トリミングデータを記憶する手段とトリミングデー
タを読み出す手段とトリミングデータに基づいて半導体
集積回路装置の動作状態を変化させることのできる手段
（以下トリミング回路）を半導体集積回路装置に搭載
し、さらに出力電圧が１．０Ｖ以下の定電圧回路と前記
定電圧回路の出力電圧によって定電流値が決定される定
電流回路とさらに電圧比較回路とを有し、定電流回路の
定電流出力端子には容量素子が接続され、前記定電流回
路の定電流出力端子と前記容量素子の接続点は、さらに
電圧比較回路に接続され、前記容量素子の電圧比較回路
に接続された一方の端子の電圧と基準電圧とを比較する
ことにより時間を決定することを特徴とするタイマー回
路を有し、さらに該タイマー回路の該定電流回路は、複
数の並列に接続された 定電流トランジスタと前記複数の定電流トランジスタの
それぞれにスイッチングトランジスタが直列に接続され
たトリミング回路を有し、前記スイッチングトランジス
タがトリミングデータによって選択的に動作をし、トリ
ミング回路が所望の定電流値を得ることにより、該定電
流回路の定電流値が所望の値に設定され、さらに前記複
数の並列に接続された定電流トランジスタは各々しきい
値電圧が異なる構成をとった。
に、この発明は、以下の手段をとった。第１の手段とし
て、トリミングデータを記憶する手段とトリミングデー
タを読み出す手段とトリミングデータに基づいて半導体
集積回路装置の動作状態を変化させることのできる手段
（以下トリミング回路）を半導体集積回路装置に搭載
し、さらに出力電圧が１．０Ｖ以下の定電圧回路と前記
定電圧回路の出力電圧によって定電流値が決定される定
電流回路とさらに電圧比較回路とを有し、定電流回路の
定電流出力端子には容量素子が接続され、前記定電流回
路の定電流出力端子と前記容量素子の接続点は、さらに
電圧比較回路に接続され、前記容量素子の電圧比較回路
に接続された一方の端子の電圧と基準電圧とを比較する
ことにより時間を決定することを特徴とするタイマー回
路を有し、さらに該タイマー回路の該定電流回路は、複
数の並列に接続された 定電流トランジスタと前記複数の定電流トランジスタの
それぞれにスイッチングトランジスタが直列に接続され
たトリミング回路を有し、前記スイッチングトランジス
タがトリミングデータによって選択的に動作をし、トリ
ミング回路が所望の定電流値を得ることにより、該定電
流回路の定電流値が所望の値に設定され、さらに前記複
数の並列に接続された定電流トランジスタは各々しきい
値電圧が異なる構成をとった。
【０００９】第２の手段として、第１の手段による半導
体集積回路装置において、該タイマー回路の該定電流回
路は、該定電圧回路の定電圧出力で駆動される複数の並
列に接続された定電流トランジスタと前記複数の定電流
トランジスタのそれぞれにスイッチングトランジスタが
直列に接続されたトリミング回路と前記定電流トランジ
スタが接続したカレントミラー回路を有し、さらに前記
カレントミラー回路はドレイン電極とゲート電極が共通
に接続された第１のトランジスタと、前記第１のトラン
ジスタとゲート電極同士が共通に接続された第２のトラ
ンジスタを有し、前記第１のトランジスタのドレイン電
極には各々しきい値電圧の異なる該定電流トランジスタ
が接続され、前期第２のトランジスタのドレイン電極は
該コンデンサに接続され、該定電流トランジスタに各々
接続された、該スイッチングトランジスタがトリミング
データによって選択的に動作をし、トリミング回路が所
望の定電流値を得ることにより、該定電流回路内のカレ
ントミラー回路が所望の定電流出力で該コンデンサに電
荷を蓄積する構成をとった。
体集積回路装置において、該タイマー回路の該定電流回
路は、該定電圧回路の定電圧出力で駆動される複数の並
列に接続された定電流トランジスタと前記複数の定電流
トランジスタのそれぞれにスイッチングトランジスタが
直列に接続されたトリミング回路と前記定電流トランジ
スタが接続したカレントミラー回路を有し、さらに前記
カレントミラー回路はドレイン電極とゲート電極が共通
に接続された第１のトランジスタと、前記第１のトラン
ジスタとゲート電極同士が共通に接続された第２のトラ
ンジスタを有し、前記第１のトランジスタのドレイン電
極には各々しきい値電圧の異なる該定電流トランジスタ
が接続され、前期第２のトランジスタのドレイン電極は
該コンデンサに接続され、該定電流トランジスタに各々
接続された、該スイッチングトランジスタがトリミング
データによって選択的に動作をし、トリミング回路が所
望の定電流値を得ることにより、該定電流回路内のカレ
ントミラー回路が所望の定電流出力で該コンデンサに電
荷を蓄積する構成をとった。
【００１０】第３の手段として、第１及び第２の手段に
よる半導体集積回路装置において該タイマー回路で決定
される時間一定の時間が過ぎると、該タイマー回路は初
期状態に戻り再び時間を計測する構成とし、該タイマー
の出力は一定の周期で変化をさせ、さらに出力を分周す
ることでタイマーの原振の整数倍の時間で不揮発性記憶
素子にデーターを書き込む構成とした。
よる半導体集積回路装置において該タイマー回路で決定
される時間一定の時間が過ぎると、該タイマー回路は初
期状態に戻り再び時間を計測する構成とし、該タイマー
の出力は一定の周期で変化をさせ、さらに出力を分周す
ることでタイマーの原振の整数倍の時間で不揮発性記憶
素子にデーターを書き込む構成とした。
【００１１】第４の手段として、第１から第３の手段に
よる半導体集積回路装置において該タイマー回路で決定
される時間の整数倍の時間で不揮発性記憶素子に０．５
Ｖから１．０Ｖの電源電圧でデーターを書き込むことが
できる構成とした。第５の手段として、第１から第４の
手段による半導体集積回路装置において該タイマー回路
において、トリミング回路を制御するトリミングデータ
が不揮発性記憶素子群の冗長部分に格納されている構成
とした。
よる半導体集積回路装置において該タイマー回路で決定
される時間の整数倍の時間で不揮発性記憶素子に０．５
Ｖから１．０Ｖの電源電圧でデーターを書き込むことが
できる構成とした。第５の手段として、第１から第４の
手段による半導体集積回路装置において該タイマー回路
において、トリミング回路を制御するトリミングデータ
が不揮発性記憶素子群の冗長部分に格納されている構成
とした。
【００１２】
【発明の実施の形態】第１の形態として、トリミングデ
ータを記憶する手段とトリミングデータを読み出す手段
とトリミングデータに基づいて半導体集積回路装置の動
作状態を変化させることのできる手段（以下トリミング
回路）を半導体集積回路装置に搭載し、さらに出力電圧
が１．０Ｖ以下の定電圧回路と前記定電圧回路の出力電
圧によって定電流値が決定される定電流回路とさらに電
圧比較回路とを有し、定電流回路の定電流出力端子には
容量素子が接続され、前記定電流回路の定電流出力端子
と前記容量素子の接続点は、さらに電圧比較回路に接続
され、前記容量素子の電圧比較回路に接続された一方の
端子の電圧と基準電圧とを比較することにより時間を決
定することを特徴とするタイマー回路を有し、さらに該
タイマー回路の該定電流回路は、複数の並列に接続され
た 定電流トランジスタと前記複数の定電流トランジスタの
それぞれにスイッチングトランジスタが直列に接続され
たトリミング回路を有し、前記スイッチングトランジス
タがトリミングデータによって選択的に動作をし、トリ
ミング回路が所望の定電流値を得ることにより、該定電
流回路の定電流値が所望の値に設定され、さらに前記複
数の並列に接続された定電流トランジスタは、各々しき
い値電圧が異なる構成をとることで１．０Ｖ以下の電源
電圧でも安定した定電圧出力を得て、さらに回路パラメ
ータの変動による定電流回路の定電流値を複数のしきい
値電圧の異なる定電流トランジスタを選択的に接続する
ことでより前記容量素子にどのような電源電圧範囲でも
一定の定電流値で電荷をためていき、また電圧比較回路
の基準電圧も精度の高い基準時間を得ることが可能とな
る。第２の形態として、第１の形態の半導体集積回路装
置において、該タイマー回路の該定電流回路は、該定電
圧回路の定電圧出力で駆動される複数の並列に接続され
た定電流トランジスタと前記複数の定電流トランジスタ
のそれぞれにスイッチングトランジスタが直列に接続さ
れたトリミング回路と前記定電流トランジスタが接続し
たカレントミラー回路を有し、さらに前記カレントミラ
ー回路はドレイン電極とゲート電極が共通に接続された
第１のトランジスタと、前記第１のトランジスタとゲー
ト電極同士が共通に接続された第２のトランジスタを有
し、前記第１のトランジスタのドレイン電極には各々し
きい値電圧の異なる該定電流トランジスタが接続され、
前期第２のトランジスタのドレイン電極は該容量に接続
され、該定電流トランジスタに各々接続された、該スイ
ッチングトランジスタがトリミングデータによって選択
的に動作をし、トリミング回路が所望の定電流値を得る
ことにより、該定電流回路内のカレントミラー回路が所
望の定電流出力で該容量に電荷を蓄積する構成をとるこ
とで、より安定に電荷を一定電流で容量に蓄積すること
が可能となる。
ータを記憶する手段とトリミングデータを読み出す手段
とトリミングデータに基づいて半導体集積回路装置の動
作状態を変化させることのできる手段（以下トリミング
回路）を半導体集積回路装置に搭載し、さらに出力電圧
が１．０Ｖ以下の定電圧回路と前記定電圧回路の出力電
圧によって定電流値が決定される定電流回路とさらに電
圧比較回路とを有し、定電流回路の定電流出力端子には
容量素子が接続され、前記定電流回路の定電流出力端子
と前記容量素子の接続点は、さらに電圧比較回路に接続
され、前記容量素子の電圧比較回路に接続された一方の
端子の電圧と基準電圧とを比較することにより時間を決
定することを特徴とするタイマー回路を有し、さらに該
タイマー回路の該定電流回路は、複数の並列に接続され
た 定電流トランジスタと前記複数の定電流トランジスタの
それぞれにスイッチングトランジスタが直列に接続され
たトリミング回路を有し、前記スイッチングトランジス
タがトリミングデータによって選択的に動作をし、トリ
ミング回路が所望の定電流値を得ることにより、該定電
流回路の定電流値が所望の値に設定され、さらに前記複
数の並列に接続された定電流トランジスタは、各々しき
い値電圧が異なる構成をとることで１．０Ｖ以下の電源
電圧でも安定した定電圧出力を得て、さらに回路パラメ
ータの変動による定電流回路の定電流値を複数のしきい
値電圧の異なる定電流トランジスタを選択的に接続する
ことでより前記容量素子にどのような電源電圧範囲でも
一定の定電流値で電荷をためていき、また電圧比較回路
の基準電圧も精度の高い基準時間を得ることが可能とな
る。第２の形態として、第１の形態の半導体集積回路装
置において、該タイマー回路の該定電流回路は、該定電
圧回路の定電圧出力で駆動される複数の並列に接続され
た定電流トランジスタと前記複数の定電流トランジスタ
のそれぞれにスイッチングトランジスタが直列に接続さ
れたトリミング回路と前記定電流トランジスタが接続し
たカレントミラー回路を有し、さらに前記カレントミラ
ー回路はドレイン電極とゲート電極が共通に接続された
第１のトランジスタと、前記第１のトランジスタとゲー
ト電極同士が共通に接続された第２のトランジスタを有
し、前記第１のトランジスタのドレイン電極には各々し
きい値電圧の異なる該定電流トランジスタが接続され、
前期第２のトランジスタのドレイン電極は該容量に接続
され、該定電流トランジスタに各々接続された、該スイ
ッチングトランジスタがトリミングデータによって選択
的に動作をし、トリミング回路が所望の定電流値を得る
ことにより、該定電流回路内のカレントミラー回路が所
望の定電流出力で該容量に電荷を蓄積する構成をとるこ
とで、より安定に電荷を一定電流で容量に蓄積すること
が可能となる。
【００１３】第３の形態として、第１及び第２の形態の
半導体集積回路装置において該タイマー回路で決定され
る時間一定の時間が過ぎると、該タイマー回路は初期状
態に戻り再び時間を計測する構成とし、該タイマーの出
力は一定の周期で変化をさせ、さらに出力を分周するこ
とでタイマーの原振の整数倍の時間で不揮発性記憶素子
にデーターを書き込む構成とすることで、タイマー回路
を一種の発振回路のような働かせてタイマー回路の原振
よりも長い時間を分周により容易に得ることが可能とな
る。
半導体集積回路装置において該タイマー回路で決定され
る時間一定の時間が過ぎると、該タイマー回路は初期状
態に戻り再び時間を計測する構成とし、該タイマーの出
力は一定の周期で変化をさせ、さらに出力を分周するこ
とでタイマーの原振の整数倍の時間で不揮発性記憶素子
にデーターを書き込む構成とすることで、タイマー回路
を一種の発振回路のような働かせてタイマー回路の原振
よりも長い時間を分周により容易に得ることが可能とな
る。
【００１４】第４の形態として、第１から第３の形態の
半導体集積回路装置において該タイマー回路で決定され
る時間の整数倍の時間で不揮発性半導体記憶装置の書き
込み制御回路をコントロールする構成とすることで、不
揮発性記憶素子に０．５Ｖから１．０Ｖの電源電圧にお
いても回路パラメータの変動に依存することなく第３の
形態のタイマー回路で決定される１００μｓから１０ｍ
ｓの時間のうちの特定の一定時間で不揮発性記憶素子に
データを書き込むことが可能になる。
半導体集積回路装置において該タイマー回路で決定され
る時間の整数倍の時間で不揮発性半導体記憶装置の書き
込み制御回路をコントロールする構成とすることで、不
揮発性記憶素子に０．５Ｖから１．０Ｖの電源電圧にお
いても回路パラメータの変動に依存することなく第３の
形態のタイマー回路で決定される１００μｓから１０ｍ
ｓの時間のうちの特定の一定時間で不揮発性記憶素子に
データを書き込むことが可能になる。
【００１５】第５の形態として、第１から第４の形態の
半導体集積回路装置において該タイマー回路において、
トリミング回路を制御するトリミングデータが不揮発性
記憶素子群の冗長部分に格納されている構成とすること
で、不揮発性記憶素子にトリミングデータを格納できる
ため容易にトリミングデータを変更することができかつ
電源電圧が印可されなくてもトリミングデータを保持で
きるため、該タイマー回路で決定される時間を自由に設
定することがが可能となる。
半導体集積回路装置において該タイマー回路において、
トリミング回路を制御するトリミングデータが不揮発性
記憶素子群の冗長部分に格納されている構成とすること
で、不揮発性記憶素子にトリミングデータを格納できる
ため容易にトリミングデータを変更することができかつ
電源電圧が印可されなくてもトリミングデータを保持で
きるため、該タイマー回路で決定される時間を自由に設
定することがが可能となる。
【００１６】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。図１は本発明の実施例を示すシリアルインター
フェイスＥＥＰＲＯＭのブロック図である。図１におい
て、本ＥＥＰＲＯＭは通常の動作でデータの読み書きを
行う実メモリアレイとしての不揮発性メモリアレイ１０
７とトリミングデータを記憶しておくための冗長メモリ
アレイ１０８を有し、また不揮発性メモリ素子へのデー
タ書き込み時間を決めるタイマー回路１１１にトリミン
グ回路１１０が接続されている。
明する。図１は本発明の実施例を示すシリアルインター
フェイスＥＥＰＲＯＭのブロック図である。図１におい
て、本ＥＥＰＲＯＭは通常の動作でデータの読み書きを
行う実メモリアレイとしての不揮発性メモリアレイ１０
７とトリミングデータを記憶しておくための冗長メモリ
アレイ１０８を有し、また不揮発性メモリ素子へのデー
タ書き込み時間を決めるタイマー回路１１１にトリミン
グ回路１１０が接続されている。
【００１７】トリミング回路１１０はトリミング用冗長
メモリアレイ１０８のデータによりトリミング回路１１
０を流れる電流を制御される。これにより、トリミング
回路１１０はタイマー回路１１１を制御するトリミング
信号Ｓｉを出力する。タイマー回路１１１の出力は書き
込みに必要な高電圧を得るための昇圧回路１１２とアド
レスデコーダ１０４に接続さており、アドレスデコーダ
１０４にはカラムデコーダ１０５とロウデコーダ１０６
が含まれている。
メモリアレイ１０８のデータによりトリミング回路１１
０を流れる電流を制御される。これにより、トリミング
回路１１０はタイマー回路１１１を制御するトリミング
信号Ｓｉを出力する。タイマー回路１１１の出力は書き
込みに必要な高電圧を得るための昇圧回路１１２とアド
レスデコーダ１０４に接続さており、アドレスデコーダ
１０４にはカラムデコーダ１０５とロウデコーダ１０６
が含まれている。
【００１８】昇圧回路１１２の出力もアドレスデコーダ
１０４に接続されている。アドレスデコーダ１０４の出
力は実メモリアレイであるところの不揮発性メモリアレ
イ１０７とトリミング用冗長メモリアレイ１０８に接続
されており、中に含まれているカラムデコーダ１０５の
出力信号Ｓｅとロウデコーダ１０６の出力信号Ｓｆによ
り不揮発性メモリアレイ１０７とトリミング用冗長メモ
リアレイ１０８の当該メモリ素子を選択する。
１０４に接続されている。アドレスデコーダ１０４の出
力は実メモリアレイであるところの不揮発性メモリアレ
イ１０７とトリミング用冗長メモリアレイ１０８に接続
されており、中に含まれているカラムデコーダ１０５の
出力信号Ｓｅとロウデコーダ１０６の出力信号Ｓｆによ
り不揮発性メモリアレイ１０７とトリミング用冗長メモ
リアレイ１０８の当該メモリ素子を選択する。
【００１９】このような構成において、まずシリアルク
ロック制御回路１０１が書き込み動作命令を認識する
と、前記シリアルクロック制御回路の出力信号Ｓｃが書
き込み信号として、タイマー回路１１１に入力され、タ
イマー回路１１１で生成したタイミングに従って昇圧回
路１１２及びアドレスデコーダ１０４が動作して不揮発
性メモリアレイ１０７またはトリミング用冗長メモリア
レイ１０８にデータを書き込む。
ロック制御回路１０１が書き込み動作命令を認識する
と、前記シリアルクロック制御回路の出力信号Ｓｃが書
き込み信号として、タイマー回路１１１に入力され、タ
イマー回路１１１で生成したタイミングに従って昇圧回
路１１２及びアドレスデコーダ１０４が動作して不揮発
性メモリアレイ１０７またはトリミング用冗長メモリア
レイ１０８にデータを書き込む。
【００２０】しかし、シリコン基板上に回路が形成され
た直後のまったくの初期状態では、トリミング用冗長メ
モリアレイのデータは不定であるためタイマー回路の出
力信号は不定となり、書き込み時間が不揮発性メモリ素
子にデータを書き込むのに不充分となる場合がある。そ
こで、シリアルクロック制御回路１０１は、入力信号Ｓ
ａに特別な信号が加わった時に、外部より加えられたト
リミングデータをダイレクトトリミング信号Ｓｄとして
直接トリミング回路１１０に送ることができる構成とな
っている。
た直後のまったくの初期状態では、トリミング用冗長メ
モリアレイのデータは不定であるためタイマー回路の出
力信号は不定となり、書き込み時間が不揮発性メモリ素
子にデータを書き込むのに不充分となる場合がある。そ
こで、シリアルクロック制御回路１０１は、入力信号Ｓ
ａに特別な信号が加わった時に、外部より加えられたト
リミングデータをダイレクトトリミング信号Ｓｄとして
直接トリミング回路１１０に送ることができる構成とな
っている。
【００２１】また図１では、入力信号Ｓａは１つしか図
示していないが、これは複数でもよく、本実施例ではシ
リアルインターフェイスのＥＥＰＲＯＭにて行っている
ため、シリアルクロック制御回路には、シリアルクロッ
クが入力される端子とシリアルデータが入出力される端
子と、テストモードを指定するためのテスト端子が少な
くとも接続されており、テスト端子に前記ＥＥＰＲＯＭ
の動作電源電圧以上の例えば１２〜１３Ｖ程度の電圧が
所定のタイミングで印加されるとテストモードに入り、
シリアルクロックに同期してシリアルデータ入力端子よ
り取り込まれたデータが直接トリミング回路に与えられ
るようになっている。
示していないが、これは複数でもよく、本実施例ではシ
リアルインターフェイスのＥＥＰＲＯＭにて行っている
ため、シリアルクロック制御回路には、シリアルクロッ
クが入力される端子とシリアルデータが入出力される端
子と、テストモードを指定するためのテスト端子が少な
くとも接続されており、テスト端子に前記ＥＥＰＲＯＭ
の動作電源電圧以上の例えば１２〜１３Ｖ程度の電圧が
所定のタイミングで印加されるとテストモードに入り、
シリアルクロックに同期してシリアルデータ入力端子よ
り取り込まれたデータが直接トリミング回路に与えられ
るようになっている。
【００２２】図２に、本発明の構成のうちタイマー回路
及びトリミング回路に係わる第１の実施例を示す。定電
流回路として働くトリミング回路２０５は定電流トラン
ジスタ群２０６とスイッチングトランジスタ群２０７で
構成され、定電流トランジスタ群のゲート電極は定電圧
回路２０１の定電圧出力をうけ一定の電流を流す構成と
なっている。
及びトリミング回路に係わる第１の実施例を示す。定電
流回路として働くトリミング回路２０５は定電流トラン
ジスタ群２０６とスイッチングトランジスタ群２０７で
構成され、定電流トランジスタ群のゲート電極は定電圧
回路２０１の定電圧出力をうけ一定の電流を流す構成と
なっている。
【００２３】さらにトリミングデータ（Ｔ１〜Ｔｎ）に
よりトランジスタＭ１〜Ｍｎを選択し、所望の定電流値
でカレントミラー回路２０４を駆動することでコンデン
サ２０８に一定の電流値で電荷を蓄積していき、基準電
圧発生回路の出力電圧とコンデンサ２０８の端子電圧を
電圧比較回路２０３で比較することで、一定の時間を計
測する。
よりトランジスタＭ１〜Ｍｎを選択し、所望の定電流値
でカレントミラー回路２０４を駆動することでコンデン
サ２０８に一定の電流値で電荷を蓄積していき、基準電
圧発生回路の出力電圧とコンデンサ２０８の端子電圧を
電圧比較回路２０３で比較することで、一定の時間を計
測する。
【００２４】トランジスタＭ１〜Ｍｎはそれぞれしきい
値電圧がＶＴＭ１〜ＶＴＭｎと異なっておりゲート電圧
が同じでも流せる電流値が異なっている。電源電圧範囲
内で常に一定の時間を計測するために、定電圧発生回路
２０１と基準電圧発生回路２０２の出力電圧は、電源電
圧範囲の最小値よりも小さな値に設定されている。すな
わち電源電圧１．０Ｖまで安定的に一定の時間を計測す
る場合には、定電圧発生回路２０１と基準電圧発生回路
２０２の出力電圧を１．０Ｖ以下とする必要がある。
値電圧がＶＴＭ１〜ＶＴＭｎと異なっておりゲート電圧
が同じでも流せる電流値が異なっている。電源電圧範囲
内で常に一定の時間を計測するために、定電圧発生回路
２０１と基準電圧発生回路２０２の出力電圧は、電源電
圧範囲の最小値よりも小さな値に設定されている。すな
わち電源電圧１．０Ｖまで安定的に一定の時間を計測す
る場合には、定電圧発生回路２０１と基準電圧発生回路
２０２の出力電圧を１．０Ｖ以下とする必要がある。
【００２５】製造ばらつき等で定電圧発生回路の出力電
圧が、所望の値からずれてしまった場合は定電圧発生回
路の出力が定電流トランジスタのしきい値電圧に非常に
近くなってしまい十分な電流値が取れない場合などに、
トランジスタＭ１〜Ｍｎのうち適切なしきい値電圧のも
のを選択することで、トリミング回路２０５は製造ばら
つきがあっても一定の電流を流すことができるためタイ
マー回路は常に一定時間を計測できる。
圧が、所望の値からずれてしまった場合は定電圧発生回
路の出力が定電流トランジスタのしきい値電圧に非常に
近くなってしまい十分な電流値が取れない場合などに、
トランジスタＭ１〜Ｍｎのうち適切なしきい値電圧のも
のを選択することで、トリミング回路２０５は製造ばら
つきがあっても一定の電流を流すことができるためタイ
マー回路は常に一定時間を計測できる。
【００２６】本実施例では、書き込み信号が「Ｈ］にな
ると定電圧発生回路２０１と基準電圧発生回路２０２が
動作を開始しコンデンサ２０８に電荷を蓄積していき、
書き込み開始信号が「Ｌ」となるとコンデンサ２０８の
電荷はトランジスタ２０９により放電されると同時に定
電圧発生回路２０１と基準電圧発生回路２０２は動作を
停止し、タイマー回路はリセットされ初期状態となる。
ると定電圧発生回路２０１と基準電圧発生回路２０２が
動作を開始しコンデンサ２０８に電荷を蓄積していき、
書き込み開始信号が「Ｌ」となるとコンデンサ２０８の
電荷はトランジスタ２０９により放電されると同時に定
電圧発生回路２０１と基準電圧発生回路２０２は動作を
停止し、タイマー回路はリセットされ初期状態となる。
【００２７】電圧比較回路２０３も書き込み開始信号に
同期して動作を開始及び停止する場合もある。また基準
電圧発生回路２０２の出力電圧が定電圧発生回路２０１
の出力電圧と同等の場合は、共通の定電圧源として一つ
にまとめることもできる。図３に、本発明の構成のうち
タイマー回路及びトリミング回路に係わる第２の実施例
を示す。
同期して動作を開始及び停止する場合もある。また基準
電圧発生回路２０２の出力電圧が定電圧発生回路２０１
の出力電圧と同等の場合は、共通の定電圧源として一つ
にまとめることもできる。図３に、本発明の構成のうち
タイマー回路及びトリミング回路に係わる第２の実施例
を示す。
【００２８】本実施例は、図２の第１の実施例のタイマ
ー回路の電圧比較回路２０３の出力にワンショットパル
ス回路３０１で構成されるリセット回路を接続し、コン
デンサ２０８の端子電圧と基準電圧を比較し一定時間を
計測した後、自動的にトランジスタ２０９でコンデンサ
２０８の電荷を放電し、繰り返しコンデンサ２０８に電
荷を充放電する構成となっている。
ー回路の電圧比較回路２０３の出力にワンショットパル
ス回路３０１で構成されるリセット回路を接続し、コン
デンサ２０８の端子電圧と基準電圧を比較し一定時間を
計測した後、自動的にトランジスタ２０９でコンデンサ
２０８の電荷を放電し、繰り返しコンデンサ２０８に電
荷を充放電する構成となっている。
【００２９】さらに電圧比較回路２０３の出力を、分周
回路３０２で所望の回数分周することで容易に長い時間
を計測できる構成となっている。なお本実施例では基準
電圧発生回路は定電圧発生回路２０１と共通とする構成
にしている。
回路３０２で所望の回数分周することで容易に長い時間
を計測できる構成となっている。なお本実施例では基準
電圧発生回路は定電圧発生回路２０１と共通とする構成
にしている。
【００３０】
【発明の効果】この発明は、以上説明したように、極低
電圧でも一定の電流を流せるようにしたトリミング回路
と、トリミング用冗長メモリアレイとを設けることで電
源電圧が１．０Ｖ以下でも一定の任意の書き込み時間を
設定し保証することが可能となる。
電圧でも一定の電流を流せるようにしたトリミング回路
と、トリミング用冗長メモリアレイとを設けることで電
源電圧が１．０Ｖ以下でも一定の任意の書き込み時間を
設定し保証することが可能となる。
【００３１】また、トリミングデータを不揮発性メモリ
の冗長メモリに格納することで、書き込み時間をいつで
も任意の値に設定することができる。
の冗長メモリに格納することで、書き込み時間をいつで
も任意の値に設定することができる。
【図１】本発明の実施例を示すブロック図である。
【図２】本発明のタイマー回路及びトリミング回路に係
わる第１の実施例を示す回路図である。
わる第１の実施例を示す回路図である。
【図３】本発明のタイマー回路及びトリミング回路に係
わる第２の実施例を示す回路図である。
わる第２の実施例を示す回路図である。
【図４】本発明のタイマー回路及びトリミング回路に係
わる第３の実施例を示す回路図である。
わる第３の実施例を示す回路図である。
【図５】従来のＥＥＰＲＯＭのデータ書き込み時の動作
を示すブロック回路図である。
を示すブロック回路図である。
１０１ シリアルクロック制御回路 １０２ トリミング用冗長メモリ制御回路 １０３ 命令コードデコード回路 １０４ アドレスデコーダ １０５ カラムデコーダ １０６ ロウデコーダ １０７ 不揮発性メモリアレイ（実メモリアレイ） １０８ 冗長メモリアレイ １０９ データ読み出し回路 １１０ トリミング回路 １１１ タイマー回路 １１２ 昇圧回路 １１３ 出力制御回路 １１４ 出力バッファ回路 ２０１ 定電圧回路 ２０２ 基準電圧発生回路 ２０３ 電圧比較回路 ２０４ カレントミラー回路 ２０５ トリミング回路 ２０６ 定電流トランジスタ ２０７ トリミング用スイッチングトランジスタ ２０８ コンデンサ ２０９ 放電用トランジスタ ３０１ ワンショットパルス回路（リセット回路） ３０２ 分周回路 ９０１ タイマー回路 ９０２ 昇圧回路 ９０３ アドレスデコーダ ９０４ 不揮発性メモリアレイ １００１ 定電流回路（電荷蓄積用の容量を含む） １００２ 電圧比較回路 １００３ 基準電圧発生用の定電圧回路 １００４ 定電圧回路 Ｓａ 入力信号 Ｓｂ トリミング用冗長メモリ制御回路出力信号 Ｓｃ シリアルクロック制御回路出力信号 Ｓｄ ダイレクトトリミング信号 Ｓｅ カラムデコーダ出力信号 Ｓｆ ロウデコーダ出力信号 Ｓｇ 、Ｓｇ′ 通常メモリ出力信号 Ｓｈ 、Ｓｈ′ 冗長メモリ出力信号 Ｓｉ トリミング信号 Ｓｊ 書き込み時間制御信号 Ｓｋ 書き込み用高電圧信号 Ｓｌ 出力制御回路出力信号 Ｓｍ 出力信号
Claims (5)
- 【請求項１】 定電圧回路と前記定電圧回路の出力電圧
によって定電流値が決定される定電流回路とさらに電圧
比較回路とを有し、定電流回路の定電流出力端子には容
量素子が接続され、前記定電流回路の定電流出力端子と
前記容量素子の接続点は、さらに電圧比較回路に接続さ
れ、前記容量素子の電圧比較回路に接続された一方の端
子の電圧と基準電圧とを比較することにより時間を決定
することを特徴とするタイマー回路において前記定電圧
回路の出力電圧が１．０Ｖ以下であり、さらに該タイマ
ー回路の該定電流回路は、複数の並列に接続された定電
流トランジスタと前記複数の定電流トランジスタのそれ
ぞれにスイッチングトランジスタが直列に接続されたト
リミング回路を有し、前記スイッチングトランジスタが
トリミングデータによって選択的に動作をし、トリミン
グ回路が所望の定電流値を得ることにより、該定電流回
路の定電流値が所望の値に設定され、さらに前記複数の
並列に接続された定電流トランジスタは各々しきい値電
圧が異なる事を特徴とする半導体集積回路装置。 - 【請求項２】 該タイマー回路の該定電流回路は、該定
電圧回路の定電圧出力で駆動される複数の並列に接続さ
れた定電流トランジスタと前記複数の定電流トランジス
タのそれぞれにスイッチングトランジスタが直列に接続
されたトリミング回路と前記定電流トランジスタが接続
したカレントミラー回路を有し、さらに前記カレントミ
ラー回路はドレイン電極とゲート電極が共通に接続され
た第１のトランジスタと、前記第１のトランジスタとゲ
ート電極同士が共通に接続された第２のトランジスタを
有し、前記第１のトランジスタのドレイン電極には各々
しきい値電圧の異なる該定電流トランジスタが接続さ
れ、前期第２のトランジスタのドレイン電極は該容量に
接続され、該定電流トランジスタに各々接続された、該
スイッチングトランジスタがトリミングデータによって
選択的に動作をし、トリミング回路が所望の定電流値を
得ることにより、該定電流回路内のカレントミラー回路
が所望の定電流出力で該容量に電荷を蓄積することを特
徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 該タイマー回路で決定される時間の整数
倍の時間で不揮発性記憶素子にデーターを書き込むこと
を特徴とする請求項１及び２記載の半導体集積回路装
置。 - 【請求項４】 該タイマー回路で決定される時間の整数
倍の時間で不揮発性記憶素子に０．５Ｖから１．０Ｖの
電源電圧でデーターを書き込むことを特徴とする請求項
３記載の半導体集積回路装置。 - 【請求項５】 該タイマー回路において、トリミング回
路を制御するトリミングデータが不揮発性記憶素子群の
冗長部分に格納されていることを特徴とする請求項４記
載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15722097A JPH117783A (ja) | 1997-06-13 | 1997-06-13 | 半導体集積回路装置 |
| US09/094,969 US6163191A (en) | 1997-06-13 | 1998-06-12 | Writing signal timer output circuit which includes a bistable timer signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15722097A JPH117783A (ja) | 1997-06-13 | 1997-06-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH117783A true JPH117783A (ja) | 1999-01-12 |
Family
ID=15644856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15722097A Pending JPH117783A (ja) | 1997-06-13 | 1997-06-13 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6163191A (ja) |
| JP (1) | JPH117783A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6477090B2 (en) | 2000-09-04 | 2002-11-05 | Hitachi, Ltd. | Semiconductor device, microcomputer and flash memory |
| JP2005267789A (ja) * | 2004-03-19 | 2005-09-29 | Toshiba Corp | 半導体記憶装置 |
| CN110429687A (zh) * | 2019-08-26 | 2019-11-08 | 无锡烽合健行科技有限公司 | 一种电池充电管理电路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3738280B2 (ja) * | 2000-01-31 | 2006-01-25 | 富士通株式会社 | 内部電源電圧生成回路 |
| US7180798B2 (en) * | 2001-04-12 | 2007-02-20 | Fuji Electric Co., Ltd. | Semiconductor physical quantity sensing device |
| US6982591B2 (en) * | 2003-12-09 | 2006-01-03 | International Business Machines Corporation | Method and circuit for compensating for tunneling current |
| US8358540B2 (en) * | 2010-01-13 | 2013-01-22 | Micron Technology, Inc. | Access line dependent biasing schemes |
| US9397682B2 (en) * | 2014-04-25 | 2016-07-19 | Analog Devices, Inc. | Reference buffer with wide trim range |
| CN111916124B (zh) * | 2019-05-08 | 2022-05-13 | 中芯国际集成电路制造(上海)有限公司 | 数据读取电路及存储单元 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2693874B2 (ja) * | 1991-03-18 | 1997-12-24 | 日本電気アイシーマイコンシステム株式会社 | 遅延パルス発生回路 |
| US5650739A (en) * | 1992-12-07 | 1997-07-22 | Dallas Semiconductor Corporation | Programmable delay lines |
| FR2707058B1 (ja) * | 1993-06-23 | 1995-09-15 | Sgs Thomson Microelectronics | |
| US5936451A (en) * | 1994-12-29 | 1999-08-10 | Stmicroeletronics, Inc. | Delay circuit and method |
-
1997
- 1997-06-13 JP JP15722097A patent/JPH117783A/ja active Pending
-
1998
- 1998-06-12 US US09/094,969 patent/US6163191A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6477090B2 (en) | 2000-09-04 | 2002-11-05 | Hitachi, Ltd. | Semiconductor device, microcomputer and flash memory |
| US6643193B2 (en) | 2000-09-04 | 2003-11-04 | Hitachi, Ltd. | Semiconductor device, microcomputer and flash memory |
| JP2005267789A (ja) * | 2004-03-19 | 2005-09-29 | Toshiba Corp | 半導体記憶装置 |
| CN110429687A (zh) * | 2019-08-26 | 2019-11-08 | 无锡烽合健行科技有限公司 | 一种电池充电管理电路 |
| CN110429687B (zh) * | 2019-08-26 | 2023-10-31 | 无锡烽合健行科技有限公司 | 一种电池充电管理电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6163191A (en) | 2000-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040302 |