KR100277809B1 - 비휘발성 반도체 메모리 장치 - Google Patents

비휘발성 반도체 메모리 장치 Download PDF

Info

Publication number
KR100277809B1
KR100277809B1 KR1019970051122A KR19970051122A KR100277809B1 KR 100277809 B1 KR100277809 B1 KR 100277809B1 KR 1019970051122 A KR1019970051122 A KR 1019970051122A KR 19970051122 A KR19970051122 A KR 19970051122A KR 100277809 B1 KR100277809 B1 KR 100277809B1
Authority
KR
South Korea
Prior art keywords
source
channel mos
mos transistor
gate
voltage
Prior art date
Application number
KR1019970051122A
Other languages
English (en)
Other versions
KR19980025178A (ko
Inventor
노리아키 코다마
아추노리 미키
카주히사 니노미야
키요카주 이시게
토시카추 진보
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19980025178A publication Critical patent/KR19980025178A/ko
Application granted granted Critical
Publication of KR100277809B1 publication Critical patent/KR100277809B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Read Only Memory (AREA)

Abstract

다수의 메모리 셀은 격자 구조로 배열되어 메모리 셀 어레이를 형성한다. 각각의 메모리 셀에는 소스가 제공된다. 메모리 셀내의 데이터는 전기적으로 기록 및 소거될 수 있다. 모든 메모리 셀들의 소스는 공통 접속된다. 또한, 두 종류이상의 부하 특성을 갖는 소스 전압 제어 회로는 공통 접속된 소스들에 접속된다. 다수의 부하 특성으로부터 선택된 부하 특성에 따라, 메모리 셀의 소스 전압이 제어된다.

Description

비휘발성 반도체 메모리 장치
본 발명은 플래쉬 EEPROM 등의 전기적으로 재기록가능한 비휘발성 반도체 메모리 장치에 관한 것이다.
다수의 메모리 셀로 구성된 메모리 셀 어레이는 전기적으로 데이터를 재기록할수있는 EEPROM(Electrically Erasable and Programmable Read Only Memory) 등의 비휘발성 반도체 메모리 장치에 제공된다. 각각의 메모리 셀은 MOSFET 로 형성된다. 각각의 메모리 셀에는, 표면에 소스 및 드레인을 갖춘 기판과, 기판으로부터 전기적으로 절연된 제어 게이트 및, 기판과 제어 게이트 사이에 형성된 플로우팅 게이트(floating gate)가 제공된다. 상기 플로우팅 게이트가 기판과 제어 게이트로부터 전기절연 된다는 점을 주목해야 한다. 또한, 드레인, 소스, 제어 게이트는 배선을 통해 접속된다.
이러한 비휘발성 반도체 메모리 장치에 있어서, 데이터는 플로우팅 게이트에 전자를 충전시킴으로써 저장된다. 한편, 데이터는 플로우팅 게이트로부터 전자를 방전함으로써 소거된다. 플로우팅 게이트에 충전된 전자가 방전되면, 메모리 셀의 드레인에는 전압이 인가되지 않으며, OV의 전압이 메모리 셀의 제어 게이트에 인가되며, 12V의 방전 전압이 메모리 셀의 소스에 인가된다. 이러한 조건에서, 메모리 셀의 소스의 전위는 Fowler-Nordheim 형 터널 전류가 소스로부터 플로우팅 게이트로 흐르도록 플로우팅 게이트의 전위보다 훨씬 높게된다. 전류가 흐르는 방향의 반대 방향으로 전자가 흐르기 때문에, 전자는 플로우팅 게이트로부터 소스로 방전된다.
일반적으로, 소스에 접속된 배선은 소스 전압 제어 회로에 접속된다. 전자를 방전하는 전압은 소스 전압 제어 회로로부터 공급된다. 도 1은 종래의 소스 전압 제어 회로의 회로도이다. 종래의 소스 전압 제어 회로는 한 개의 p-채널 MOS 트랜지스터로 형성된다. 그후, OV의 전압이 그 게이트에 인가되고, 12V의 전압이 소스에 인가된다. 한편, p-채널 MOS 트랜지스터의 드레인은 메모리 셀의 소스에 접속된다. 도 2는 종래의 소스 전압 제어 회로의 부하 특성을 도시하는 그래프로서, 가로축은 메모리 셀의 소스에 대한 전압 출력을, 세로축은 소스에 대한 전류 출력을 나타낸다. 도 2에서, 실선은 소스 전압 제어 회로의 부하 특성을 나타내며, 점선은 메모리 셀의 소스 전류 특성을 나타낸다. 메모리 셀의 소스 전류 특성은 도 2에 도시된 바와같이, 플로우팅 게이트에 충전된 다수의 전자에 의해 결정되며, 그래서 방전 전자 처리동안, 경과된 시간에 따라 변화될 수 있다. 그후, 메모리 셀 어레이 내의 메모리 셀의 소스에 인가된 전압(Vs) 및 소스를 통해 흐르는 전류(Is)는 소스 전압 제어 회로의 부하 특성을 나타내는 곡선과 메모리 셀의 소스 전류 특성을 나타내는 곡선의 교차점으로부터 유도된다. 즉, 방전 전자 처리동안, 시간이 경과함에 따라, 소스 전압(Vs)은 높아지고 소스 전류(Is)는 낮아진다.
한편, 방전 전자 처리동안, 전자가 플로우팅 게이트로부터 방전되므로, 플로우팅 게이트의 전위는 또한 높아진다. 메모리 셀의 소스 전압(Vs)의 상승 속도와 플로우팅 게이트의 전위의 상승 속도를 비교해보면, 플로우팅 게이트의 전위 상승속도가 더 빠르다. 따라서, 방전 전자 처리의 초기 단계에서, 최고의 전계가 소스와 플로우팅 게이트 사이에 존재하는 터널막(tunnel film)에 인가되어, 방전 전자 처리의 최대의 전류가 흐르게 된다.
그후, 방전 전자 처리에서 초기에 인가된 높은 전계에 의해, 터널막은 공핍되어 데이터의 재기록의 반복 특성 및 데이터의 재기록후의 유지 특성에 악영향을 준다.
그래서, 메모리셀의 특성 저하를 방지하는 비휘발성 반도체 메모리 장치가 제안되어 있다(일본 특개평 5-182483호). 도 3은 일본 특개평 5-182483호에 개시된 소스 전압 제어 회로를 도시하는 회로도이다. 상기 공보에 기재된 소스 전압 제어 회로에 있어서, p-채널 MOS 트랜지스터(101), 함몰형 n-채널 MOS 트랜지스터(102), 및 n-채널 MOS 트랜지스터(103)가 직렬로 접속되어 있다. 입력 신호가 입력되는 입력 단자는 p-채널 MOS 트랜지스터(101)의 게이트 및 n-채널 MOS 트랜지스터(103)의 게이트에 접속된다. 한편, n-채널 MOS 트랜지스터(102)의 게이트는 n-채널 MOS 트랜지스터(102)와 n-채널 MOS 트랜지스터(103) 사이의 접합점(104)에 접속된다. 또한, 메모리셀 어레이의 메모리셀들의 소스 또한 접합점(104)에 접속된다. 다른 한편으로, n-채널 MOS 트랜지스터(102)의 드레인 포화 전류는 소정의 전류 이하로 설정된다.
전술한 바와 같은 구성의 종래의 소스 전압 제어 회로에서는, 드레인 포화 전류가 소정의 전류 이하로 설정되므로, 방전 전자의 초기 상태에서 높은 전계의 발생을 방지할 수 있다. 그러나, 상기 소스 전압 제어 회로는 임계 전압이 OV 이하인 함몰형 n-채널 MOS 트랜지스터를 포함한다. 함몰형 n-채널 MOS 트랜지스터를 제조하기 위해서는, 불순물을 채널 영역으로 확산시키는 단계가 필요하다. 따라서, 증대형 n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터와 비교하여 상기와 같은 공핍형 n-채널 MOS 트랜지스터의 제조를 위해 보다 많은 수의 포토레지스트가 필요하게 되므로, 많은 단계의 공정이 요구된다.
한편, 메모리셀의 소스에 인가된 전압의 상승 기간을 제어하는 소스 전압 제어 회로를 구비한 비휘발성 반도체 메모리 장치 역시 제안되어 있다(일본 특개평 6-37285호). 도 4는 상기 일본 특개평 6-37285 호에 기재된 소스 전압 제어 회로를 도시하는 회로도이다. 상기 소스 전압 제어 회로에는, 소거 신호를 점진적 상승 전압으로 변환시키는 부스팅 회로(201) 및 부스팅 회로(201)로부터 출력된 전압을 메모리셀 어레이의 메모리셀의 소스에 출력시키는 출력 회로(202)가 제공된다. 부스팅 회로(201)에서는, n-채널 MOS 트랜지스터(20lb)의 게이트 및 인버터(201c)의 입력 단자가 소거 신호가 입력되는 입력 단자에 접속된다. n-채널 MOS 트랜지스터(20le)의 게이트는 인버터(201c)의 출력 단자에 접속된다. p-채널 MOS 트랜지스터(20la)의 드레인은 n-채널 MOS 트랜지스터(20lb)의 드레인에 접속된다. 또한, p-채널 MOS 트랜지스터(20ld), n-채널 MOS 트랜지스터(20lh), 및 n-채널 MOS 트랜지스터(20lq)의 각각의 게이트는 n-채널 MOS 트랜지스터(20lb)의 드레인에 접속된다. n-채널 MOS 트랜지스터(201e)의 드레인은 p-채널 MOS 트랜지스터(20la)의 게이트, n-채널 MOS 트랜지스터(201f)의 게이트, 및 p-채널 MOS 트랜지스터(20ld)의 드레인에 접속된다. p-채널 MOS 트랜지스터(20lg)의 소스 및 n-채널 MOS 트랜지스터(20li)의 소스는 n-채널 MOS 트랜지스터(20lf)의 드레인에 접속된다. p-채널 MOS 트랜지스터(20lg)의 드레인은 n-채널 MOS 트랜지스터(20lh)의 드레인에 접속된다. 캐패시터(2011)의 한 단자는 n-채널 MOS 트랜지스터(20li)의 소스에 접속된다. 인버터(20lk)의 입력 단자는 캐패시터(201ℓ)의 다른 한 단자에 접속된다. 주목할 점은 발진 신호(OSC)가 인버터(20lk)에 공급된다는 점이다. 캐패시터(20lm)의 한 단자는 인버터(20lk)의 출력 단자에 접속된다. n-채널 MOS 트랜지스터(201i)의 드레인은 캐패시터(20lm)의 다른 단자에 접속된다. 또한, n-채널 MOS 트랜지스터(20lj)의 소스는 n-채널 MOS 트랜지스터(20li)의 드레인에 접속된다. n-채널 MOS 트랜지스터(20li)의 게이트는 자신의 소스에 접속된다. n-채널 MOS 트랜지스터(20lj)의 게이트는 자신의 소스에 접속된다. p-채널 MOS 트랜지스터(201p), n-채널 MOS 트랜지스터(201o) 및 n-채널 MOS 트랜지스터(20ln)는 순서대로 직렬로 n-채널 MOS 트랜지스터(20lq)에 접속된다. 주목해야 할 점은 전압(Vpp)이 n-채널 MOS 트랜지스터(20ln)의 소스에 공급된다는 점이다. n-채널 MOS 트랜지스터(20ln)의 게이트는 자신의 소스에 접속된다. 또한, n-채널 MOS 트랜지스터(201o)의 게이트는 자신의 소스에 접속된다. 이와 유사하게, p-채널 MOS 트랜지스터(201p)의 게이트는 자신의 소스에 접속된다. 다른 한편으로, n-채널 MOS 트랜지스터(20lj)의 드레인 및 출력 회로(202)는 n-채널 MOS 트랜지스터(201o)의 소스 및 p-채널 MOS 트랜지스터(201p) 간의 접합점에 접속된다. 주목할 점은 전압(Vpp)이 p-채널 MOS 트랜지스터(20la)의 소스, n-채널 MOS 트랜지스터(201d)의 소스, n-채널 MOS 트랜지스터(20lf)의 드레인, 및 n-채널 MOS 트랜지스터(20ln)의 소스에 공급된다. 다른 한편으로, 전윈 전압(Vcc)은 p-채널 MOS 트랜지스터(20lg)의 게이트 및 p-채널 MOS 트랜지스터(201p)의 게이트에 공급된다.
다른 한편으로, 출력 회로(202)에서는, p-채널 MOS 트랜지스터(202a)의 소스 및 n-채널 MOS 트랜지스터(202c)의 드레인이 부스팅 회로(201)로부터 출력된 신호가 입력되는 입력 단자에 접속된다. 인버터(202b)의 입력 단자는 p-채널 MOS 트랜지스터(202a)의 드레인에 접속된다. n-채널 MOS 트랜지스터(202d)의 게이트는 인버터(202b)의 출력 단자에 접속된다. n-채널 MOS 트랜지스터(202c)의 소스 및 n-채널 MOS 트랜지스터(202d)의 소스는 메모리셀 어레이 내의 메모리셀의 소스에 접속된다. 다른 한편, 전압(Vpp)은 n-채널 MOS 트랜지스터(202c)의 드레인에 공급된다. 또한 전원 전압(Vcc)은 p-채널 MOS 트랜지스터(202a)의 게이트에 공급된다.
전술한 바와 같은 구성의 종래 소스 전압 제어 회로에서는, 소거 신호가 부스팅 회로(201)에 입력될 때, 소거 신호는 각각의 트랜지스터 사이에 점진적으로 전파되어 전압으로 변환된다. 다음으로, 전압은 출력 회로(202)에 출력된다. 출력 회로(202)에서, 부스팅 회로(201)로부터 출력된 전압은 전압(Vpp)까지 점진적으로 상승되어 메모리셀 어레이내의 소스에 출력된다. 그러나, 방전 전자 처리의 초기 단계에서 원래 전압은 저하되지 않는다. 그러므로, 높은 전계가 터널막에 인가되어 터널막을 약화시킨다.
또한, 소스와 기판 사이에 흐르는 높은 전류를 억제하기 위하여 두 단계에서 기입되는 값으로부터 목표값으로 임계 전압을 통과시키는 수단을 구비한 비휘발성 반도체 메모리 장치가 제안되어 있다(일본 특개평 7-235190 호). 상기 공보에 기재되어 있는 비휘발성 반도체 메모리 장치에서는, 두 단계에서 평탄한 전압을 메모리셀의 소스에 인가함으로써 메모리셀의 임계치는 두 단계로 통과한다. 그러나, 방전 전자 처리의 초기 단계에서, 높은 전계가 터널막에 인가되는 문제점은 해결되지 않고 있다. 또한, 메모리셀의 소스 전류 특성 등을 고려하여 이해할 수 있는 바와 같이, 소정 주기내에 메모리 셀의 소스에 전압을 인가하는 것이 어렵다. 그러나, 소스 전압 제어 회로의 부하 특성 및 메모리 셀의 소스 전류 특성에 대해 전혀 언급되지 않았다. 따라서, 비휘발성 반도체 메모리 장치의 구현이 불가능하다.
본 발명의 목적은 데이터를 소거하는 방전 전자 처리의 초기 단계에서 터널막에 인가된 전계를 약화시킴으로써 터널막의 약화를 피하고 더욱 적은 공정 수로 제조될수 있는 비휘발성 반도체 메모리 장치를 제공하는 것이다.
본 발명의 제 1 양상에 따라, 비휘발성 반도체 메모리 장치는 제어 게이트, 플로우팅 게이트, 상기 제어 게이트와 상기 플로우팅 게이트 사이를 절연하는 절연막, 소스 및 상기 플로우팅 게이트와 상기 소스 사이를 절연하는 터널막을 포함하는 메모리 셀을 구비한다. 상기 메모리 셀내의 데이터는 상기 플로우팅 게이트에서 전자를 충전함으로써 저장되고, 상기 플로우팅 게이트내의 충전된 전자를 방전함으로써 상기 메모리 셀로부터 데이터를 소거한다. 또한, 비휘발성 반도체 메모리 장치는 소스에 접속되고 다수의 부하 특성을 갖는 소스 전압 제어회로를 포함한다. 상기 플로우팅 게이트내의 충전된 전자가 방전될 때, 상기 소스의 전압을 제어하기 위해 상기 다수의 부하 특성으로부터 특정의 부하 특성을 선택한다.
본 발명에서, 다수의 부하 특성은 메모리 셀의 소스 전압을 제어하는 소스 전압 제어 회로에 제공된다. 부하 특성에 기초하여, 메모리 셀의 소스 전압이 결정된다. 따라서 특정의 부하 특성을 선택함으로써, 데이터를 소거하는 방전 전자 처리의 초기 단계예서의 전계는 터널막의 약화를 방지하도록 약화될 수 있다.
본 발명의 또다른 양상에서, 비휘발성 반도체 메모리 장치는 제어 게이트, 플로우팅 게이트, 상기 제어 게이트와 상기 플로우팅 게이트 사이를 절연하는 절연막, 소스 및 상기 플로우팅 게이트와 상기 소스 사이를 절연하는 터녈막을 포함하는 메모리 셀을 구비한다. 상기 메모리 셀내의 데이터는 상기 플로우팅 게이트에서 전자를 충전함으로써 저장되고, 상기 플로우팅 게이트내의 충전된 전자를 방전함으로써 상기 메모리 셀로부터 데이터를 소거한다. 한편, 비휘발성 반도체 메모리 장치는 소스에 접속된 소스 전압 제어 회로를 포함한다. 또한, 게이트를 갖춘 제 1 p-채널 MOS 트랜지스터가 소스 전압 제어 회로에 제공된다. 메모리 셀의 플로우팅 게이트에 충전된 전자가 방전되었는지를 나타내는 신호가 입력된다. 게이트를 갖춘 제 2 p-채널 MOS 트랜지스터는 직렬로 제 1 p-채널 MOS 트랜지스터에 접속된다. 접지 전위와 전원 전압 사이의 전압을 제 2 p-채널 MOS 트랜지스터의 게이트에 인가하는 게이트 제어 회로는 소스 전압 제어 회로에 제공된다.
본 발명에서, 메모리 셀의 소스 전압을 제어하는 소스 전압 제어 회로에서, 제 1 p-채널 MOS 트랜지스터 및 제 2 p-채널 MOS 트랜지스터는 상호 접속되어 제공된다. 제 2 p-채널 MOS 트랜지스터의 게이트의 전압은 게인트 전압 제어 회로에 의해 제어된다. 따라서, 메모리 셀의 소스를 흐르는 전류는 초기 단계에서 후기단계로의 방전 전자 처리를 통해 일정하게 된다. 그래서, 전계는 플로우팅 게이트로부터 전자를 방전하는 초기 단계에서 터널막에 인가되어 약화될 수 있다. 따라서 터널막의 약화가 방지될 수 있다. 공핍이 없는 n-채널 MOS 트랜지스터가 제공되므로, 본 발명에 따라 비휘발성 반도체 메모리를 제조하는 제조 처리 공정은 종래 기술에 비해 수가 더 줄어들 수 있다.
제1도는 종래의 소스 전압 제어 회로를 도시하는 회로도.
제2도는 종래의 소스 전압 제어 회로의 부하 특성을 나타내는 그래프.
제3도는 일본 특개평 5-182483호에 개시된 소스 전압 제어 회로를 도시한 회로도.
제4도는 일본 특개평 6-37285호에 개시된 소스 전압 제어 회로를 도시한 회로도.
제5도는 본 발명에 따른 제 1 실시예의 비휘발성 반도체 메모리 장치의 블록도.
제6도는 제 1 실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로를 도시한 회로도.
제7도는 본 발명에 따른 비휘발성 반도체 메모리 장치에 제공된 레벨 시프터회로(level shifter circuit)의 회로도.
제8도는 제 1 실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로의 부하 특성을 도시한 그래프.
제9도는 제 1실시예의 비휘발성 반도체 메모리 장치의 동작을 나타내는 타이밍 챠트.
제10도는 본 발명에 따른 제 2 실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로를 도시하는 회로도.
제11도는 제 2 실시예의 비휘발성 반도체 메모리 장치의 동작을 나타내는 타이밍 챠트.
제12도는 본 발명에 따른 제 3 실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로를 도시하는 회로도.
제13도는 제 3 실시예의 비휘발성 반도체 메모리 장치의 동작을 나타내는 타이밍 챠트.
제14도는 본 발명에 따른 제 4 실시예의 비휘발성 반도체 메모리 장치를 도시하는 블록도.
제15도는 본 발명에 따른 제 5 실시예의 비휘발성 반도체 메모리 장치를 도시하는 블록도.
제16도는 제 5 실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로를 도시하는 회로도.
제17도는 제 5 실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로의 부하 특성을 도시하는 그래프.
제18도는 본 발명에 따른 제 6 실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로를 도시하는 회로도.
제19도는 제 6 실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로의 부하 특성을 도시하는 그래프.
제20도는 본 발명에 따른 제 7 실시예의 비휘발성 반도체 메모리 장치를 도시하는 블록도.
* 도면의 주요부분에 대한 부호의 설명
2 : 행 디코더 3 : 열 디코더
7 : 비교기 9 : 전압 발생 회로
본 발명에 대해서, 도면을 참조하여, 후술하는 양호한 실시예로 보다 상세히 설명한다. 후술하는 설명에 있어서, 본 발명의 이해를 돕기 위해 여러 설명을 개시하였지만, 당업자들은 이러한 구체적인 설명없이도 실행할 수 있을 것으로 인식되며, 그래서, 여기에서는 본 발명의 이해를 돕기 위해 공지된 구조에 대해서는 그 설명을 생략한다.
도 5는 본 발명의 비휘발성 반도체 메모리 장치의 제 1 실시예를 도시한 것이다. 도시된 실시예에서, 메모리 셀 어레이(1)는 격자 구조로 배열되어 있다. 각각의 메모리 셀에는 제어 게이트 및 플로우팅 게이트가 제공된다. 이 제어 게이트와 플로우팅 게이트사이에는 절연막이 제공된다. 한편, 각각의 메모리 셀에는 소스 및 드레인이 제공된다. 소스 및 드레인과 플로우팅 게이트사이에는 절연 터널막이 제공된다. 다음, 데이터는 플로우팅 게이트에서 전자를 충전시킴으로써 저장되고 플로우팅 게이트로부터 전자를 방전시킴으로써 소거된다. 각각의 행(row)을 형성하는 소정 다수의 메모리 셀의 제어 게이트는 공통 접속된다. 한편, 각각의 열(columm)을 형성하는 소정 다수의 메모리 셀의 드레인은 공통 접속된다. 또한, 모든 메모리 셀의 소스는 공통 접속된다.
행 디코더(2: a row decoder)는 공통 접속된 메모리 셀의 제어 게이트에 접속된다. 한편, 열 선택 스위치(4: columln selecting switch)는 공통 접속된 메모리 셀의 소스에 접속된다.
한편, 열 디코더(3)는 열 선택 스위치(4)에 접속된다. 검증 전압을 발생하는 전압 발생 회로(9)는 행 디코더(2)에 접속된다. 또한, 내부 어드레스를 발생하는 어드레스 발생 회로(8)는 행 디코더(2) 및 열 디코더(3)에 접속된다. 전자를 방전하는 동작을 제어하는 동작 제어 회로(6)는 어드레스 발생 회로(8), 전압 발생 회로(9) 및 소스 전압 발생 회로(10)에 접속된다. 동작 제어 회로(6) 및 소스 전압 제어 회로(10)는 두 개의 배선 라인으로 접속된다. 두 라인중 한 라인은 중간 위치에서 분기되어 전압 발생 회로(9)에 접속된다.
한편, 비교기(7)는 두 배선 라인으로 동작 제어 회로(6)에 접속된다. 또한, 메모리 셀 어레이(1)내의 메모리 셀의 데이터를 검출하는 감지 회로(5)는 비교기(7)에 접속된다.
다음, 메모리 셀 어레이(1)내의 메모리 셀에서 충전된 전자를 방전하는 동작은 상술된 구성의 비휘발성 반도체 메모리 장치에서 설명되어 있다. 도시된 실시예에서, 전자는 두 단계에서 방전된다.
먼저, 전자를 방전하는 제 1단계에서 메모리 셀들의 소스에 인가된 전압을 제어하는 전자 방전 신호 EES는 동작 제어 회로(6)로부터 소스 전압 제어 회로(10)에 출력된다. 다음, 전자를 방전하는 제 1단계에서 사용된 소스 전압 제어 회로(10)의 제 1 부하 특성은 전자 방전 신호 EES 에 따라 선택된다. 그후, 소스 전압을 제어하는 제어 전압(Vsc)은 소스 전압 제어 회로(10)로부터 모든 메모리 셀의 소스에 공급된다. 이와같이, 메모리 셀내에 충전된 전자들 중에 소정 다수의 전자들이 방전된다. 다음, 소정 다수의 전자가 소정의 메모리 셀들로부터 방전되는지를 검증하기 위해 검증 신호 EEVS는 동작 제어 회로(6)로부터 어드레스 발생 회로(8) 및 전압 발생 회로(9)에 출력된다. 그후, 검증될 메모리 셀을 지정하는 내부 어드레스(Iad)는 어드레스 발생 회로(8)내의 검증 신호 EEVS에 따라 발생되어 행 디코더(2) 및 열 디코더(3)에 출력된다. 이때, 메모리 셀의 임계 전압에 기초하여, 소정 다수의 전자가 소정의 메모리 셀로부터 방전되는지를 판단하는 검증 전압(Vver)은 검증신호 EEVS에 따라 전압 발생 회로(9)에서 발생되어 행 디코더(2)에 출력된다· 예를들어, 검증 전압(Vver)은 5V이다.
다음, 검증 전압(Vver)은 내부 어드레스(Iad)에 의해 지정된 행에 위치된 모든 메모리 셀의 제어 게이트에 공급된다. 이때, 열 선택 스위치(4)에 의해 선택될 열은 내부 어드레스(Iad)에 따라 열 선택 디코더(3)에 의해 선택된다.
다음, 열 선택 스위치(4)에 의해 선택된 열내에 위치된 메모리 셀의 데이터는 행으로 위치된 메모리 셀들 사이의 임계 전압에 기초하여 감지 회로(5)에 의해 검출되는데, 상기 행에는 검증 전압(Vver)이 행 디코더(2)로부터 공급되어진다. 또한, 데이터는 감지 회로(5)에 의해 증폭되어, 셀 판독 데이터(SD)로서 비교기(7)에 출력된다, 한편, 제 1단계에서 전자를 방전한 후에, 기대된 값의 데이터 ED는 동작 제어 회로(6)로부터 비교기(7)에 출력된다.
다음, 셀 판독 데이터(SD) 및 기대된 값 데이터(ED)는 비교기(7)에 의해 비교된다. 그후, 비교기(7)에서의 비교 결과는 비교 결과 신호 COMP로서 동작 제어 회로(6)에 출력된다. 그때, 제 1단계의 방전 전자가 메모리 셀내에 전달되었는지의 판단이 동작 제어 회로(6)에 의해 이루어진다. 방전 전자가 모든 메모리 셀내에 전달된 것은 아니라고 판단될 때, 전자 방전 신호 EES는 다시 동작 제어 회로(6)로부터 소스 전압 제어 회로(10)로 출력된다. 상기 동작은 방전 전자가 모든 메모리 셀에 전달된 것으로 판단될 때까지 반복된다.
방전 전자가 모든 메모리 셀에 전달된 것으로 판단된 직후, 전자 방전 신호 EES는 동작 제어 회로(6)로부터 소스 전압 제어 회로(10)에 출력되며, 전자 방전 신호 EES2는 동작 제어 회로(6)로부터 소스 전압 제어 회로(10) 및 전압 발생 회로(9)에 출력된다. 그후, 제 2단계의 방전 전자 처리에서 사용된 소스 전압 제어 회로(10)의 제 2 부하 특성은 전자 방전 신호 EES 및 EES2에 따라 선택된다. 그때, 소스 전압을 제어하는 제어 전압(Vsc)은 소스 전압 제어 회로(10)로부터 모든 메모리 셀의 소스에 공급된다. 이와같이, 메모리 셀내에 충전된 전자는 방전된다.
이후, 제 1단계의 방전 전자 처리와 유사하게, 방전 전자가 모든 메모리 셀 내에 전달될 때까지, 전자는 제 2단계에서 방전된다. 여기서, 제 2단계의 방전 전자 처리에서의 검증 전압(Vver)은 제 1단계의 검증 전압보다 낮은 약 3V이다.
다음, 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로(10)가 상술될 것이다. 도 6은 제 1실시예에서 제공된 소스 전압 제어 회로를 도시한 회로도이다. 소스 전압 제어 회로(10)에서 NOT 회로(21) 및 NAND 회로(22)가 제공된다. NOT 회로(21)의 입력 단자는 전자 방전 신호 EES가 입력되는 단자에 접속된다. NAND 회로(22)의 입력 단자는 전자 방전 신호 EES가 입력되는 단자와, EES2가 입력되는 단자에 접속된다. 그후, 레벨 시프터 회로(11b)의 입력 단자(30b)는 NAND 회로(22)의 출력 단자에 접속된다.
도 7은 소스 전압 제어 회로에 제공된 레벨 쉬프터 회로를 도시하는 회로도이다. 레벨 시프터 회로(11a, 11b)에서, NOT 회로(31)의 입력 단자 및 n-채널 MOS 트랜지스터(32)의 게이트는 입력 단자(30a, 30b)에 각각 접속된다. n-채널 MOS 트랜지스터(32)의 소스는 접지된다. 한편, p-채널 MOS 트랜지스터(33)의 드레인, p-채널 MOS 트랜지스터(35)의 게이트 및 제 2 출력 단자(36a, 36b)는 n-채널 MOS 트랜지스터(32)의 드레인에 접속된다. n-채널 MOS 트랜지스터(34)의 게이트는 NOT 회로(31)의 출력 단자에 접속된다. n-채널 MOS 트랜지스터(34)의 소스는 접지된다. p-채널 MOS 트랜지스터(33)의 게이트, p-채널 MOS 트랜지스터(35)의 드레인 및 제 1 출력 단자(37a, 37b)는 n-채널 MOS 트랜지스터(34)의 드레인에 접속된다. 또한, 전원 전압(Vpp)은 p-채널 MOS 트랜지스터(33,35)에 공급된다.
레벨 시프터 회로(11a, 11b)에서, 출력 전압 레벨은 입력 단자(30a, 30b)에 대한 입력신호에 관련하여 변할 수 있다. 입력 단자(30a, 30b)에 대한 입력인 입력신호에 대해 유사하게 변하는 전압은 제 l 입력 단자(37a, 37b)로부터 출력된다. 한편, 입력 단자(30a, 30b)에 대한 입력인 입력 신호의 반전 신호에 대해 유사하게 변하는 전압은 제 2 출력 단자(36a, 36b)로부터 출력된다.
도 6에 도시된 바와같이, 제 1실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로(10)에 있어서, p-채널 MOS 트랜지스터(MP1)의 게이트는 레벨 시프터 회로(11a)에 접속된 제 1 입력 단자(37a)에 접속된다. 한편, p-채널 MOS 트랜지스터(MP2)의 게이트는 레벨 시프터 회로(11b)에 접속된 제 1 출력 단자(11b)에 접속된다. 그후, p-채널 MOS 트랜지스터(MP1, MP2)의 각각의 소스에는 전원 전압(Vpp)이 공급된다. n-채널 MOS 트랜지스터(MN1)의 게이트는 NOT 회로(21)의 출력 단자에 접속된다. n-채널 MOS 트랜지스터(MN1)의 소스는 접지되고 그 드레인은 p-채널 MOS 트랜지스터(MP1, MP2)의 각 드레인에 접속된다. 또한, p-채널 MOS 트랜지스터(MP1, MP2)의 각각의 드레인은 제어 전압(Vsc)이 출력되는 단자에 접속된다.
상술된 대로 구성된 소스 전압 제어 회로(10)에서, 전자 방전 신호 EES가 입력될 때, p-채널 MOS 트랜지스터(MP1)만이 온(ON)된다. 다음에, 제 1 부하 특성이 나타난다. 한편, 전자 방전 신호 EES 및 EES2가 입력될 때, 두 p-채널 MOS 트랜지스터(MP1, MP2)는 온된다. 이때, 제 2 부하 특성이 나타난다. 여기서, p-채널 MOS 트랜지스터(MP1, MP2)의 각각의 게이트에 나타날 전압은 레벨 시프터 회로(11a, 11b)에 의해 제어된다. 이와같이, 레벨 시프터 회로(11a, 11b)는 전압 제어 회로로서 기능한다. 도 8은 제 1 실시예에 제공된 소스 전압 제어 회로의 부하 특성을 나타낸 그래프로서, 가로축상에는 메모리 셀의 각 소스에 대한 전압 출력을, 세로축 상에는 상기 소스에 대한 전류 출력을 나타내고 있다. 도 8에서, 실선은 소스 전압 제어 회로(10)의 부하 특성을 나타내고, 점선은 메모리 셀의 소스 전류 특성을 나타낸다. 도 8에서, 메모리 셀의 소스들을 통해 실제로 흐르는 전류 및 전압들은 소스 전압 제어 회로의 부하 특성을 나타내는 곡선과 메모리 셀의 소스 전류 특성을 나타내는 곡선의 교차점으로부터 유도된다. 도시된 실시예에서, 재 2 부하 특성은 종래의 소스 전압 제어 회로의 부하 특성과 유사하며, 제 1 부하 특성의 전류는 동일 전압에서 제 2 부하 특성의 전류보다 낮아진다. 따라서, 제 1 부하 특성이 선택될 때, 터널막을 통해 흐르는 전류는 더욱 작아진다.
다음, 동봉된 타이밍 챠트에 따라 소스 전압 제어 회로의 동작에 대해 설명한다. 도 9는 제 1 실시예의 비휘발성 반도체 메모리 장치의 동작을 나타내는 타이밍도이다. 제 1단계의 방전 전자를 처리하기 시작하는 시간인 t1전에, p-채널 MOS 트랜지스터(MP1)의 게이트 전압(VPG1), p-채널 MOS 트랜지스터(MP2)의 게이트 전압(VPG2), 및 n-채널 MOS 트랜지스터(MN1)의 게이트 전압(VNG1)은 각각 5V이다.
그후, 시간 t1에서, 5V의 전자 방전 신호 EES는 동작 제어 회로(6)로부터 소스 전압 제어 회로(10)에 출력된다. 그때, 게이트 전압(VNG1, VPG1)은 OV가 되며, p-채널 MOS 트랜지스터(MP1)만이 온된다. 그후, 제어 전압(Vsc)으로서의 전원 전압(Vpp)은 소스 전압 제어 회로(10)로부터 출력된다. 이때, 소스 전압 제어 회로(10)의 부하 특성은 제 1 부하 특성임을 주목하라. 메모리 셀의 소스 전압은 제 1 부하 특성을 나타내는 곡선과 메모리 셀의 소스 전류 특성을 나타내는 곡선의 교차점(a)으로부터 유도된다. 또한, 플로우팅 게이트에서의 방전 전자와 관련하여, 소스 전류 특성이 변화된다. 이에 따라, 소스 전압은 도 8에 도시된 바와 같이, 점진적으로 상승된다.
다음, 제 1단계에서 모든 메모리 셀에 방전 전자가 전달되었는지를 검증하기 시작하는 시간인 t2에서, 5V의 검증 신호 EEVS는 동작 제어 회로(6)로부터 출력된다. 이때, 5V의 내부 어드레스(Iad)는 어드레스 발생 회로(8)로부터 출력되고, 5V의 검증 전압 Vver은 전압 발생 회로(9)로부터 출력된다. 한편, 전자 방전 신호의 전압은 OV가된다. 이때, 게이트 전압(VNG1, VPG1)은 다시 5V가 된다. 여기서, 제어 전압(Vsc)는 OV이다. 메모리 셀의 소스 전압은 도 8의 교차점(b)으로부터 유도된다. 또한, 5V의 셀 판독 데이터 SD는 감지 회로(5)로부터 출력되고, 5V의 기대된 값 데이터 ED는 동작 제어 회로(6)로부터 출력되며, 5V의 비교 결과 신호 COMP는 비교기(7)로부터 출력된다. 이때, 제 1단계의 방전 전자는 모든 메모리 셀에 전달되는 것으로 한다. 만일, 제 l단계의 방전 전자가 모든 메모리 셀에 전달된 것이 아니라면, 시간 t1으로부터의 공정이 반복된다.
다음, 제 2단계에서 전자 방전이 시작되는 시간인 t3에서, 검증 전압 EEVS는 OV가 된다. 그후, 내부 어드레스(Iad)의 각각의 전압 및 검증 전압(Vver)은 OV가 된다. 한편, 5V인 전자 방전 신호 EES 및 EES2는 동작 제어 회로(6)로부터 출력되 너다. 그후, 게이트 전압(VNG1, VPG1, VPG2)은 p-채널 MOS 트랜지스터(MP1, MP2)가 온이 되도록 OV가 된다. 그후, 제어 전압(Vsc)으로서의 전압(Vpp)은 소스 전압 제어 회로(10)로부터 출력된다. 이때, 부하 특성은 제 2 부하 특성이며, 메모리 셀의 소스 전압은 제 2 부하 특성을 나타내는 곡선과 메모리 셀의 소스 전류 특성을 나타내는 곡선의 교차점(c)으로부터 유도된다. 또한, 플로우팅 게이트에서의 방전 전자에 관련하여, 소스 전류 특성의 변화에 따라, 소스 전압은 도 8에 도시된 대로 점진적으로 상승된다. 셀 판독 데이터 SD, 기대된 값 데이터 ED, 및 비교 결과 신호 COMP의 전압들은 각각 OV가 된다.
다음, 제 2단계의 방전 전자가 모든 메모리 셀에 전달되었는지를 검증하기 시작하는 시간인 t4에서, 전자 방전 신호 EES2의 전압이 5V로 유지된다는 것외에는 제 1단계의 방전 전자가 전달되었는지를 검증하는 것과 유사하게, 전압이 각 회로로부터 출력된다. 이때의 메모리 셀의 소스 전압은 도 8에서의 교차점(d)으로부터 유도된다. 한편, 전압 발생 회로(9)로부터의 검증 전압(Vver) 3출력은 제 1단계에서의 방전 전자 처리의 검증 전압보다 낮은 3V이다.
검증이 종료되는 시간인 t5에서, 각 회로의 전압은 시간 t1이전의 전압과 유사하게 된다. 방전 전자가 모든 메모리 셀에 전달될 때 동작은 종료되며, 모든 메모리 셀에 전달되지 않았을 때는 시간 t3로부터의 처리가 반복된다.
도시된 실시예에서, 두 종류의 부하이 소스 전압 제어 회로에 제공되므로, 시간 t1내지 t2동안의 메모리 셀의 소스 전압은 제 1 부하 특성에 기초하여 결정된다. 이때, 소스 전압은 도 8의 영역 a 내지 b로 도시하였다. 한편, 기간 t3내지 t4동안의 메모리 셀의 소스 전압은 제 2 부하 특성에 기초하여 결정된다. 이때, 소스 전압은 도 8의 영역 c 내지 d로 도시하였다. 따라서, 기간 t1내지 t2동안의 메모리 셀의 각각의 소스를 흐르는 전류는 기간 t3내지 t4동안의 전류보다 더 작다. 이와같이, 시작 단의방전 전자 처리에서, 터널막에 인가된 전계는 터널막의 약화를 제한하기 위해 더욱 낮아진다.
도시된 실시예에서 두 종류의 부하 특성이 제공되어 있지만, 더 많은 부하 특성이 유사한 원리로 제공될 수도 있다. 예를 들어, 4종류의 부하 특성이 제공될 때, 4개의 p-채널 MOS 트랜지스터들은 병렬 접속된다. 이와같이, 메모리 셀의 소스에 인가된 전압은 더욱 정확히 설정될 수 있다.
한편, p-채널 MOS 트랜지스터(MP1, MP2)의 각각의 크기는 규정되지 않는다. 두 p-채널 MOS 트랜지스터들은 동일하거나 다를 수 있다. 소스 전압 제어 회로(10)의 두 부하 특성들 사이의 관계는 트랜지스터들의 크기를 조정함으로써 조정될 수 있다. 이로써, 메모리 셀의 소스에 인가될 전압은 조정될 수 있다.
다음, 본 발명에 따른 제 2 실시예의 비휘발성 반도체 메모리 장치에 대해 설명한다. 제 2 실시예에서, 소스 전압 제어 회로이외의 구성은 제 1 실시예와 동일하다. 따라서, 공통 소자에 대한 설명은 본 발명의 이해를 돕기 위해 설명을 위해 생략한다. 도 10은 본 발명에 따른 제 2 실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로를 도시하는 회로도이다. 제 2 실시예의 소스 전압 제어 회로(10a)에서, NOT 회로(41a) 및 NAND 회로(42a)가 제공된다. NOT 회로(41a)의 입력 단자는 전자 방전 신호 EES2가 입력되는 단자에 접속된다. NAND 회로(42a)의 입력 단자는 전자 방전 신호 EES가 입력될 단자 및 NOT 회로(41a)의 출력 단자에 접속된다. 그후, 레벨 시프터 회로(11a)의 입력 단자(30a)는 NAND 회로(42a)의 출력 단자에 접속된다. 또한, 레벨 시프터 회로(11a)의 입력 단자(30a)는 전자 방전 신호 EES가 입력될 단자에 접속된다.
p-채널 MOS 트랜지스터(MP24)의 게이트는 레벨 시프터 회로(11a)의 제 1 출력 단자(37a)에 접속된다. 한편, p-채널 MOS 트랜지스터(MP21)의 게이트는 레벨 시프터 회로(11b)의 제 2 출력 단자(36b)에 접속된다. 그후, 전원 전압(Vpp)이 p-채널 MOS 트랜지스터(MP21)의 소스에 인가된다. 또, p-채널 MOS 트랜지스터(MP22)의 소스는 p-채널 MOS 트랜지스터(MP21)의 드레인에 접속된다. p-채널 MOS 트랜지스터(MP22)의 게이트 및 드레인은 상호 접속된다. p-채널 MOS 트랜지스터(MP23)의 소스는 p-채널 MOS 트랜지스터(MP22)의 드레인에 접속된다. n-채널 MOS 트랜지스터(MN21)의 드레인은 p-채널 MOS 트랜지스터(MP23)의 게이트 및 드레인에 접속된다. n-채널 MOS 트랜지스터(MN21)의 소스는 접지된다. 또한, n-채널 MOS 트랜지스터(MN21)의 게이트는 NAND 회로(42a)의 출력 단자에 접속된다.
NAND 회로(42b)의 입력 단자는 전자 방전 신호 EES 가 입력되는 단자 및 전자 방전 신호 EES2가 입력되는 단자에 접속된다. 그후, NOT 회로(41b)의 입력 단자는 NAND 회로(42b)의 출력 단자에 접속된다. n-채널 MOS 트랜지스터(MN22)의 게이트는 NOT 회로(41b)의 출력 단자에 접속된다. 그후, n-채널 MOS 트랜지스터(MN22)의 소스는 접지된다. 또한, p-채널 MOS 트랜지스터(MP25)의 게이트는 p-채널 MOS 트랜지스터(MP24)의 드레인, p-채널 MOS 트랜지스터(MP22)의 드레인, p-채널 MOS 트랜지스터(MP23)의 웰, 및 n-채널 MOS 트랜지스터(MN22)의 드레인에 접속된다. 전원 전압 Vpp는 p-채널 MOS 트랜지스터(MP24)의 소스에 인가된다.
또한, NOT 회로(41c)의 입력 단자는 전자 방전 신호 EES가 입력된 단자에 접속된다. 그후, n-채널 MOS 트랜지스터(43)의 게이트는 NOT 회로(41c)의 출력 단자에 접속된다. n-채널 MOS 트랜지스터(43)의 소스는 접지된다. 한편, n-채널 MOS 트랜지스터(43)의 드레인 및 p-채널 MOS 트랜지스터의 드레인은 제어 전압(Vsc)이 출력되는 단자에 접속된다.
상술된 바와 같이 구성된 소스 전압 제어 회로(10a)에서, 두 종류의 부하 특성이 제공된다. 한편, p-채널 MOS 트랜지스터(MP25)의 게이트에 인가될 전압은 레벨 시프터 회로(11a, 11b)에 의해 제어된다. 이와같이, 도시된 실시예에서의 레벨 시프터 회로(11a, 11b)는 게이트 전압 제어 회로로서 기능한다.
다음, 첨부된 타이밍 챠트에 관련하여, 도시된 실시예의 소스 전압 제어 회로의 동작에 대한 설명이 제공된다. 도 11은 본 발명에 따른 제 2 실시예의 비휘발성 반도체 메모리 장치의 동작을 나타내는 타이밍도이다. 검증 신호 EEVS, 기대된 값 데이터(ED), 셀 판독 데이터(SD), 비교 결과 신호(COMP), 내부 어드레스(Iad), 및 검증 전압(Vver)은 각각 제 1 실시예와 유사하므로 그 설명은 생략한다. 먼저, 제 1단계의 방전 전자 처리이 시작되는 시간인 t1에서, p-채널 MOS 트랜지스터(MP21)의 게이트 전압(VPG21)은 5V이다. 한편, p-채널 MOS 트랜지스터(MP24)의 게이트 전압(VPG24), n-채널 MOS 트랜지스터(MN21)의 게이트 전압(VNG21), n-채널 MOS 트랜지스터(MN22)의 게이트 전압(VNG22)은 각각 0V이다. 또한, p-채널 MOS 트랜지스터(MP25)의 게이트 전압(VPG25)은 5V이다.
시간 t1에서, 5V인 전자 방전 신호 ESS는 동작 제어 회로(6)로부터 출력된다. 그후, p-채널 MOS 트랜지스터(MP21) 및 n-채널 MOS 트랜지스터(MN21)는 온되며, p-채널 MOS 트랜지스터(MP24) 및 n-채널 MOS 트랜지스터(MN22)는 오프된다. 이때, p-채널 MOS 트랜지스터(MP21, MP22, MP23) 및 n-채널 MOS 트랜지스터(MN21)로 결정된 제 1 전압(Vpp/2)은 p-채널 MOS 트랜지스터(MP25)의 게이트에 공급된다. 전원 전압이 12V일 때, 6V인 전압이 공급된다. 그후, 소스 전압 제어 회로(10a)의 부하 특성은 도 8에 도시된 제 1 부하 특성과 동일하게 된다. 또한, 제어 전압(Vsc)으로서의 전압(Vpp)은 소스 전압 제어 회로(10a)로부터 출력된다. 이때, 메모리 셀의 소스 전압은 제 1 부하 특성을 나타내는 곡선과 메모리 셀의 소스 전류 특성을 나타내는 곡선의 교차점(a)으로부터 유도된다.
다음, 제 1단계의 방전 전자가 모든 메모리 셀에 전달되었는지를 검증 개시하는 시간 t2에서, 전자 방전 신호 EES의 출력은 종료된다. 그후, 각각의 트랜지스터들의 게이트 전압은 시간 t1이전의 전압과 유사하게 된다. 이때의 메모리 셀의 소스 전압은 도 8의 교차점(b)에 기초하여 결정된다. 이후, 제 1단계에서의 방전 전자는 모든 메모리 셀들내에 전달된다. 방전 전자가 모든 메모리 셀내에 전달된 것이 아니라면, 시간 t1으로부터의 처리가 반복된다.
제 2단계에서 전자 방전을 개시하는 시간 t3에서, 5V인 전자 방전 신호 EES 및 EES2는 동작 제어 회로(6)로부터 출력된다. 그후, n-채널 MOS 트랜지스터(MN22)만이 온된다. 이때, OV인 전압이 p-채널 MOS 트랜지스터(MP25)의 게이트에 인가된다. 그후, 소스 제어 전압 회로(10a)의 부하 특성은 도 8에 도시된 제 2 부하 특성과 동일하게 된다. 또한, 제어 전압(Vsc)으로서 전압(Vpp)이 소스 제어 전압 회로(10a)로부터 출력된다. 이때, 메모리 셀의 소스 전압은 제 2 부하 특성을 나타내는 곡선과 메모리 셀의 소스 전류 특성을 나타내는 곡선의 교차점(c)으로부터 유도된다.
다음, 제 2단계의 방전 전자가 모든 메모리 셀들내에 전달되었는지를 검증하기 시작하는 시간 t4에서, 제 1단계의 방전 전자가 모든 메모리 셀내에 전달되었는지를 검증할 때의 전압과 유사한 전압이 각각의 회로로부터 출력된다. 메모리 셀의 소스 전압은 도 8의 교차점(d)로부터 유도된다.
그후, 검증을 종료하는 시간 t5에서, 각각의 회로로부터의 전압 출력은 시간 t1이전의 전압과 유사하다. 제 2단계의 방전 전자가 모든 메모리 셀내에 전달될 때, 동작이 종료된다. 제 2단계의 방전 전자가 모든 메모리 셀내에 전달된 것은 아닐때, 시간 t3로부터의 처리가 반복된다. 도시된 실시예에서, 제 1 실시예와 유사하게 두 종류의 부하 특성이 소스 전압 제어 회로(10a)에 제공된다. t1내지 t2의 기간동안, 메모리 셀의 소스 전압은 제 1 부하 특성으로부터 유도된다. 한편, t3내지 t4동안, 메모리 셀의 소스 전압은 제 2 부하 특성으로부터 유도된다. 따라서, t1내지 t2동안 메모리 셀의 소스를 흐르는 전류는 t3내지 t4동안 메모리 셀의 소스를 흐르는 전류보다 작아진다. 이와같이, 초기 단계의 전자 방전에 적용된 터널막에 인가될 전계는 터널막의 약화를 제한하도록 약화될 수 있다.
도시된 실시예에서, 두 종류의 전압은 p-채널 MOS 트랜지스터(MP25)의 게이트에 인가되고, 두 종류의 부하 특성은 소스 전압 제어 회로(10a)에 제공된다. 그러나, 유사한 이론에서, 더욱 많은 종류의 공급 전압을 제공하고 소스 전압 제어 회로(10a)에 대해 더욱 많은 부하를 제공할 수 있다. 이와같이, 메모리 셀의 소스에 인가된 전압들은 더욱 정확히 설정될 수 있다.
다음, 본 발명에 따른 제 3실시예의 비휘발성 반도체 메모리 장치가 설명될 것이다. 제 3 실시예에서, 소스 전압 제어 회로이외의 구성은 제 1 실시예와 동일하다. 따라서, 공통 소자에 대한 설명은 본 발명의 이해를 더욱 도모하기에 충분한 간략한 설명을 위해 생략될 것이다. 도 12는 본 발명에 따른 제 3 실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로를 도시하는 회로도이다. 제 3 실시예의 소스 전압 제어 회로(10b)에서, NOT 회로(51a)의 입력 단자는 전자 방전 신호 EES가 입력되는 단자에 접속되고, NOT 회로(51b)의 입력 단자는 전자 방전 신호 EES2가 입력된 단자에 접속된다. 또한, NAND 회로(52a)의 입력 단자들은 NOT 회로(51a, 51b)의 출력 단자에 각각 접속된다. 레벨 시프터 회로(11a)의 입력 단자(30a)는 전자 방전 신호 EES가 입력되는 단자에 접속되고, 레벨 시프터 회로(11b)의 입력 단자(30b)는 전자 방전 신호 EES2가 입력되는 단자에 접속된다. 또한, 레벨 시프터 회로(11c)의 입력 단자(30c)는 NAND 회로(52a)의 출력 단자에 접속된다. 레벨 시프터 회로(11c)는 레벨 시프터 회로(11a, 11b)의 구성과 유사하다.
n-채널 MOS 트랜지스터(MN31)의 게이트 및 NOT 회로(51c)의 입력은 레벨 시프터 회로(11a)의 제 1 출력 단자(37a)에 접속된다. 한편, n-채널 MOS 트랜지스터(MN32)의 게이트 및 NOT 회로(51d)의 입력 단자는 레벨 쉬프터 회로(11b)의 제 1 출력 단자(37b)에 접속된다. 또, p-채널 MOS 트랜지스터(MP31)의 게이트는 레벨 시프터 회로(11c)의 제 1 출력 단자(37c)에 접속된다. 전원 전압(Vpp)이 p-채널 MOS 트랜지스터(MP31)의 소스에 인가된다. p-채널 MOS 트랜지스터(MP31)의 드레인은 저항 소자(55)에 접속된다. n-채널 MOS 트랜지스터(MN3l)의 소스는 저항 소자(55)의 중간 위치에 접속된다. n-채널 MOS 트랜지스터(MN32)의 소스 및 저항 소자(55)는 공통 접지된다.
NAND 회로(52b)의 입력 단자는 NOT 회로(51c, 51d)의 각각의 출력 단자에 접속된다. p-채널 MOS 트랜지스터(MP32)의 게이트는 NAND 회로(52b)의 출력 단자에 접속된다. 전원 전압 Vpp는 p-채널 MOS 트랜지스터(MP32)의 소스에 인가된다. 그후, p-채널 MOS 트랜지스터(MP33)의 게이트는 n-채널 MOS 트랜지스터(MN31)의 드레인, p-채널 MOS 트랜지스터(MP32)의 드레인, 및 n-채널 MOS 트랜지스터(MN32)의 드레인에 접속된다. 전원 전압(Vpp)는 p-채널 MOS 트랜지스터(MP33)의 소스에 인가된다.
한편, n-채널 MOS 트랜지스터(53)의 게이트는 NAND 회로(52a)의 출력 단자에 접속된다. n-채널 MOS 트랜지스터(53)의 소스는 접지된다. 한편, n-채널 MOS 트랜지스터(53)의 드레인 및 p-채널 MOS 트랜지스터(MP33)의 드레인은 제어 전압(Vsc)이 출력되는 단자에 접속된다.
상술된 바와 같이 구성된 소스 전압 제어 회로(10b)에서, 두 종류의 부하 특성이 제공된다. 한편, p-채널 MOS 트랜지스터(MP33)의 게이트에 인가될 전압은 레벨 시프터 회로(11a, 11b, 11c)에 의해 제어된다. 이와같이, 도시된 실시예에서의 레벨 시프터 회로(11a, 11b, 11c)는 게이트 전압 제어 회로로서 기능한다.
다음, 첨부된 타이밍 챠트에 관련하여, 도시된 실시예의 소스 전압 제어 회로의 동작에 대한 설명이 제공된다. 도 13은 본 발명에 따른 제 3 실시예의 비휘발성 반도체 메모리 장치의 동작을 나타내는 타이밍도이다. 검증 신호 EEVS, 기대된 값 데이터(ED), 셀 판독 데이터(SD), 비교 결과 신호(COMP), 내부 어드레스(Iad), 및 검증 전압(Vver)은 각각 제 1 실시예와 유사하므로 그에 대한 설명은 생략한다. 먼저, 제 1단계의 방전 전자 처리이 시작되는 시간인 t1에서, p-채널 MOS 트랜지스터(MP31)의 게이트 전압 VPG31은 5V이다. 한편, p-채널 MOS 트랜지스터(MP32)의 게이트 전압 VPG32, n-채널 MOS 트랜지스터(MN31)의 게이트 전압 VNG31, n-채널 MOS 트랜지스터(MN32)의 게이트 전압(VNG32)은 각각 0V이다. 또한, p-채널 MOS 트랜지스터(MP33)의 게이트 전압이(VPG33)은 55이다.
시간 t1에서, 5V인 전자 방전 신호 ESS는 동작 제어 회로(6)로부터 출력된다. 그후, p-채널 MOS 트랜지스터(MP31) 및 n-채널 MOS 트랜지스터(MN31)는 온된다. 이때, n-채널 MOS 트랜지스터(MN31)의 소스에 접속된 저항 소자(55)에서의 접합점에 의해 결정되어 공급되는 제 1 전압은 p-채널 MOS 트랜지스터(MP33)의 게이트에 공급된다. 만일, 전원 전압(Vpp)이 12V이고 접합점의 양측의 저항비가 1:1이라면, 6V인 전압이 p-채널 MOS 트랜지스터(MP33)의 게이트에 인가된다. 이때, 소스 전압 제어 회로(10b)의 부하 특성은 도 8에 도시된 제 1 부하 특성과 동일하게 된다. 또한, 제어 전압(Vsc)으로서의 전압(Vpp)은 소스 전압 제어 회로(10b)로부터 출력된다. 이때, 메모리 셀의 소스 전압은 제 1 부하 특성을 나타내는 곡선과 메모리 셀의 소스 전류 특성을 나타내는 곡선의 교차점(a)으로부터 유도된다.
다음, 제 1단계의 방전 전자가 모든 메모리 셀에 전달되었는지를 검증 개시하는 시간 t2에서, 전자 방전 신호 EES의 출력은 종료된다. 그후, 각각의 트랜지스터들의 게이트 전압은 시간 t1이전의 전압과 유사하게 된다. 이때의 메모리 셀의 소스 전압은 도 8의 교차점(b)에 기초하여 결정된다. 이후, 제 1단계에서의 방전 전자는 모든 메모리 셀들내에 전달된다. 방전 전자가 모든 메모리 셀내에 전달된 것이 아니라면, 시간 t1으로부터의 처리가 반복된다.
제 2단계에서 전자 방전을 개시하는 시간 t3에서, 5V인 전자 방전 신호 EES2는 동작 제어 회로(6)로부터 출력된다. 그후, p-채널 MOS 트랜지스터(MP31) 및 n-채널 MOS 트랜지스터(MN32)만이 온된다. 이때, OV인 전압이 p-채널 MOS 트랜지스터(MP33)의 게이트에 인가된다. 그후, 소스 제어 전압 회로(10b)의 부하 특성은 도 8에 도시된 제 2 부하 특성과 동일하게 된다. 또한, 제어 전압(Vsc)으로서 전압(Vpp)이 소스 제어 전압 회로(10b)로부터 출력된다. 이때, 메모리 셀의 소스 전압은 제 2 부하 특성을 나타내는 곡선과 메모리 셀의 소스 전류 특성을 나타내는 곡선의 교차점(c)으로부터 유도된다.
다음, 제 2단계의 방전 전자가 모든 메모리 셀들내에 전달되었는지를 검증하기 시작하는 시간 t4에서, 시간 t1이전의 전압과 유사한 전압이 각각의 회로로부터 출력된다. 이때, 메모리 셀의 소스 전압은 도 8의 교차점(d)로부터 유도된다.
그후, 검증을 종료하는 시간 t5에서, 각각의 회로로부터의 전압 출력은 시간 t1이전의 전압과 동일하다. 제 2단계의 방전 전자가 모든 메모리 셀내에 전달될 때, 동작이 종료된다. 제 2단계의 방전 전자가 모든 메모리 셀내에 전달되지 않았을 때, 시간 t3로부터의 처리가 반복된다·
도시된 실시예에서, 제 1 실시예와 유사하게 두 종류의 부하 특성이 소스 전압 제어 회로(10b)에 제공된다. t1내지 t2의 기간동안, 제 1 부하 특성에 기초하여 결정된 전압은 메모리 셀의 소스에 인가된다. 한편, t3내지 t4동안, 제 2 부하 특성에 의해 결정된 전압은 메모리 셀의 소스에 인가된다. 따라서, t1내지 t2동안 메모리 셀의 소스를 흐르는 전류는 t3내지 t4동안 메모리 셀의 소스를 흐르는 전류보다 작아진다. 이와같이, 시작 단계의 전자 방전에 적용된 터널막에 인가될 전계는 터널막의 약화를 제한하도록 약화될 수 있다.
도시된 실시예에서, 두 종류의 전압은 p-채널 MOS 트랜지스터(MP33)의 게이트에 인가되고, 두 종류의 부하 특성은 소스 전압 제어 회로(10b)에 제공된다. 그러나, 이론적으로, 더욱 많은 종류의 공급 전압을 제공하고 소스 전압 제어 회로(10b)에 대해 더욱 많은 부하를 제공할 수도 있다. 이와같이, 메모리 셀의 소스에 인가된 전압들은 더욱 정확히 설정될 수 있다.
다음, 본 발명에 따른 제 4실시예의 비휘발성 반도체 메모리 장치에 대해 설명한다. 도 14는 본 발명에 따른 제 4실시예의 비휘발성 반도체 메모리 장치를 도시한 블록도이다. 도 14에서, 도 5에서와 동일한 요소들은 동일한 도면 부호를 사용하고 그 상세한 설명은 생략한다. 도시된 실시예에서, 검증을 위한 전압만을 발생하는 전압 발생 장치(9)대신에, 전압 제어 회로(13)는 검증을 위한 전압을 발생할 뿐만아니라 메모리 셀 어레이(1)에서의 메모리 셀들의 제어 게이트에 네가티브 전압을 인가할 수 있다. 그후, 동작 제어 회로(6)대신의 동작 제어 회로(6a)와 소스 전압 제어 회로(10)를 접속하는 두 와이어링 라인은 분기되어 전압 제어 회로(13)에 접속된다.
상술된 대로 구성된 비휘발성 반도체 메모리 장치에 있어서, 제 1단계의 방전 전자 처리에 있어서, 전자 방전 신호 EES는 동작 제어 회로(6a)로부터 소스 전압 제어 회로(10) 및 전압 제어 회로(13)에 출력된다. 그후, 메모리 셀의 제어 게이트에 인가된 제어 전압(VCGC)은 전압 제어 회로(13)내의 전자 방전 신호 EES에 따라 발생되어 행 디코더(2)에 출력된다. 제어 전압(VCGC)은 네가티브 전압이다.
제 2단계의 방전 전자 처리에서, 전자 방전 신호 EES2는 동작 제어 회로(6a)로부터 소스 전압 제어 회로(10) 및 전압 제어 회로(13)에 출력된다. 그후, 제 1단계와 유사하게, 제어 전압(VCGC)은 전압 제어 회로(13)내의 전자 방전 신호 EES2에 기초하여 발생되어 행 디코더(2)에 출력된다.
도시된 실시예에서, 방전 전자 처리의 시작 단에서 소스 전압은 터널막의 약화를 제한하기 위해 낮춰질 수 있다.
제 1실시예의 비휘발성 반도체 메모리 장치에 대한 방전 전자 처리시에 네가티브 전압을 메모리 셀의 제어 게이트에 인가하는 구조가 응용되는 것에 대해 설명되어 왔다. 이 구조는 제 2 및 제 3 실시예에 적용가능하다. 즉, 소스 전압 제어 회로(10)를 소스 전압 제어 회로(10a, 10b)로 대체가능하다.
다음, 본 발명에 따른 제 5실시예의 비휘발성 반도체 메모리 장치에 대해 설명한다. 도 15는 본 발명에 따른 제 5실시예의 비휘발성 반도체 메모리 장치의 블록도이다. 도 15에서, 도 5와 동일한 요소는 동일한 도면 부호를 사용하며, 그 상세한 설명은 생략한다. 도시된 실시예에서, 동작 제어 회로(6)에 대체되는 동작 제어 회로(6b)와 소스 전압 제어 회로(12)는 단일의 배선 라인으로 접속된다. 도시된 실시예에서, 전자 방전 신호 EES만이 동작 제어 회로(6b)로부터 소스 전압 제어 회로(12)에 출력된다.
도 16은 본 발명에 따른 제 5실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로를 도시한 회로도이다. 소스 전압 제어 회로(12)에서, NOT 회로(61)의 입력 단자는 전자 방전 신호 EES가 입력된 단자에 접속된다. p-채널 MOS 트랜지스터(MP1)의 게이트는 NOT 회로(61)의 출력 단자에 접속된다. 전원 전압 Vpp는 p-채널 MOS 트랜지스터(MP51)의 소스에 공급된다. p-채널 MOS 트랜지스터(MP52)의 소스는 p-채널 MOS 트랜지스터(MP51)의 드레인에 접속된다.
p-채널 MOS 트랜지스터(MP53)의 드레인 및게이트는 p-채널 MOS 트랜지스터(MP52)의 게이트 및 저항 소자(62)의 한 단자에 접속된다. 저항 소자(62)의 또다른 한 단자는 접지된다. 전원 전압(Vpp)은 p-채널 MOS 트랜지스터(MP53)의 소스에 공급된다.
n-채널 MOS 트랜지스터(MN51)의 게이트는 NOT 회로(61)의 출력 단자에 접속된다. n-채널 MOS 트랜지스터(MN51)의 소스는 접지된다. 그후, n-채널 MOS 트랜지스터(MN51)의 소스는 접지된다. 그후, n-채널 MOS 트랜지스터(MN51)의 드레인 및 p-채널 MOS 트랜지스터(MP52)의 드레인은 제어 전압(Vsc)이 출력되는 단자에 접속된다.
도시된 실시예에서, p-채널 MOS 트랜지스터(MP53) 및 저항 소자(62)에 의해 결정된 전압은 p-채널 MOS 트랜지스터(MP52)의 게이트에 인가된다. 상기 전압은 접지 전위와 전원 전압(Vpp)사이의 전압이다. p-채널 MOS 트랜지스터(MP52)의 게이트 전압은 p-채널 MOS 트랜지스터(MP53) 및 저항 소자(62)에 의해 제어된다. 이와같이, p-채널 MOS 트랜지스터(MP53) 및 저항 소자(62)는 게이트 전압 제어 회로로서 기능한다.
도 17은 제 5 실시예에 제공된 소스 전압 제어 회로의 부하 특성을 도시한 그래프로서, 가로축은 메모리 셀의 소스에 대한 전압 출력을, 세로축은 소스에 대한 전류 출력을 나타낸다. 도 17에서, 실선은 소스 전압 제어 회로(12)의 부하 특성을 나타내고 점선은 메모리 셀의 소스 전류 특성을 나타낸다. 도시된 실시예에서, 특정의 값보다 동일하거나 낮은 영역에서, 부하 특성의 전류값은 항상 낮고 일정하다. 소스 전류 특성은 실질적으로 앞서 말한 영역에서 하락한다. 따라서, 메모리 셀의 터널막에 인가될 전계는 터널막의 약화를 제한한다.
한편, 도시된 실시예에서, 임의의 공핍형 n-채널 MOS 트랜지스터를 제공하지 않은채, 방전 전자 처리의 시작 단계에서의 소스 전류와 후기 단계에서의 소스 전류는 실질적으로 동일하다. 그러므로, 비휘발성 반도체 메모리 장치의 제조에 있어서, 종래 기술에서 요구된 다수의 처리 단계가 불필요해 진다.
다음, 본 발명에 따른 제 6실시예의 비휘발성 반도체 메모리 장치가 설명될 것이다. 제 6 실시예에서, 소스 전압 제어 회로이의의 구조는 제 5 실시예의 구조와 동일하다. 이들 소자들의 설명은 설명의 간략화를 위해 생략한다. 도 18은 본 발명에 따른 제 6실시예의 비휘발성 반도체 메모리 장치에 제공된 소스 전압 제어 회로를 도시하는 회로도이다. 도 18에서, 도 16와 동일 성분은 동일 도면부호를 사용하고 그 설명은 생략한다. 제 6실시예에 제공된 소스 전압 제어 회로(12a)에서, 증대형 n-채널 MOS 트랜지스터(MN61)의 드레인 및 게이트는 p-채널 MOS 트랜지스터(MP51)의 드레인 및 p-채널 MOS 트랜지스터(MP52)의 드레인에 접속된다.
도 19는 제 6 실시예의 소스 전압 제어 회로의 부하 특성을 나타내는 그래프로서, 가로축은 메모리 셀의 소스에 대한 전압 출력을, 세로측은 소스에 대한 전류 출력을 나타낸다. 도 19에서, 실선은 소스 전압 제어 회로(12a)의 부하 특성을 나타내고 점선은 메모리 셀의 소스 전류 특성을 나타내며, 일점 쇄선은 n-채널 MOS 트랜지스터(MN61)의 부하 특성을 나타낸다. 도시된 실시예에서의 소스 전압 제어 회로(12a)의 부하 특성은 제 5실시예에 제공된 소스 전압 제어 회로의 부하 특성과 n-채널 MOS 트랜지스터(MN61)의 부하 특성을 조합하여 표현한 것이다. n-채널 MOS 트랜지스터(MN61)의 부하 특성은 전압이 낮은 영역에서는 소스 전압 제어 회로(12a)의 부하 특성에 영향을 주는 반면에, 전압이 높은 영역에서는 영향을 주지 않는다. 한편, 메모리 셀의 소스 전류 특성은 비교적 높은 전압 영역에서 존재한다. 그러므로, 메모리 셀의 소스 전류 특성은 n-채널 MOS 트랜지스터(MN61)에 의해 영향받지 않으며, 제 5 실시예와 유사하게, 방전 전자 처리의 시작 단에서 메모리 셀의 소스를 통해 흐르는 전류는 억제된다. 또, 방전 전자 신호 EES의 출력으로부터 전자 방전의 개시까지의 기간이 단축된다.
도시된 실시예에서, 메모리 셀의 터널막에 인가될 전계는 터널막의 약화를 제한하도록 약화될 수 있다. 제 5 실시예에 비해, 전자 방전의 개시까지의 기간이 단축될 수 있다.
다음, 본 발명에 따른 제 7 실시예의 비휘발성 반도체 메모리 장치에 대해 설명한다. 도 20은 본 발명에 따른 제 7 실시예의 비휘발성 반도체 메모리 장치를 도시한 블록도이다. 도 20에서, 도15와 동일한 성분은 동일 도면부호를 사용하고 상세한 설명은 생략한다. 도시된 실시예에서, 검증을 위한 전압만을 발생하는 전압 발생 회로(9)대신에, 전압 제어 회로(13)가 제공되어, 검증을 위한 전압을 발생한 뿐만아니라, 방전 전자 처리에서 메모리 셀의 제어 게이트에 네가티브 전압을 인가 할 수 있다.
상기 설명된 대로 구성된 비휘발성 반도체 메모리 장치에서, 방전 전자 처리에서, 전자 방전 신호 EES는 동작 제어 회로(6a)대신의 동작 제어 회로(6c)로부터 소스 전압 제어 회로(12) 및 소스 전압 제어 회로(13)에 출력된다. 그후, 메모리 셀의 제어 게이트에 인가될 제어 전압(VCGC)은 행 디코더(2)에 출력되도록 전압 제어 회로(13)내의 전자 방전 신호 EES에 기초하여 발생된다. 제어 전압(VCGC)은 네가티브 전압이다.
도시된 실시예에서, 방전 전자 처리의 초기 단계에서의 소스 전압은 터널막의 약화를 제한하도록 낮춰질 수 있다.
제 5 실시예의 비휘발성 반도체 메모리 장치에 대해 전자를 방전하자마자 메모리 셀의 제어 게이트에 네가티브 전압을 인가하기위해 구성의 응용에 대해 설명이 이루어 졌는데, 제 6 실시예에도 응용가능하다. 즉, 소스 전압 제어 회로(12)는 소스 전압 제어 회로(12a)로 대체될 수 있다.
본 발명이 실시예로 설명되었을지라도, 당업자들은 여러 변형, 생략, 및 부가가 본 발명의 정신 및 범위를 벗어나지 않은채 이루어질 수 있음은 당연하다. 그러므로, 본 발명은 설정된 구체적인 예에 한정된 것이 아니라, 청구 범위에 나타낸 특징 구성과 관련하여 그 범위를 구체화할 수 있는 모든 가능한 실시예를 포함한다.

Claims (17)

  1. 비휘발성 반도체 메모리 장치에 있어서,
    제어 게이트, 플로우팅 게이트, 상기 제어 게이트와 플로우팅 게이트 사이를 절연하는 절연막, 소스 및, 상기 플로우팅 게이트와 소스 사이를 절연하는 터널막을 포함하는 메모리 셀 및,
    상기 소스에 접속된 소스 전압 제어 회로를 포함하며;
    상기 메모리 셀내의 데이터는 상기 플로우팅 게이트에 전자를 충전함으로써 저장되고, 상기 플로우팅 게이트내에 충전된 전자를 방전함으로써 상기 메모리 셀로부터 데이터를 소거하며,
    상기 소스 전압 제어 회로는 다수의 부하 특성을 가지며, 상기 플로우팅 게이트내의 충전된 전자가 방전될 때, 상기 소스의 전압을 제어하기 위해 상기 다수의 부하 특성으로부터 특정의 부하 특성을 선택하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 소스 전압 제어 회로는,
    전원에 접속된 소스, 상기 메모리 셀의 소스에 접속된 드레인 및 게이트를 가진 다수의 p-채널 MOS 트랜지스터 및,
    상기 p-채널 MOS 트랜지스터의 상기 게이트에 접속되어 상기 게이트의 전압을 제어하는 게이트 제어 회로를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 소스 전압 제어 회로는,
    전원에 접속된 소스, 상기 메모리 셀의 소스에 접속된 드레인 및 게이트를 가진 p-채널 MOS 트랜지스터 및,
    상기 p-채널 MOS 트랜지스터의 게이트에 접속되어 상기 게이트의 전압을 제어하는 게이트 제어 회로를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 메모리 셀의 제어 게이트에 제어된 전압을 공급하는 전압 제어 회로를 부가로 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 4항에 있어서, 상기 메모리 셀의 제어 게이트에 공급될 전압은 네가티브 전압인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 비휘발성 반도체 메모리 장치에 있어서,
    제어 게이트, 플로우팅 게이트, 상기 제어 게이트와 플로우팅 게이트 사이를 절연하는 절연막, 소스 및, 상기 플로우팅 게이트와 소스 사이를 절연하는 터널막을 포함하는 메모리 셀 및,
    상기 소스에 접속된 소스 전압 제어 회로를 포함하며;
    상기 메모리 셀내의 데이터는 상기 플로우팅 게이트에 전자를 충전함으로써 저장되고, 상기 플로우팅 게이트내의 충전된 전자를 방전함으로써 상기 메모리 셀로부터 데이터를 소거하며,
    상기 소스 전압 제어 회로는 상기 플로우팅 게이트내의 충전된 전자가 방전될 때, 공핍형 n-채널 MOS 트랜지스터 없이 상기 소스의 전압을 제어하며, 상기 메모리 셀로부터 데이터를 소거하는 초기 단계에서 상기 소스를 통해 흐르는 전류는 상기 메모리 셀로부터 데이터를 소거하는 후기 단계에서 상기 소스를 통해 흐르는 전류와 실질적으로 동일한 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 소스 전압 제어 회로는 다수의 p-채널 MOS 트랜지스터를 갖는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 다수의 p-채널 MOS 트랜지스터중 하나의 트랜지스터는 게이트를 가진 제 1 p-채널 MOS 트랜지스터이며, 상기 메모리 셀의 플로우팅 게이트내에 충전된 전자가 방전되었는지 아닌지를 나타내는 신호가 상기 제 1 p-채널 MOS 트랜지스터에 입력되며,
    상기 다수의 p-채널 MOS 트랜지스터중의 다른 하나의 트랜지스터는 상기 제 1 p-채널 MOS 트랜지스터에 직렬 접속되고 게이트를 가진 제 2 p-채널 MOS 트랜지스터 이며,
    상기 소스 전압 제어 회로는 상기 제 2 p-채널 MOS 트랜지스터의 상기 게이트에 전원 전압과 접지 전위 사이의 전압을 인가하는 게이트 제어 회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 제 1 p-채널 MOS 트랜지스터는 전원에 접속된 소스 및 드레인을 가지며,
    상기 제 2 p-채널 MOS 트랜지스터는 상기 제 1 p-채널 MOS 트랜지스터의 상기 드레인에 접속된 소스 및 상기 메모리 셀의 소스에 접속된 드레인을 가지며,
    상기 게이트 전압 제어 회로는 상기 제 2 p-채널 MOS 트랜지스터의 상기 게이트에 접속된 소스, 드레인 및 전원에 접속된 소스를 가진 제 3 p-채널 MOS 트랜지스터 및; 상기 제 3 p-채널 MOS 트랜지스터의 드레인에 접속된 하나의 단자 및 상기 접지에 접속된 다른 단자를 가진 저항 소자를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 소스 전압 제어 회로는 상기 제 2 p-채널 MOS 트랜지스터의 상기 드레인에 접속된 소스와, 상기 제 2 p-채널 MOS 트랜지스터의 소스에 접속된 드레인 및 게이트를 가진 증대형 n-채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제 6항에 있어서, 상기 메모리 셀의 제어 게이트에 제어된 전압을 공급하는 전압 제어 회로를 부가로 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제 11항에 있어서, 상기 메모리 셀의 제어 게이트에 공급될 상기 전압은 네가티브 전압인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 비휘발성 반도체 메모리 장치에 있어서,
    제어 게이트, 플로우팅 게이트, 상기 제어 게이트와 플로우팅 게이트 사이를 절연하는 절연막, 소스 및, 상기 플로우팅 게이트와 소스 사이를 절연하는 터널막을 포함하는 메모리 셀 및,
    상기 소스에 접속된 소스 전압 제어 회로를 포함하며;
    상기 메모리 셀내의 데이터는 상기 플로우팅 게이트에서 전자를 충전함으로써 저장되고, 상기 플로우팅 게이트내의 충전된 전자를 방전함으로써 상기 메모리 셀로부터 데이터를 소거하며,
    상기 소스 전압 제어 회로는,
    상기 메모리 셀의 플로우팅 게이트내에 충전된 전자가 방전되었는지 아닌지를 나타내는 신호가 입력되는, 게이트를 가진 제 1 p-채널 MOS 트랜지스터와, 상기 제 1 p-채널 MOS 트랜지스터에 직렬 접속되는, 게이트를 가진 제 2 p-채널 MOS 트랜지스터와, 접지 전위와 전원 전압 사이의 전압을 상기 제 2 p-채널 MOS 트랜지스터의 상기 게이트에 인가하는 게이트 제어 회로 및, 공핍이 없는 형태의 n-채널 MOS 트랜지스터를 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제 l3항에 있어서, 상기 제 1 p-채널 MOS 트랜지스터는 전원에 접속된 소스 및 드레인을 가지며,
    상기 제 2 p-채널 MOS 트랜지스터는 상기 제 1 p-채널 MOS 트랜지스터의 드레인에 접속된 소스 및, 상기 메모리 셀의 소스에 접속된 드레인을 가지며,
    상기 게이트 전압 제어 회로는 상기 제 2 p-채널 MOS 트랜지스터의 게이트에 접속된 소스 및 드레인과, 전원에 접속된 소스를 가진 제 3 p-채널 MOS 트랜지스터 및; 상기 제 3 p-채널 MOS 트랜지스터의 드레인에 접속된 하나의 단자 및 접지에 접속된 다른 단자를 가진 저항 소자를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 제 14항에 있어서, 상기 소스 전압 제어 회로는
    상기 제 2 p-채널 MOS 트랜지스터의 소스에 접속된 드레인 및 게이트와, 상기 제 2 p-채널 MOS 트랜지스터의 드레인에 접속된 소스를 가진 증대형 n-채널 MOS 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 제 13항에 있어서, 상기 메모리 셀의 제어 게이트에 제어된 전압을 공급하는 전압 제어 회로를 부가로 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  17. 제 14항에 있어서, 상기 메모리 셀의 제어 게이트에 공급될 전압은 네가티브 전압인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
KR1019970051122A 1996-09-26 1997-09-26 비휘발성 반도체 메모리 장치 KR100277809B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-254948 1996-09-26
JP25494896A JP3114797B2 (ja) 1996-09-26 1996-09-26 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
KR19980025178A KR19980025178A (ko) 1998-07-06
KR100277809B1 true KR100277809B1 (ko) 2001-01-15

Family

ID=17272086

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970051122A KR100277809B1 (ko) 1996-09-26 1997-09-26 비휘발성 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US5998831A (ko)
JP (1) JP3114797B2 (ko)
KR (1) KR100277809B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100282522B1 (ko) * 1998-09-17 2001-02-15 김영환 비휘발성메모리의 문턱전압을 프로그램하는 장치 및 방법
US7944744B2 (en) * 2009-06-30 2011-05-17 Sandisk Il Ltd. Estimating values related to discharge of charge-storing memory cells

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05182483A (ja) * 1991-12-27 1993-07-23 Fujitsu Ltd 不揮発性半導体記憶装置
EP0961290B1 (en) * 1991-12-09 2001-11-14 Fujitsu Limited Flash memory with improved erasability and its circuitry
JP2601971B2 (ja) * 1992-03-31 1997-04-23 株式会社東芝 不揮発性半導体記憶装置
US5420822A (en) * 1992-03-31 1995-05-30 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
DE4311358C2 (de) * 1992-04-07 1999-07-22 Mitsubishi Electric Corp Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung
JP2905666B2 (ja) * 1992-05-25 1999-06-14 三菱電機株式会社 半導体装置における内部電圧発生回路および不揮発性半導体記憶装置
JPH07235190A (ja) * 1994-02-24 1995-09-05 Sony Corp 半導体不揮発性記憶装置

Also Published As

Publication number Publication date
KR19980025178A (ko) 1998-07-06
JPH10106281A (ja) 1998-04-24
US5998831A (en) 1999-12-07
JP3114797B2 (ja) 2000-12-04

Similar Documents

Publication Publication Date Title
US5661685A (en) Programmable logic device with configurable power supply
JP3877426B2 (ja) チャージポンピング回路及び該チャージポンピング回路を持つ不揮発性メモリ装置
US7130218B2 (en) Nonvolatile memory with controlled voltage boosting speed
JPH04132088A (ja) 半導体メモリ素子の高電圧発生回路
US4874967A (en) Low power voltage clamp circuit
US7489566B2 (en) High voltage generator and related flash memory device
US7428169B2 (en) Nonvolatile semiconductor memory device and voltage generating circuit for the same
WO1997012444A9 (en) Programmable logic device with configurable power supply
JPH07176698A (ja) 半導体集積回路装置
US4443718A (en) Nonvolatile semiconductor memory with stabilized level shift circuit
US9640272B2 (en) Semiconductor device control circuit and method thereof
JP2002343091A (ja) 不揮発性半導体記憶装置の駆動方法
JP2008262669A (ja) 半導体記憶装置
KR100277809B1 (ko) 비휘발성 반도체 메모리 장치
US6987703B2 (en) Nonvolatile semiconductor storage device and write time determining method therefor
JP3600461B2 (ja) 半導体回路
JPH08335400A (ja) 不揮発性メモリセルの限界電圧自動検証回路及びこれを利用した不揮発性メモリセルのプログラム及び消去状態の確認方法
KR20020096876A (ko) 반도체 기억장치
JPH117783A (ja) 半導体集積回路装置
JPH033317B2 (ko)
US5808936A (en) Nonvolatile memory for trapping electrons in selected cells during a period inversely variable with a write-in voltage
JPS6027118B2 (ja) 半導体メモリ装置
JP2002184192A (ja) 不揮発性半導体記憶装置とその書き換え方法
JPS60136996A (ja) 半導体記憶装置
EP1424700B1 (en) Single cell erasing method for recovering cells under programming disturbs in non volatile semiconductor memory devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081010

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee