JPH08335400A - 不揮発性メモリセルの限界電圧自動検証回路及びこれを利用した不揮発性メモリセルのプログラム及び消去状態の確認方法 - Google Patents

不揮発性メモリセルの限界電圧自動検証回路及びこれを利用した不揮発性メモリセルのプログラム及び消去状態の確認方法

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JPH08335400A JP6478996A JP6478996A JPH08335400A JP H08335400 A JPH08335400 A JP H08335400A JP 6478996 A JP6478996 A JP 6478996A JP 6478996 A JP6478996 A JP 6478996A JP H08335400 A JPH08335400 A JP H08335400A
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Abstract

(57)【要約】 【課題】 不揮発性メモリセルのプログラム及び消去モ
ード時、セルのフローティングゲート端子に注入する電
荷量の変化に応じて、限界電圧が自動的に検証されるよ
うにした不揮発性メモリセルの限界電圧自動検証回路及
びこれを利用した不揮発性メモリセル素子のプログラム
及び消去状態の確認方法を提供することに目的がある。 【解決手段】 フラッシュＥＥＰＲＯＭセルのプログラ
ム及び消去モード時、セルのフローティングゲート端子
に注入される電荷量の変化に応じて、限界電圧が自動的
に検証されるように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ素子
に関するものであり、特にフラッシュＥＥＰＲＯＭセル
のプログラム(program) 及び消去(erase) モード時のセ
ルのフローティング端子に注入される電荷(electron ch
arge) 量の変化に応じて限界電圧(thresshold voltage)
が自動的に検証される不揮発性メモリセルの限界電圧自
動検証回路及びこれを利用した不揮発性メモリ素子のプ
ログラム及び消去状態の確認方法に関するものである。
【０００２】
【従来の技術】一般的に電気的、プログラムと消去の両
機能をもつフラッシュＥＥＰＲＯＭ(Electorically Era
sable Programable Read Only Memory）セルは、その固
有の長所のため次第に需要が増加しつつある。
【０００３】しかし、このようなフラッシュＥＥＰＲＯ
Ｍセルをプログラムする際、図１（Ａ）に図示されたよ
うにバイアス電圧ゼネレータ(Bias Voltage Generator
：ＢＶＧ）１を用いて、まず一定時間（図１（Ｂ）に
おいてｔ１〜ｔ２時間）の間、セルのコントロールゲー
ト端子２にプログラムバイアス電圧（１２Ｖ）を印加
し、セルのソース端子５を接地すると共に、ドレーン端
子６に一定電圧（ＶD ）を印加するとセルのフローティ
ング端子３に電荷(electron charge) が注入されること
になる。
【０００４】この時、予め定めた量の電荷が注入された
か否かを確認するため、前記のバイアス電圧ゼネレータ
１からセルのコントールゲート端子２に一定時間（図１
（Ｂ）においてｔ２〜ｔ３時間）の間、読出(read)バイ
アス電圧（５Ｖ）を印加してセル電流（即ち、セル限界
電圧：Ｖtx）を検出することになる。
【０００５】検出された限界電圧（Ｖtx）が予め定めら
れた水準に到達していない場合には、更に前記のバイア
ス電圧ゼネレータ１からプログラムバイアス電圧（１２
Ｖ）を再び印加して（図１（Ｂ）においてｔ３〜ｔ４時
間）限界電圧を改めて検証（図１（Ｂ）のｔ４〜ｔ５時
間）することになる。
【０００６】即ち、希望する限界電圧（Ｖtx）に到達す
るまで反復的にプログラムバイアス電圧を印加してフロ
ティングゲート端子に電荷を注入した後、限界電圧を検
証することになる。
【０００７】
【発明が解決しようとする課題】従って、コントロール
ゲート端子２に供給されるバイアス電圧がプログラムモ
ード（Ｖcg＝１２Ｖ）において確認モード（Ｖcg＝５
Ｖ）に或いはその反対方向にかわるがわる変化するため
コントロール電圧（Ｖcg）をチャージング(charging ：
Ｃ）、デイスチャージング(discharging：Ｄ）すること
に多くの時間を消耗し、バイトプログラムをする際、時
間が増加する問題点があると共に、これを回路化するの
が難しくなる短所がある。又、消去時にはオーバイレイ
ズ(over erase)が発生する問題もある。
【０００８】本発明は前記の短所を解消するため、不揮
発性メモリセルのプロブラム及び消去モード時、セルの
フローティングゲート端子に注入する電荷量の変化に応
じて限界電圧が自動的に検証されるようにした不揮発性
メモリセルの限界電圧自動検証回路及びこれを利用した
不揮発性メモリセル素子のプログラム及び消去状態確認
方法を提供することに目的がある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めの本発明による不揮発性メモリセルの限界電圧自動検
証回路は、ゲート、ドレーン及びソース端子を備えた不
揮発性メモリセルと、前記のゲート、ドレーン及びソー
ス端子にセルプログラム或いは消去用バイアス電圧を供
給するためのバイアス電圧供給手段と、前記セルのドレ
ーン電流により論理信号を生成すると共に、入力ロジッ
ク(logic) の限界電圧(input logic threshold voltag
e) は前記セルの限界電圧と等しくなるよう構成された
インバータ手段として成ることを特徴とする。
【００１０】本発明による不揮発性メモリセル素子のプ
ログラム状態の確認方法は、不揮発性メモリセルのゲー
ト、ドレーン及びソース端子にプログラム用バイアス電
圧を印加する段階と、入力ロジックの限界電圧が前記不
揮発性メモリセルの限界電圧と等しくなるよう構成され
たインバータにより、前記不揮発性メモリセルの限界電
圧を検出する段階から成ることを特徴とする。
【００１１】本発明による不揮発性メモリセル素子の消
去状態の確認方法は、不揮発性メモリセルのゲート、ド
レーン及びソース端子に消去用バイアス電圧を印加する
段階と入力ロジック限界電圧が前記不揮発性メモリセル
の限界電圧と等しくなるよう構成されたインバータによ
り、前記不揮発性メモリセルの限界電圧を検出する段階
から成ることを特徴とする。
【００１２】
【発明の実施の形態】以下、添付した図面を参照して本
発明を詳細に説明する。図２（Ａ）及び図２（Ｂ）は、
本発明による不揮発性メモリセルの限界電圧自動検証回
路図であり、図３（Ａ）及び図３（Ｂ）によりその動作
を次のように説明する。
【００１３】セルをプログラム或いは消去する間、ドレ
ーン端子を通じて流れるセル電流（Ｉd ）はセルのチャ
ネル反転(channel inversion) 程度により決定され、こ
れはチャネルに対し実際に、ゲートの役割をするフロー
ティングゲート電圧（Ｖfg）によって決まる。
【００１４】従って、プログラム及び消去モード状態で
外部の印加電圧であるコントロールゲート電圧（Ｖcg及
びドレーン電圧Ｖd ）がキャパシタを通じてフローティ
ングゲート端子に誘起される電圧（Ｖg ）を図３（Ａ）
及び図３（Ｂ）により求めると、以下のようになる。
【００１５】
【数２】
【００１６】即ち、フローティングゲート電圧（Ｖfg）
は次の簡単な式で表現される。
【００１７】
【数３】
【００１８】前記結果式（Ａ）を見れば、時間によるセ
ルの限界電圧（Ｖtx）の変化がフローティングゲート電
圧（Ｖfg）に線形比例して現れることがわかる。
【００１９】上記式（Ａ）を用いてセルの限界電圧（Ｖ
fg）が２Ｖ〜５Ｖでプログラムされる場合のセルの限界
電圧Ｖfgの変化を推定してみると、以下のようになる。
【００２０】
【数４】
【００２１】従って、セルがＭＯＳトランジスタの線形
領域(Linear region) において動作すると仮定した場
合、セル電流（Ｉd ）はフローティングゲート電圧（Ｖ
fg）に比例するため、セル電流（Ｉd ）は最小限２５％
（６Ｖ／８Ｖ）以上減少することになる。
【００２２】図４には、時間（ｔ）による限界電圧（Ｖ
tx）の変化及びセル電流（Ｉd ）の変化を図示し、図５
にはフローティングゲート電圧（Ｖfg）の変化によるセ
ル電流（Ｉd ）の変化を図示した。従って、プログラム
する間、変化するセル電流（即ち、セルの限界電圧（Ｖ
tx）を自動的に検証するため図２（Ａ）の如く回路を構
成すると、セルのドレーン電圧（Ｖd （ｔ））は、以下
のようになる。
【００２３】
【数５】
【００２４】従って、セル電流（Ｉd ）が初期値（Ｉo
）からｔ＝ｔ１時間の間プログラムされ、△Ｉo 程度
減少されると仮定した場合、この時のドレーン電圧（Ｖ
d （ｔ））は、以下のようになる。
【００２５】
【数６】
【００２６】即ち、ドレーン端子に接続されるインバー
タ（ＩＩ）の入力ロジック限界電圧レベル(input logic
threshold voltage level ）を前記式（Ｃ）と同じく
すると、前記インバータ（ＩＩ）の出力（Ｖout ）がそ
の瞬間反転されるので、希望する限界電圧（Ｖtx）レベ
ルにセルがプログラムされる瞬間を自動的に検証するこ
とができる。
【００２７】図２（Ｂ）は、消去モード時の回路構成及
びバイアス(bias)条件を示している。消去モード時で
も、プログラム時と同じく構成するため、希望する消去
状態を得ることができる。但し、消去モード時には過度
な消去(over erase)現象を防ぎ、これを自動的に検証す
るため、互いに異なる限界電圧を有する二つのグループ
の反転ゲートが必要になる。
【００２８】このような原理を利用し、セルからバイト
単位のプログラム及び消去を実施する際、希望する限界
電圧を自動的に検証できるようにした。更に別の実施例
を図６により動作を説明することにする。
【００２９】はじめに、セルのバイトプログラム動作時
にはバイアス電圧ゼネレータ１からプログラム電圧（５
Ｖ）がセルアレイ４に供給されプログラム動作をするこ
とになる。前記セルアレイ４から一つのバイト内の全て
のセルが予め定められた限界電圧（Ｖtx）以上に充分プ
ログラムされれば、反転ゲート（Ｇ１〜Ｇ３）によって
前記セルの限界電圧（Ｖtx）が反転され、前記反転ゲー
ト（Ｇ１〜Ｇ３）をそれぞれ入力とするＮＯＲゲート
（ＮＯＲ）の出力信号（Ｓ１）によりプログラム状態を
自動的に確認することになる。
【００３０】次に、セルのバイト消去動作時には、前記
バイアス電圧セネレータ１から消去電圧（１２Ｖ）が前
記セルアレイ４に供給され消去動作が行われる前記セル
アレイ４から一つのバイト内の全てのセルが予め定めら
れた電圧に到達すれば、反転ゲート（Ｇ４〜Ｇ６）によ
って前記セルの限界電圧（Ｖtx）が反転され、前記反転
ゲート（Ｇ４〜Ｇ６）をそれぞれ入力とするＡＮＤゲー
ト（ＡＮＤ）の出力信号（Ｓ２）により消去状態を自動
的に確認することになる。
【００３１】一方、一つのバイト内のセルの中で、どの
ひとつのセルでもオーバイレイズの限界電圧以下になる
場合、反転ゲート（Ｇ７〜Ｇ９）を入力とするＮＡＮＤ
ゲート（ＮＡＮＤ）の出力信号（Ｓ３）により消去状態
を自動的に確認することになる。
【００３２】従って、回路を設計する場合において、前
記出力信号（Ｓ１〜Ｓ３）を利用し、高電圧を発生する
バイアス電圧ゼネレータを適切に制御することにより、
大変速い時間内にセルの限界電圧を検証することが可能
になる。
【００３３】
【発明の効果】前記の如く、本発明によればフラッシュ
ＥＥＰＲＯＭセルのプログラム及び消去モード時、セル
のフローティング端子に注入される電荷量の変化に応じ
て、限界電圧を自動的に検証されるようにすることによ
り、セルのプログラム及び消去時間を大きく向上するこ
とができ、スタック(Stack) 形態のセルにしばしば現れ
るオーバイレイズ問題が解決でき、別の限界電圧検証回
路の必要がないので、全体の回路構成を単純化できるこ
とに卓越した効果がある。
【図面の簡単な説明】
【図１】（Ａ）はフラッシュ(flash) ＥＥＰＲＯＭセル
を示す断面図、（Ｂ）は（Ａ）の動作を説明するための
波形図である。
【図２】（Ａ）及び（Ｂ）は本発明による不揮発性メモ
リセルの限界電圧自動検証回路図である。
【図３】（Ａ）及び（Ｂ）はフラッシュＥＥＰＲＯＭセ
ルの等価回路図である。
【図４】フラッシュＥＥＰＲＯＭセルの限界電圧（Ｖt
x）及びドレーン電流（Ｉd ）を比較した波形図であ
る。
【図５】フラッシュＥＥＰＲＯＭセルのフローティング
ゲート電圧（Ｖfg）の変化に応じて変化するドレーン電
流（Ｉd ）の変化量を示す波形図である。
【図６】本発明による不揮発性メモリセル素子のプログ
ラム及び消去状態の確認方法を説明するための回路図で
ある。
【符号の説明】
１…バイアス電圧ゼネエレータ、２…コントロールゲー
ト端子、３…フローティングゲート端子、４…セルアレ
イ(cell array)

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ゲート、ドレーン及びソース端子を備え
    た不揮発性メモリセルと、 前記ゲート、ドレーン及びソース端子にセルプログラム
    又は消去用バイアス電圧を供給するためのバイアス電圧
    供給手段と、 前記セルのドレーン電流により論理信号を生成すると共
    に、入力ロジック限界電圧は前記セルの限界電圧と等し
    くなるよう構成されたインバータ手段と、 を有して成ることを特徴とする不揮発性メモリセルの限
    界電圧自動検証回路。
  2. 【請求項２】 請求項１において、前記インバータの入
    力ロジック限界電圧は、 【数１】 により得られることを特徴とする不揮発性メモリセルの
    限界電圧自動検証回路。
  3. 【請求項３】 プログラム時、選択されたメモリセルの
    それぞれの電流により論理信号を生成する第１手段と、 前記第１手段からの論理信号の組合せにより、プログラ
    ム確認信号を生成する手段と、 消去時、選択されたメモリセルのそれぞれのドレーン電
    流により多数の論理信号を生成する第２手段と、 前記第２手段からの論理信号の組合せにより、消去確認
    信号を生成する手段と、 を有して構成することを特徴とする不揮発性メモリセル
    の限界電圧自動検証回路。
  4. 【請求項４】 請求項３において、前記第１手段は、多
    数のインバータで構成されることを特徴とする不揮発性
    メモリセルの限界電圧自動検証回路。
  5. 【請求項５】 請求項３において、前記第２手段は、多
    数のインバータで構成されることを特徴とする不揮発性
    メモリセルの限界電圧自動検証回路。
  6. 【請求項６】 請求項３において、前記プログラム確認
    信号を生成する手段は、ＮＯＲゲートで構成されること
    を特徴とする不揮発性メモリセルの限界電圧自動検証回
    路。
  7. 【請求項７】 請求項３において、前記消去確認信号を
    生成する手段は、ＡＮＤゲートで構成されることを特徴
    とする不揮発性メモリセルの限界電圧自動検証回路。
  8. 【請求項８】 請求項４において、前記インバータは、
    前記不揮発性メモリセルの限界電圧と同じ入力ロジック
    限界電圧を有するよう構成されることを特徴とする不揮
    発性メモリセルの限界電圧自動検証回路。
  9. 【請求項９】 請求項５において、前記インバータは、
    前記不揮発性メモリセルの限界電圧と同じ入力ロジック
    限界電圧を有するよう構成されることを特徴とする不揮
    発性メモリセルの限界電圧自動検証回路。
  10. 【請求項１０】 請求項３において、消去時選択された
    メモリセルのそれぞれのドレーン電流により多数の論理
    信号を生成する第３手段と、 前記第３手段からの論理信号の組合せによりオーバイレ
    イズ信号を生成する手段をも含むことを特徴とする不揮
    発性メモリセルの限界電圧自動検証回路。
  11. 【請求項１１】 請求項１０において、前記第３手段
    は、多数のインバータで構成されることを特徴とする不
    揮発性メモリセルの限界電圧自動検証回路。
  12. 【請求項１２】 請求項１０において、前記オーバイレ
    イズ信号を生成する手段は、ＮＡＮＤゲートで構成され
    ることを特徴とする不揮発性メモリセルの限界電圧自動
    検証回路。
  13. 【請求項１３】 請求項１１において、前記インバータ
    は、前記不揮発性メモリセルの限界電圧と同じ入力ロジ
    ック限界電圧を有するよう構成されることを特徴とする
    不揮発性メモリセルの限界電圧自動検証回路。
  14. 【請求項１４】 不揮発性メモリセルのゲート、ドレー
    ン及びソース端子にプログラム用バイアス電圧を印加す
    る段階と、 入力ロジック限界電圧が、不揮発性メモリセルの限界電
    圧と等しくなるよう構成されたインバータにより、前記
    不揮発性メモリセルの限界電圧を検出する段階とから成
    ることを特徴とする不揮発性メモリセルのプログラム状
    態の確認方法。
  15. 【請求項１５】 不揮発性メモリセルのゲート、ドレー
    ン及びソース端子に消去用バイアス電圧を印加する段階
    と、 入力ロジック限界電圧が、前記不揮発性メモリセルの限
    界電圧と等しくなるよう構成されたインバータにより、
    前記不揮発性メモリセルの限界電圧を検証する段階から
    なることを特徴とする不揮発性メモリセルの消去状態の
    確認方法。
JP6478996A 1995-03-21 1996-03-21 不揮発性メモリセルのしきい値電圧検出回路及びこれを用いた不揮発性メモリセルのプログラム及び消去状態の確認方法 Expired - Fee Related JP3225258B2 (ja)

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