JPH043396A - Ｉｃカード - Google Patents
ＩｃカードInfo
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- JPH043396A JPH043396A JP2106018A JP10601890A JPH043396A JP H043396 A JPH043396 A JP H043396A JP 2106018 A JP2106018 A JP 2106018A JP 10601890 A JP10601890 A JP 10601890A JP H043396 A JPH043396 A JP H043396A
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩＣカードに関し、特にメモリトランジスタの
しきい値の判定手段に関するものである。
しきい値の判定手段に関するものである。
第７図に、不揮発性メモリの書き換え回数に対するメモ
リトランジスタのしきい値電圧の変化を示す。第７図に
おいて、特性線Ｓ１は′１”記憶時（エンハンスメント
）のメモリトランジスタのしきい値電圧ｖＴ■を示し、
特性線Ｓ２は“０”記憶時（デプレッション）のしきい
値電圧Ｖ、イ。
リトランジスタのしきい値電圧の変化を示す。第７図に
おいて、特性線Ｓ１は′１”記憶時（エンハンスメント
）のメモリトランジスタのしきい値電圧ｖＴ■を示し、
特性線Ｓ２は“０”記憶時（デプレッション）のしきい
値電圧Ｖ、イ。
を示す。第７図に示すように、書き換え回数とともに、
コントロールゲート電圧ＶＣＧ＋基準電圧ＶＩＥＦの値
は劣化して行く。従来のＩＣカードでは保障書き換え回
数以内でＶＴＨＥ、ＶＴ□が規格値内となるように初期
Ｖ ＴＨＥ＋ ” ＴＩＰを十分高く規定して対応して
いるが、実際に■、□、ＶＴＭＰを測定して規格値内に
あるか否かの判定をしているものはなく、必ずしも規格
値内にはいっている保障はない。
コントロールゲート電圧ＶＣＧ＋基準電圧ＶＩＥＦの値
は劣化して行く。従来のＩＣカードでは保障書き換え回
数以内でＶＴＨＥ、ＶＴ□が規格値内となるように初期
Ｖ ＴＨＥ＋ ” ＴＩＰを十分高く規定して対応して
いるが、実際に■、□、ＶＴＭＰを測定して規格値内に
あるか否かの判定をしているものはなく、必ずしも規格
値内にはいっている保障はない。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、実際にメモリトランジスタのＶ
ｙＨを規格値と比較して１ＶｔＨ１が小さいとき消去、
書込み時間の設定値を増加させ７１ＶＴＨ１を増加させ
、メモリセルのデータ記憶、データ保持を十分に保障す
るｒｃカードを得ることにある。
の目的とするところは、実際にメモリトランジスタのＶ
ｙＨを規格値と比較して１ＶｔＨ１が小さいとき消去、
書込み時間の設定値を増加させ７１ＶＴＨ１を増加させ
、メモリセルのデータ記憶、データ保持を十分に保障す
るｒｃカードを得ることにある。
このような目的を達成するために本発明は、ＣＰＵとプ
ログラム可能な不揮発性メモリとを有するＩＣカードで
あって、不揮発性メモリを構成するメモリトランジスタ
の消去時および書込み時のしきい値と規格値とを比較す
る比較手段と、メモリトランジスタへの書込み時間を設
定する設定手段とを備え、ＣＰＵは、不揮発性メモリに
対して消去、書込み、読出しを行ない、比較手段によっ
てしきい値が規格値外と判定した場合に書込み時間を増
加させて再度しきい値の判定を行なうようにしたもので
ある。
ログラム可能な不揮発性メモリとを有するＩＣカードで
あって、不揮発性メモリを構成するメモリトランジスタ
の消去時および書込み時のしきい値と規格値とを比較す
る比較手段と、メモリトランジスタへの書込み時間を設
定する設定手段とを備え、ＣＰＵは、不揮発性メモリに
対して消去、書込み、読出しを行ない、比較手段によっ
てしきい値が規格値外と判定した場合に書込み時間を増
加させて再度しきい値の判定を行なうようにしたもので
ある。
本発明によるＩＣカードにおいては、メモリトランジス
タのしきい値が規格値を満足しているか否かが判定され
る。
タのしきい値が規格値を満足しているか否かが判定され
る。
第８図に、−船釣なＩＣカードのプロ、り系統を示す。
同図において、５０はＣＰＵ、５１はＲＯＭ、５２はＲ
ＡＭ、５３はＥＥＰＲＯＭ、５４は入出力回路、５５は
システムパスである。
ＡＭ、５３はＥＥＰＲＯＭ、５４は入出力回路、５５は
システムパスである。
第１図は本発明によるＩＣカードの一実施例を構成する
ＥＥＰＲＯＭを示すブロック系統図であり、第８図の５
３に相当するものである。第１図において、■はシステ
ムバス、２はセンスアンプ、３は基準電圧発生回路、４
はＹゲート、５はメモリセル、６はコラムラッチ、７は
アドレスレジスタ・デコーダ、８は制御回路、９は消去
・書込み電圧発生回路、１０はプログラマブルタイマ、
１１はアドレス・データバス、１２はアドレスバス、１
３．１４はデータバスである。
ＥＥＰＲＯＭを示すブロック系統図であり、第８図の５
３に相当するものである。第１図において、■はシステ
ムバス、２はセンスアンプ、３は基準電圧発生回路、４
はＹゲート、５はメモリセル、６はコラムラッチ、７は
アドレスレジスタ・デコーダ、８は制御回路、９は消去
・書込み電圧発生回路、１０はプログラマブルタイマ、
１１はアドレス・データバス、１２はアドレスバス、１
３．１４はデータバスである。
第１図の構成で特徴となるのは、基準電圧発生回路３で
あり、この回路３は複数の基準電圧を発生し、この基準
電圧をセンスアンプ２の基準電圧印加端子（第５図の符
号２６で示す端子）およびＹゲート４を介してメモリセ
ル５のコントロールゲート（第２図、第３図の符号１８
で示すゲート）にそれぞれ与えられる構造となっている
。残りの部分は従来のＥＥＰＲＯＭと同様である。
あり、この回路３は複数の基準電圧を発生し、この基準
電圧をセンスアンプ２の基準電圧印加端子（第５図の符
号２６で示す端子）およびＹゲート４を介してメモリセ
ル５のコントロールゲート（第２図、第３図の符号１８
で示すゲート）にそれぞれ与えられる構造となっている
。残りの部分は従来のＥＥＰＲＯＭと同様である。
次に、メモリセルの書込み時（“０”記憶時）、消去時
（“ｌ”記憶時）のしきい値電圧の測定原理について第
２図〜第５図を用いて説明する。メモリセルの構造とし
てはフローティングゲート構造を想定した。
（“ｌ”記憶時）のしきい値電圧の測定原理について第
２図〜第５図を用いて説明する。メモリセルの構造とし
てはフローティングゲート構造を想定した。
第２図はメモリセルの回路図であり、１ビツトのメモリ
セルはメモリセルトランジスタ２２と選択トランジスタ
２３から成る。また、第３図はメモリセルトランジスタ
２２の断面図である。なお、第２図および第３図におい
て、１５．１６はビット線、１７はワード線、１８はコ
ントロールゲート、１９．１９ａは絶縁膜、２０はフロ
ーティングゲート、２１はトンネル酸化膜、２４はドレ
イン、２５はソースである。
セルはメモリセルトランジスタ２２と選択トランジスタ
２３から成る。また、第３図はメモリセルトランジスタ
２２の断面図である。なお、第２図および第３図におい
て、１５．１６はビット線、１７はワード線、１８はコ
ントロールゲート、１９．１９ａは絶縁膜、２０はフロ
ーティングゲート、２１はトンネル酸化膜、２４はドレ
イン、２５はソースである。
次に動作について説明する。消去時には、ビット線１５
から、ワード線１７によって選択された選択トランジス
タ２３を介してメモリトランジスタ２２のドレイン２４
に高電圧が印加され、コントロールゲート１８およびソ
ース２５は接地される。このとき発生する高電界によっ
て非常に薄い（約１００Å以下）トンネル酸化膜２１を
通してドレイン２４からフローティングゲート２０に電
子が注入され、フローティングゲート２０には電子が蓄
積され、結果としてメモリトランジスタ２２のしきい値
電圧を高くする（第４図の特性線Ｓ３参照）。
から、ワード線１７によって選択された選択トランジス
タ２３を介してメモリトランジスタ２２のドレイン２４
に高電圧が印加され、コントロールゲート１８およびソ
ース２５は接地される。このとき発生する高電界によっ
て非常に薄い（約１００Å以下）トンネル酸化膜２１を
通してドレイン２４からフローティングゲート２０に電
子が注入され、フローティングゲート２０には電子が蓄
積され、結果としてメモリトランジスタ２２のしきい値
電圧を高くする（第４図の特性線Ｓ３参照）。
次に書込み時には、ソース２５をフローティングとし、
コントロールゲート１８を高電圧、ドレイン２４をグラ
ンド電位にバイアスすると、フローティングゲート２０
に蓄積されていた電子がトンネル酸化膜２１を通じてド
レイン２４側に移動し、フローティングゲート２０には
正孔が蓄積されて、メモリトランジスタ２２のしきい値
電圧をひき下げる（第４図の特性、ｖ！Ｓ４参照）。
コントロールゲート１８を高電圧、ドレイン２４をグラ
ンド電位にバイアスすると、フローティングゲート２０
に蓄積されていた電子がトンネル酸化膜２１を通じてド
レイン２４側に移動し、フローティングゲート２０には
正孔が蓄積されて、メモリトランジスタ２２のしきい値
電圧をひき下げる（第４図の特性、ｖ！Ｓ４参照）。
第４図は消去時および書込み時のメモリトランジスタ２
２の電気的特性を示す。ＩＭはメモリトランジスタ２２
のドレイン２４を正、ソース２５をグランド電位にバイ
アスしたときに流れる電流で、ＶＣＧはコントロールゲ
ート１Ｂの印加電圧である。特性線Ｓ３が消去時の特性
で、メモリトランジスタはエンハンスメントとなってお
り、特性ｌｓ４が書込み時の特性で、メモリトランジス
タはデプレッションとなっている。
２の電気的特性を示す。ＩＭはメモリトランジスタ２２
のドレイン２４を正、ソース２５をグランド電位にバイ
アスしたときに流れる電流で、ＶＣＧはコントロールゲ
ート１Ｂの印加電圧である。特性線Ｓ３が消去時の特性
で、メモリトランジスタはエンハンスメントとなってお
り、特性ｌｓ４が書込み時の特性で、メモリトランジス
タはデプレッションとなっている。
第５図は読出し時の等価回路である。センスアンプ２は
差動増幅器で、端子２６に印加される基準電圧より高い
電圧が入力端子３０に与えられると、出力端子２７から
ｒＨＪレベルが出力され、入力端子３０に基準電圧より
低い電圧が印加されると、出力端子２７からｒＬＪが出
力される。読出し時には、コントロールゲート１８ （
第２図。
差動増幅器で、端子２６に印加される基準電圧より高い
電圧が入力端子３０に与えられると、出力端子２７から
ｒＨＪレベルが出力され、入力端子３０に基準電圧より
低い電圧が印加されると、出力端子２７からｒＬＪが出
力される。読出し時には、コントロールゲート１８ （
第２図。
第３図参照）の電圧ＶＣＧはＯＶとする。また、基準電
圧はセンスアンプ２のしきい値電圧を規定するものであ
り、消去時、書込み時のメモリトランジスタのしきい値
電圧（ＶｔＭｔ、 ＶＴＭＰ）の双方に対してマージン
を考慮して設定する。また、基準電圧印加時のセンスア
ンプ２のバイアス７１９１はトランジスタ２８ａ （第
５図）によって規定される。
圧はセンスアンプ２のしきい値電圧を規定するものであ
り、消去時、書込み時のメモリトランジスタのしきい値
電圧（ＶｔＭｔ、 ＶＴＭＰ）の双方に対してマージン
を考慮して設定する。また、基準電圧印加時のセンスア
ンプ２のバイアス７１９１はトランジスタ２８ａ （第
５図）によって規定される。
この電流を■いとすると、トランジスタ２６ａと３０ａ
とがバランスするとき（端子２６．３０の印加電圧が等
しいとき）トランジスタ２６ａ、３０ａに流れる電流は
それぞれＩい／２となる。
とがバランスするとき（端子２６．３０の印加電圧が等
しいとき）トランジスタ２６ａ、３０ａに流れる電流は
それぞれＩい／２となる。
以下、メモリトランジスタ２２ （７） Ｖ Ｔ）ＩＥ
、 Ｖ ＴＩＰの測定方法について第２図〜第５図を用
いて説明する。
、 Ｖ ＴＩＰの測定方法について第２図〜第５図を用
いて説明する。
消去時のしきい値電圧Ｖ ＴＨＥの測定は、基準電圧印
加端子２６（第５図参照）に基準電圧を与えた状態でコ
ントロールゲート１８ （第２図、第３図参照）に与え
る電圧Ｖ、Ｇを増加していくと、メモリセル２９に流れ
る電流は第４図の特性線Ｓ３のように増加して端子３０
の電位が下陣し、その電位が基準電圧より下がると、セ
ンスアンプ２の出力端子２７がｒＨＪからｒＬＪに反転
する。この電圧をＶ ＣＧ （ａｒａｓ＊ｌとする。Ｖ
ＣＧ （＊ｒｍｓ＋ｅｌとＶ ＴＨＥは第４図の点Ｐ
Ｉ、Ｐ２のような関係になる。点Ｐ３で示す■い、は端
子３０の電位が基準電圧と一致するときのメモリセル２
９に流れる電流であり、等価抵抗３１の値と基準電圧の
値により決定される。点Ｐ１で示すＶＣｔ、（。ｒａｓ
ｈ＋の値が“１”読出し時のマージンであり、点Ｐ２で
示す■ＴＨＥの大きさに対応している。
加端子２６（第５図参照）に基準電圧を与えた状態でコ
ントロールゲート１８ （第２図、第３図参照）に与え
る電圧Ｖ、Ｇを増加していくと、メモリセル２９に流れ
る電流は第４図の特性線Ｓ３のように増加して端子３０
の電位が下陣し、その電位が基準電圧より下がると、セ
ンスアンプ２の出力端子２７がｒＨＪからｒＬＪに反転
する。この電圧をＶ ＣＧ （ａｒａｓ＊ｌとする。Ｖ
ＣＧ （＊ｒｍｓ＋ｅｌとＶ ＴＨＥは第４図の点Ｐ
Ｉ、Ｐ２のような関係になる。点Ｐ３で示す■い、は端
子３０の電位が基準電圧と一致するときのメモリセル２
９に流れる電流であり、等価抵抗３１の値と基準電圧の
値により決定される。点Ｐ１で示すＶＣｔ、（。ｒａｓ
ｈ＋の値が“１”読出し時のマージンであり、点Ｐ２で
示す■ＴＨＥの大きさに対応している。
書込み時のしきい値電圧Ｖ ’ｒＨＰは消去時と同様に
コントロールゲート１８に電圧を印加してセンスアンプ
２の出力端子２７上のレベルが反転する電圧を求めれば
よいが、この場合、しきい値電圧が負電圧であるため印
加することが難しいので、第４図の電流値■。の大きさ
でＶ ＴＨＰの大きさを検出することにする。ここで、
ＩｏはＶｃｃ＝ＯＶのときにメモリセル２９を流れる電
流である。メモリセル２９にＩｏを流した状態で端子２
６に印加する電圧を変化させると、ある電圧でセンスア
ンプ２の出力端子２７上のレベルが反転する電圧がある
。この電圧をｖ、ＩｔＦ（ｗｒ□ｔｏ）とすると、この
とき端子３０にかかっている電圧はＶ ＩＩＥＦ （ｗ
ｒｉｔｅ）に等しいので、抵抗３１の値より■。を求め
ることができる。したがって、ＶＲＥＦ（ｗ□ｔａ）の
大きさが０”読出し時のマージンであり、メモリトラン
ジスタ２２の″０″記憶時のしきい値電圧Ｖ ＴＨＦに
対応している。
コントロールゲート１８に電圧を印加してセンスアンプ
２の出力端子２７上のレベルが反転する電圧を求めれば
よいが、この場合、しきい値電圧が負電圧であるため印
加することが難しいので、第４図の電流値■。の大きさ
でＶ ＴＨＰの大きさを検出することにする。ここで、
ＩｏはＶｃｃ＝ＯＶのときにメモリセル２９を流れる電
流である。メモリセル２９にＩｏを流した状態で端子２
６に印加する電圧を変化させると、ある電圧でセンスア
ンプ２の出力端子２７上のレベルが反転する電圧がある
。この電圧をｖ、ＩｔＦ（ｗｒ□ｔｏ）とすると、この
とき端子３０にかかっている電圧はＶ ＩＩＥＦ （ｗ
ｒｉｔｅ）に等しいので、抵抗３１の値より■。を求め
ることができる。したがって、ＶＲＥＦ（ｗ□ｔａ）の
大きさが０”読出し時のマージンであり、メモリトラン
ジスタ２２の″０″記憶時のしきい値電圧Ｖ ＴＨＦに
対応している。
以上のように消去、書込み時のしきい値電圧をＶ ＣＧ
（ａｒｓ＊ｅｌ ＋ Ｖ□Ｆ （ｗｒｉｔｅｌによっ
て定量化できる。このＶ ＣＧ（ｌｌｌ’ｍｔり＋
ＶＲＥＦ（ｗｒｉｔｅ）の規格値を設定し、測定値と比
較して、“良（ＧＯ）不良（ＮＧ） ”を判定する。
（ａｒｓ＊ｅｌ ＋ Ｖ□Ｆ （ｗｒｉｔｅｌによっ
て定量化できる。このＶ ＣＧ（ｌｌｌ’ｍｔり＋
ＶＲＥＦ（ｗｒｉｔｅ）の規格値を設定し、測定値と比
較して、“良（ＧＯ）不良（ＮＧ） ”を判定する。
■、。（１１ｒＭＳ、、＋ Ｖ□。
ｗｒｉｔｅ）の規格値をそれぞれＶＣＧ（ｒ□ｘｎ９＋
＋ ＶＲＥ□ｒ□、７９．とする。この電圧はＩＣの
内部で発生する。
＋ ＶＲＥ□ｒ□、７９．とする。この電圧はＩＣの
内部で発生する。
第６図は、本実施例におけるデータ書込みシーケンスを
表わすフローチャートである。以下、本実施例における
データ書込みを、第１図と第６図と関連づけて説明する
。
表わすフローチャートである。以下、本実施例における
データ書込みを、第１図と第６図と関連づけて説明する
。
第６図において、外部装置からＩＣカードに対してデー
タ書込み命令が入力されると（ステップ３１）、ＣＰＵ
（第８図参照）はデータが書き込まれるべきアドレスを
第１図のアドレスバス１２を介してアドレスレジスタ・
デコーダ７に与える。
タ書込み命令が入力されると（ステップ３１）、ＣＰＵ
（第８図参照）はデータが書き込まれるべきアドレスを
第１図のアドレスバス１２を介してアドレスレジスタ・
デコーダ７に与える。
アドレスレジスタ・デコーダ７は与えられたアドレスを
デコーダし、ワード線７ｂによ、ってページを選択し、
信号線７ａによってＹゲート４を開いてハイドを選択す
る。さらにＣＰＵはデータバス１３を介してＹゲート４
で選択したバイトにデータ“ＦＦ、″を入力し、コラム
ラッチ６がこれを保持する。この後ＣＰＵは制御回路８
を動作させ、制御回路８は、消去・書込み電圧発生回路
９で発生した高電圧を適所に印加すると共に、消去・書
込み時間の管理等を行ない、選択された番地に“ＦＦＨ
”を書き込む（ステップ３２）。
デコーダし、ワード線７ｂによ、ってページを選択し、
信号線７ａによってＹゲート４を開いてハイドを選択す
る。さらにＣＰＵはデータバス１３を介してＹゲート４
で選択したバイトにデータ“ＦＦ、″を入力し、コラム
ラッチ６がこれを保持する。この後ＣＰＵは制御回路８
を動作させ、制御回路８は、消去・書込み電圧発生回路
９で発生した高電圧を適所に印加すると共に、消去・書
込み時間の管理等を行ない、選択された番地に“ＦＦＨ
”を書き込む（ステップ３２）。
次に、ＣＰＵは書かれたデータを読みに行くのであるが
、このとき基準電圧発生回路３にアドレス・データバス
を介して基準電圧とＶ ＣＧ（ｒａＬｉｉ９１を発生さ
せ、信号線３ａを介してセンスアンプ２の端子２６ （
第５図参照）に基準電圧を印加しくステップ３３）、信
号線３ｂおよびＹゲート４を介してメモリトランジスタ
２２（第２図参照）のコントロールゲート１８（第２図
、第３図参照）にＶ ＣＧ Ｔｒｍｔｉｙ＋ｖ）を与え
た後、読み出す（ステップ３４）。読み出されたデータ
は、データバス１４を介してＣＰＵに読み込まれ、書込
みデータである“ＦＦＨ”と照合される（ステップ３５
）。照合結果が“ＮＧ”の場合、ステップ３６で規定回
数に達したかどうかを判定し、規定回数内ならば、ステ
ップ３７で書込み時間を増加させ（ステ・ノブ３７）、
再度“ＦＦ、″の書込みを行なう （ステップ３２）。
、このとき基準電圧発生回路３にアドレス・データバス
を介して基準電圧とＶ ＣＧ（ｒａＬｉｉ９１を発生さ
せ、信号線３ａを介してセンスアンプ２の端子２６ （
第５図参照）に基準電圧を印加しくステップ３３）、信
号線３ｂおよびＹゲート４を介してメモリトランジスタ
２２（第２図参照）のコントロールゲート１８（第２図
、第３図参照）にＶ ＣＧ Ｔｒｍｔｉｙ＋ｖ）を与え
た後、読み出す（ステップ３４）。読み出されたデータ
は、データバス１４を介してＣＰＵに読み込まれ、書込
みデータである“ＦＦＨ”と照合される（ステップ３５
）。照合結果が“ＮＧ”の場合、ステップ３６で規定回
数に達したかどうかを判定し、規定回数内ならば、ステ
ップ３７で書込み時間を増加させ（ステ・ノブ３７）、
再度“ＦＦ、″の書込みを行なう （ステップ３２）。
書込み時間の設定は、プログラマフルタイマ１０にＣＰ
Ｕがアドレス・データバスを介して行なう。ステップ３
６で規定回数に達したと判定された場合、ステップ４５
の処理に移り、“ＮＧ″ステータスをカード外部装置に
送信し、データ書込みを行なわず終了する。ステップ３
５の“ＦＦＨ□ベリファイで“ＧＯ”ならば、ステップ
３８の“００Ｈ″の書込みに移る。
Ｕがアドレス・データバスを介して行なう。ステップ３
６で規定回数に達したと判定された場合、ステップ４５
の処理に移り、“ＮＧ″ステータスをカード外部装置に
送信し、データ書込みを行なわず終了する。ステップ３
５の“ＦＦＨ□ベリファイで“ＧＯ”ならば、ステップ
３８の“００Ｈ″の書込みに移る。
ステップ３８で“００Ｈ″の書込み後、基準発生回路３
でＶ ＩＥＦ （ｒｕｔｉｎ。および０■を発生させ（
ステップ３９）、信号線３ａを介してセンスアンプ２の
端子２６にＶ ＩＥＦ （ｒｌｌｔｉｌｌｌｌｌを印加
し、信号線３ｂとＹゲート４を介してコントロールゲー
ト１８に０■を印加する。この状態で読出しを行ない（
ステップ４０）、“００Ｍ”のベリファイを行なう（ス
テップ４１）。この結果“ＮＧ”ならば“ＦＦ、”書込
みと同様の処理を行なう （ステップ４２，４３．４５
）。また、“ＧＯ″の場合は当該メモリセルは正常とみ
なしてステップ４４で実際のデータを書き込んで終了す
る。
でＶ ＩＥＦ （ｒｕｔｉｎ。および０■を発生させ（
ステップ３９）、信号線３ａを介してセンスアンプ２の
端子２６にＶ ＩＥＦ （ｒｌｌｔｉｌｌｌｌｌを印加
し、信号線３ｂとＹゲート４を介してコントロールゲー
ト１８に０■を印加する。この状態で読出しを行ない（
ステップ４０）、“００Ｍ”のベリファイを行なう（ス
テップ４１）。この結果“ＮＧ”ならば“ＦＦ、”書込
みと同様の処理を行なう （ステップ４２，４３．４５
）。また、“ＧＯ″の場合は当該メモリセルは正常とみ
なしてステップ４４で実際のデータを書き込んで終了す
る。
以上説明したように本発明は、不揮発性メモリを構成す
るメモリトランジスタの消去時および書込み時のしきい
値と規格値とを比較する比較手段と、メモリトランジス
タへの書込み時間を設定する設定手段とを備え、ＣＰＵ
は、不揮発性メモリに対して消去、書込み、読出しを行
ない、比較手段によってしきい値が規格値外と判定した
場合に書込み時間を増加させて再度しきい値の判定を行
なうようにしたことにより、メモリトランジスタのしき
い値が規格値を満足しているか否かの判定をＩＣカード
内で行なうことができ、またしきい値が規格値内となる
ように書込み時間を増加できることによりメモリのデー
タ保持および信顛性が飛躍的に向上する効果がある。
るメモリトランジスタの消去時および書込み時のしきい
値と規格値とを比較する比較手段と、メモリトランジス
タへの書込み時間を設定する設定手段とを備え、ＣＰＵ
は、不揮発性メモリに対して消去、書込み、読出しを行
ない、比較手段によってしきい値が規格値外と判定した
場合に書込み時間を増加させて再度しきい値の判定を行
なうようにしたことにより、メモリトランジスタのしき
い値が規格値を満足しているか否かの判定をＩＣカード
内で行なうことができ、またしきい値が規格値内となる
ように書込み時間を増加できることによりメモリのデー
タ保持および信顛性が飛躍的に向上する効果がある。
第１図は本発明によるＩＣカードの一実施例を構成する
ＥＥＰＲＯＭを示すブロック系統図、第２図はＥＥＰＲ
ＯＭメモリセル回路図、第３図はメモリトランジスタの
断面図、第４図はメモリセルの電圧対電流特性を示す特
性図、第５図は読出し回路を示す回路図、第６図はデー
タ書込みシーケンスを示すフローチャート、第７図は書
き換え回数に対するメモリトランジスタのしきい値電圧
の変化を示す特性図、第８図は一般的なＩＣカードを示
すブロック系統図である。 １・・・システムバス、２・・・センスアンプ、３・・
・基準電圧発生回路、４・・・Ｙゲート、５・・・メモ
リセル、６・・・コラムラッチ、７・・・アドレスレジ
スタ・デコーダ、８・・・制御回路、９・・・消去・書
込み電圧発生回路、ｌＯ・・・プログラマブルタイマ、
１１・・・アドレス・データバス、１２・・・アドレス
バス、１３゜１４・・・データバス。
ＥＥＰＲＯＭを示すブロック系統図、第２図はＥＥＰＲ
ＯＭメモリセル回路図、第３図はメモリトランジスタの
断面図、第４図はメモリセルの電圧対電流特性を示す特
性図、第５図は読出し回路を示す回路図、第６図はデー
タ書込みシーケンスを示すフローチャート、第７図は書
き換え回数に対するメモリトランジスタのしきい値電圧
の変化を示す特性図、第８図は一般的なＩＣカードを示
すブロック系統図である。 １・・・システムバス、２・・・センスアンプ、３・・
・基準電圧発生回路、４・・・Ｙゲート、５・・・メモ
リセル、６・・・コラムラッチ、７・・・アドレスレジ
スタ・デコーダ、８・・・制御回路、９・・・消去・書
込み電圧発生回路、ｌＯ・・・プログラマブルタイマ、
１１・・・アドレス・データバス、１２・・・アドレス
バス、１３゜１４・・・データバス。
Claims (1)
- ＣＰＵとプログラム可能な不揮発性メモリとを有するＩ
Ｃカードであって、前記不揮発性メモリを構成するメモ
リトランジスタの消去時および書込み時のしきい値と規
格値とを比較する比較手段と、前記メモリトランジスタ
への書込み時間を設定する設定手段とを備え、前記ＣＰ
Ｕは、前記不揮発性メモリに対して消去、書込み、読出
しを行ない、前記比較手段によって前記しきい値が規格
値外と判定した場合に書込み時間を増加させて再度前記
しきい値の判定を行なうことを特徴とするＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106018A JPH043396A (ja) | 1990-04-20 | 1990-04-20 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106018A JPH043396A (ja) | 1990-04-20 | 1990-04-20 | Ｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043396A true JPH043396A (ja) | 1992-01-08 |
Family
ID=14422918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106018A Pending JPH043396A (ja) | 1990-04-20 | 1990-04-20 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043396A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335400A (ja) * | 1995-03-21 | 1996-12-17 | Hyundai Electron Ind Co Ltd | 不揮発性メモリセルの限界電圧自動検証回路及びこれを利用した不揮発性メモリセルのプログラム及び消去状態の確認方法 |
| JP2000090678A (ja) * | 1998-09-10 | 2000-03-31 | Hitachi Ltd | 不揮発性メモリ及びシステム |
| JP2005250619A (ja) * | 2004-03-02 | 2005-09-15 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置およびその書き換え方法 |
-
1990
- 1990-04-20 JP JP2106018A patent/JPH043396A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335400A (ja) * | 1995-03-21 | 1996-12-17 | Hyundai Electron Ind Co Ltd | 不揮発性メモリセルの限界電圧自動検証回路及びこれを利用した不揮発性メモリセルのプログラム及び消去状態の確認方法 |
| JP2000090678A (ja) * | 1998-09-10 | 2000-03-31 | Hitachi Ltd | 不揮発性メモリ及びシステム |
| JP2005250619A (ja) * | 2004-03-02 | 2005-09-15 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置およびその書き換え方法 |
| JP4645043B2 (ja) * | 2004-03-02 | 2011-03-09 | パナソニック株式会社 | メモリーコントローラ、不揮発性記憶装置および不揮発性メモリシステム |
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