KR20060115129A

KR20060115129A - 메모리 장치의 소거 전압 디스차지 방법

Info

Publication number: KR20060115129A
Application number: KR1020050037475A
Authority: KR
Inventors: 이진욱; 이진엽
Original assignee: 삼성전자주식회사
Priority date: 2005-05-04
Filing date: 2005-05-04
Publication date: 2006-11-08
Also published as: US20060250854A1; US7369442B2; KR100688545B1; JP2006313611A; JP5063909B2

Abstract

반도체 메모리 장치의 CSL(common source line)을 1차 디스차지 하는 단계, 1차 디스차지 하는 동안 CSL 의 전압을 검출하는 단계, 검출된 CSL 전압을 소정 기준 전압과 비교하는 단계, 및 검출된 CSL 전압이 소정 기준 전압보다 작은 경우, CSL을 2차 디스차지 하는 단계를 포함하는 반도체 메모리 장치의 소거 전압 디스차지 방법이 개시된다.

NAND 플래시 메모리, 소거 동작, 소거 전압 디스차지

Description

메모리 장치의 소거 전압 디스차지 방법{Erase discharge method of memory device}

도 1은 종래의 NAND 플래시 메모리 장치의 디스차지 회로를 나타낸다.

도 2는 도 1에 도시된 제1 및 제2 디스차지 제어 신호를 나타낸 타이밍도이다.

도 3은 본 발명에 따른 NAND 플래시메모리 장치의 디스차지 회로를 나타낸다.

도 4는 도 3에 도시된 비교부에서의 디스차지 동작에 따른 입력 전압 변화를 나타낸 그래프이다.

도 5는 도 3에 도시왼 본 발명에 따른 디스차지 제어 신호를 나타낸 타이밍도이다.

본 발명은 비 휘발성 반도체 메모리 장치에 관한 것으로, 구체적으로는, 반도체 메모리 장치의 소거 전압을 디스차지하는 방법 및 이를 이용한 메모리 장치에 관한 것이다.

반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 비 휘발성 반도체 메모리 장치의 예가 NAND 형 플래시 메모리장치이다.

NAND 형 플래시 메모리 장치는, 파워-오프시 데이터를 그대로 유지하기 때문에, 휴대용 단말기, 휴대용 컴퓨터 등에 폭넓게 사용되고 있다.

한편, 이러한 NAND 플래시 메모리 장치는 데이터의 소거(Erase) 동작 후 소거 전압을 디스차지 할 필요가 있다.

NAND 플래시 메모리는 NAND 스트링들을 포함하는 셀 어레이를 갖는다. 상기 NAND 스트링들 각각은 직렬로 연결된 일련의 셀 트랜지스터들을 포함한다. 각 NAND 스트링은 직렬로 연결된 제1 선택 트랜지스터, 다수개의 셀 트랜지스터들 및 제2 선택 트랜지스터를 구비하고, 제1 트랜지스터는 대응하는 비트라인에 연결된 드레인을 갖는다. 일반적으로 셀 어레이의 하나의 열 내에 있는 모든 NAND 스트링들은 동일한 비트라인을 공유한다. 또한, 제2 선택 트랜지스터는 NAND 스트링을 포함하는 섹터에 대하여 공통 소스 라인(Common Source Line; CSL)에 연결되는 소스 라인을 갖는다. NAND 플래시 메모리의 디스차지 동작은 이 CSL이 연결된 X 디코더 회로(미도시)에서 수행될 수 있고, X 디코더 회로는 이러한 디스차지 동작을 수행하기 위한 디스차지 회로를 포함한다.

도 1을 참조하면, 종래의 디스차지 회로(100)는 공통 소스 라인(CSL)에 연결된 제1 노드(106), 제1 노드(106)와 제2 노드(108) 사이에 연결된 제1 고전압 공핍 트랜지스터(High voltage depletion Transistor; H1), 제1 노드(106)와 접지 전압 사이에 직렬로 연결된 저항(R), 제2 고전압 공핍 트랜지스터(H2), 제1 NMOS 트랜지스터(N1)를 구비하고, 또한, 전원 전압과 제2 노드(108) 사이에 직렬로 연결된 PMOS 트랜지스터(P1), 제3 고전압 공핍 트랜지스터(H3)를 구비하고, 또한, 제2 노드(108)와 접지 전압 사이에 제2 NMOS 트랜지스터(N2)를 구비한다.

제1 및 제2 고전압 공핍 트랜지스터(H1, H2)의 게이트는 전원 전압에 연결되어 있고, 제3 고전압 공핍 트랜지스터(H3)의 게이트는 접지 전압에 연결된다.

한편, PMOS 트랜지스터(P1)의 게이트에는 프로그램 제어신호(110)가 인가된다. 프로그램 제어신호(110)는 메모리 셀로의 데이터 프로그램 시 인가되는 제어 신호로 CSL 에 전원전압보다 낮은 전압을 인가하는 기능을 한다. 따라서, CSL 라인을 1.2 V 정도로 설정하여 프로그램 시 커플링 문제를 해결하도록 한다.

한편, 제1 및 제2 고전압 공핍 트랜지스터(H1, H2)는 제1 및 제2 NMOS 트랜지스터(N1, N2)를 보호하며, 제3 고전압 공핍 트랜지스터(H3)는 PMOS 트랜지스터(P1)를 보호한다.

그리고, 제1 NMOS 트랜지스터(N1)의 게이트에는 제1 디스차지 제어신호(112)가 인가되고, 제2 NMOS 트랜지스터(N2)의 게이트에는 제2 디스차지 제어신호(114)가 인가된다.

한편, 도 1에서의 CSL 은 NAND 플래시의 직렬로 연결된 NAND 형 메모리 셀 의 NAND 스트링에 공통적으로 연결된다.

도 1 및 도 2를 참조하여 종래의 디스차지 회로의 동작을 설명한다.

NAND 플래시 메모리가 메모리 셀을 프로그램(Program) 하는 경우에는 CSL 의 전압은 1.2 V 정도로 설정되고, 메모리 셀의 데이터를 판독(Read)하는 경우에는 CSL 의 전압을 0V로 설정하여 판독한다. 한편, 메모리 셀의 데이터를 소거(Erase) 하는 경우에는 CSL 이 20V 정도로 고전압으로 설정된다. 따라서, 소거 동작이 완료되면, CSL를 디스차지할 필요가 있다.

종래의 디스차지 방법은, 타이머를 이용하여 저항 경로를 이용한 1차 디스차지 후 일정 시간(T)이 경과하면 2차 디스차지를 실시한다.

도 2에 나타낸 바와 같이, 데이터의 소거가 완료되면, 제1 디스차지 제어 신호가 논리 하이로 천이되고, 일정 시간(T) 후 제2 디스차지 제어신호가 논리 하이로 천이된다.

다시 도 1을 참조하면, 제1 디스차지 제어신호(112)가 논리 하이가 되면, 제1 NMOS 트랜지스터(N1)는 턴 온 되고, 저항(R)이 있는 제1 경로(102)를 따라 CSL 이 디스차지 된다. 그런 다음, 제2 디스차지 제어신호(114)가 논리 하이가 되면, 제2 NMOS 트랜지스터(N2)도 턴 온 되어 제1 경로(102) 및 제2 경로(104)를 따라 CSL이 디스차지 된다.

하지만, 이러한 종래의 디스차지 방법에서는 1차 디스차지 후 2차 디스차지 가 시행되는 타이밍 관계는 자동 타이머(Auto timer)를 통해 미리 설정된다. 이와 같은 방식의 경우 소거 타임(Erase time; tERS)을 줄일 경우 정확한 복원 시간을 정하기 어려운 문제가 있다.

본 발명이 이루고자 하는 기술적 과제는, 메모리 셀의 소거 시 1차 디스차지 후 2차 디스차지를 시행하는 시기를 CSL 전압에 따라 정하여 소거 타임을 결정할 수 있도록 하는 데 있다.

상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 반도체 메모리 장치의 소거 전압 디스차지 방법은, 상기 반도체 메모리 장치의 CSL(common source line)을 1차 디스차지 하는 단계, 상기 1차 디스차지 하는 동안 상기 CSL 의 전압을 검출하는 단계, 상기 검출된 CSL 전압을 소정 기준 전압과 비교하는 단계, 및 상기 검출된 CSL 전압이 상기 소정 기준 전압보다 작은 경우, 상기 CSL을 2차 디스차지 하는 단계를 포함한다.

상기 1차 디스차지 단계는, 데이터 소거 완료에 응답하여 제1 디스차지 제어 신호를 생성하는 단계, 상기 제1 디스차지 제어 신호에 응답하여 제1 경로 상의 스위치를 턴 온 시키는 단계, 및 상기 CSL을 상기 제1 경로를 따라 디스차지 하는 단계를 포함하며, 상기 제2 디스차지 단계는, 상기 검출된 CSL 전압이 상기 소정 기준 전압보다 작은 경우 제2 디스차지 제어 신호를 생성하는 단계, 상기 제2 디스차지 제어 신호에 응답하여 제2 경로 상의 스위치를 턴 온 시키는 단계, 및 상기 CSL 을 상기 제2 경로를 따라 디스차지 하는 단계를 포함한다.

본 발명의 다른 특징에 따르면, 반도체 메모리 장치의 디스차지 회로는, 반도체 메모리 장치의 메모리 셀에 연결된 CSL(common source line), 상기 CSL의 소거 전압(Erase voltage)을 디스차지 하는 경우, 상기 CSL을 그라운드와 연결하여 상기 CSL을 1차 디스차지 하는 제1 디스차지 제어부, 상기 CSL의 전압을 소정 기준 전압과 비교하여 그 비교 결과 소정 제어 신호를 출력하는 검출부, 및 상기 소정 제어 신호에 응답하여 상기 CSL을 2차 디스차지하는 제2 디스차지 제어부를 포함한다.

일 실시예에서, 상기 제1 디스차지 제어부는 제1 디스차지 제어 신호에 응답하여 상기 CSL을 상기 그라운드에 연결하며, 상기 제2 디스차지 제어부는 제2 디스차지 제어 신호에 응답하여 상기 CSL을 상기 그라운드에 연결하며, 상기 제1 디스차지 제어 신호는 상기 CSL의 디스차지를 지시하는 제어신호이며, 상기 제2 디스차지 제어 신호는 상기 검출부에서 출력되는 상기 소정 제어 신호이다.

일 실시예에서, 검출부는, 상기 CSL 전압을 입력받는 제1 입력단, 상기 기준 전압을 입력받는 제2 입력단 및 비교 결과를 출력하는 출력단를 포함하는 전압 비교부, 및 상기 전압 비교부의 출력단에 연결되어, 상기 비교 결과에 따라 상기 제2 디스차지 제어 신호를 발생하는 제2 디스차지 제어 신호 발생부 더 포함한다.

바람직하게는, 상기 제2 디스차지 제어 신호 발생부는 상기 CSL 전압이 상기 기준 전압이하로 디스차지 되는 시점에 상기 제2 디스차지 제어 신호를 발생한다.

한편, 검출부는, 상기 CSL 전압을 분배하기 위해 직렬로 연결된 2 이상의 저 항들로 구성된 전압 분배부를 더 포함하며, 상기 전압 비교부의 제1 입력단는 상기 전압 분배부에서 출력된 전압이 입력된다.

또한, 상기 디스차지 회로는, 제1 노드와 제2 노드 사이에 연결된 제1 고전압 공핍 트랜지스터를 구비하고, 상기 제1 노드는 상기 CSL 에 연결되며, 상기 제1 디스차지 제어부는, 상기 제1 노드와 접지 전압 사이에 직렬로 연결된 저항, 제2 고전압 공핍 트랜지스터 및 제1 NMOS 트랜지스터를 구비하며, 상기 제1 NMOS 트랜지스터의 게이트에는 상기 제1 디스차지 제어신호가 인가되고, 상기 제2 디스차지 제어부는, 상기 제2 노드와 상기 접지 전압 사이에 연결된 제2 NMOS 트랜지스터를 구비하며, 상기 제2 NMOS 트랜지스터의 게이트에는 상기 제2 디스차지 제어신호가 인가된다.

본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3을 참조하면 본 발명에 따른 디스차지 회로(300)는 CSL 에 연결된 제1 노드(306), 제1 노드(306)과 제2 노드(308) 사이에 연결된 제1 고전압 공핍 트랜지 스터(H1), 제1 노드(306)와 접지 전압 사이에 직렬로 연결된 제1 저항(R1), 제2 고전압 공핍 트랜지스터(H2), 및 제1 NMOS 트랜지스터(N1)를 구비하고, 또한, 전원 전압과 제2 노드(308) 사이에 직렬로 연결된 PMOS 트랜지스터(P1) 및 제3 고전압 공핍 트랜지스터(H3)를 구비하고, 또한 제2 노드(308)와 접지 전압 사이에 연결되 제2 NMOS 트랜지스터(N2)를 구비한다. 또한, 제1 노드(306)와 접지 전압 사이에 직렬로 연결된 제2 및 제3 저항(R2, R3)을 구비하고, 제2 저항(R2) 및 제3 저항(R3)의 연결 노드에 연결된 비교기(306)와 제2 디스차지 제어신호 발생부(308)를 구비한다.

비교기(306)는 제2 저항(R2)와 제3 저항(R3)의 연결 노드의 신호가 입력되는 제1 입력단과 기준 전압 신호가 입력되는 제2 입력단을 구비하고, 이 두 신호를 비교하여 비교 결과를 제2 디스차지 제어신호 발생부(312)로 출력한다. 제2 디스차지 제어신호 발생부(312)는 상기 비교부(310)의 결과에 응답하여 논리 하이의 레벨을 갖는 제2 디스차지 제어신호(318)를 발생시킨다. 바람직한 실시예에서, 제2 디스차지 제어신호 발생부(312)는 제2 저항(R2) 및 제3 저항(R3)의 연결 노드의 전압이 기준 전압보다 낮아지면 제2 디스차지 제어신호(318)를 발생한다.

제1 및 제2 고전압 공핍 트랜지스터(H1, H2)의 게이트는 전원 전압에 연결되고, 제3 고전압 공핍 트랜지스터(H3)의 게이트는 접지 전압에 연결된다.

PMOS 트랜지스터(P1)의 게이트에는 프로그램 제어신호(314)가 인가된다. 프로그램 제어신호(314)는 메모리 셀로의 데이터 프로그램 시 인가되는 제어 신호로 PMOS 트랜지스터(P1)을 턴온 시켜 CSL 에 일정전압을 인가하는 기능을 한다.

그리고, 제1 NMOS 트랜지스터(N1)의 게이트에는 제1 디스차지 제어신호(316)가 인가되고, 제2 NMOS 트랜지스터(N2)의 게이트에는 제2 디스차지 제어신호(318)가 인가된다. 상술한 바와 같이 제2 디스차지 제어신호(318)는 제2 디스차지 제어신호 발생부(312)에서 출력된다.

비교부(310)의 제1 입력단에는 CSL 에 연결된 전압(Vcsl) 이 인가되고, 제2 입력단에는 기준 전압(Vref)가 인가된다. 제1 디스차지가 진행되면, CSL 의 전압은 낮아지시 시작한다. 그리고, CSL 의 전압이 기준 전압(Vref)보다 낮아지는 시점(T2)이 되면, 비교부(310)는 그 결과를 제2 디스차지 제어신호 발생부(312)로 출력하고, 제2 디스차지 제어신호 발생부(312)는 비교부(310)의 결과에 응답하여 제2 디스차지 제어신호를 생성한다.

즉, 본 발명에 따른 디스차지 회로(300)는 미리 정해진 시점(T)에 제2 디스차지 제어 신호를 발생하는 방법을 사용하지 않고, CSL 전압이 소정 전압 이하로 디스차지된 시점(T2)을 검출하고 이 시점에서 제2 디스차지 제어 신호를 발생한다.

도 5는 도 3에 도시된 본 발명에 따른 디스차지 제어 신호를 나타낸 타이밍도이다.

이하. 도 3 내지 도 5를 참조하여 본 발명에 따른 디스차지 회로의 동작을 설명한다.

먼저, 도 5에 도시된 바와 같이 데이터의 소거가 완료되면, 제1 디스차지 제어 신호가 논리 하이로 천이되어, 제1 디스차지 동작을 수행한다.

그러면, 도 3에 도시된 바와 같이, 제1 NMOS 트랜지스터(N1)가 턴 온 되어 제1 저항(R1)이 있는 제1 경로(302)를 따라 CSL이 디스차지 된다. CSL 이 디스차지 되면서 CSL의 전압은 도 4에 도시된 바와 같이 낮아지고, 비교부(310)는 이 CSL 전압(Vcsl)과 기준 전압(Vref)을 비교한다. 그리고, 제2 디스차지 제어신호 발생부(312)는 CSL 전압이 기준 전압보다 낮아지는 시점(T2)에서 제2 디스차지 제어신호(318)를 생성하여 제2 디스차지를 수행한다.

제2 디스차지의 경우 제2 디스차지 제어신호가 제2 NMOS 트랜지스터(N2)에 인가되면 제2 NMOS 트랜지스터(N2)는 턴 온 되고 제2 경로(304)를 따라 CSL 이 디스차지 된다.

본 발명에 따른 NAND 플래시 메모리의 디스차지 회로 및 방법에서는 소거 전압의 디스차지 시 CSL 전압을 검출할 수 있는 검출부(310 및 312)를 통해 기준 전압과 CSL 전압을 비교하여 CSL 전압이 작을 경우 이를 이용하여 2차 디스차지를 수행한다. 이와 같은 방법을 이용하면, 2차 디스차지를 수행하는 최적의 타이밍을 자동 검출할 수 있으며, 소거 시간(Erase time)을 줄일 때 정확한 복원 시간을 정할 수 있다.

한편, 본 발명의 일 실시예에서는, 제2 디스차지 동작이 제1 디스차지 동작 과 함께 진행되는 예가 설명되었지만, 제2 디스차지 동작은 제1 디스차지 동작이 완료된 후 별도로 진행될 수도 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 반도체 메모리 장치에 따르면, 데이터의 소거 동작 시 1차 디스차지 후 2차 디스차지를 수행할 시기를 정확히 검출하여 정확한 복원 시간을 정할 수 있다.

Claims

반도체 메모리 장치의 소거 전압 디스차지 방법에 있어서,

상기 반도체 메모리 장치의 CSL(common source line)을 1차 디스차지 하는 단계;

상기 1차 디스차지 하는 동안 상기 CSL 의 전압을 검출하는 단계;

상기 검출된 CSL 전압을 소정 기준 전압과 비교하는 단계; 및

상기 검출된 CSL 전압이 상기 소정 기준 전압보다 작은 경우, 상기 CSL을 2차 디스차지 하는 단계를 포함하는 것을 특징으로 하는 디스차지 방법.
제 1 항에 있어서,

상기 1차 디스차지 단계는,

데이터 소거 완료에 응답하여 제1 디스차지 제어 신호를 생성하는 단계;

상기 제1 디스차지 제어 신호에 응답하여 제1 경로 상의 스위치를 턴 온 시키는 단계; 및

상기 CSL을 상기 제1 경로를 따라 디스차지 하는 단계를 포함하는 것을 특징으로 하는 디스차지 방법.
제 2 항에 있어서,

상기 제2 디스차지 단계는,

상기 검출된 CSL 전압이 상기 소정 기준 전압보다 작은 경우 제2 디스차지 제어 신호를 생성하는 단계;

상기 제2 디스차지 제어 신호에 응답하여 제2 경로 상의 스위치를 턴 온 시키는 단계; 및

상기 CSL을 상기 제2 경로를 따라 디스차지 하는 단계를 포함하는 것을 특징으로 하는 디스차지 방법.
제 1 항에 있어서,

상기 제2 디스차지 단계는, 상기 제1 디스차지 단계와 함께 수행되며,

상기 디스차지 방법은,

상기 CSL 의 디스차지가 완료되면, 상기 제1 디스차지 및 상기 제2 디스차지를 종료하는 단계를 더 포함하는 것을 특징으로 하는 디스차지 방법.
제 1 항에 있어서,

상기 제2 디스차지 단계는, 상기 제1 디스차지 단계가 종료됨과 동시에 수행되며,

상기 디스차지 방법은,

상기 CSL 의 디스차지가 완료되면, 상기 제2 디스차지를 종료하는 단계를 더 포함하는 것을 특징으로 하는 디스차지 방법.
제 1 항에 있어서,

상기 반도체 메모리 장치는 비 휘발성 반도체 메모리 장치인 것을 특징으로 하는 디스차지 방법.
제 6 항에 있어서,

상기 비 휘발성 반도체 메모리 장치는 NAND 형 플래시 메모리인 것을 특징으로 하는 디스차지 방법.
비 휘발성 반도체 메모리 장치의 디스차지 회로에 있어서,

반도체 메모리 장치의 메모리 셀에 연결된 CSL(common source line);

상기 CSL의 소거 전압(Erase voltage)을 디스차지 하는 경우, 상기 CSL을 그라운드와 연결하여 상기 CSL을 1차 디스차지 하는 제1 디스차지 제어부;

상기 CSL의 전압을 소정 기준 전압과 비교하여 그 비교 결과 소정 제어 신호를 출력하는 검출부; 및

상기 소정 제어 신호에 응답하여 상기 CSL을 2차 디스차지하는 제2 디스차지 제어부를 포함하는 디스차지 회로.
제 8 항에 있어서,

상기 제1 디스차지 제어부는 제1 디스차지 제어 신호에 응답하여 상기 CSL을 상기 그라운드에 연결하며,

상기 제2 디스차지 제어부는 제2 디스차지 제어 신호에 응답하여 상기 CSL을 상기 그라운드에 연결하며,

상기 제1 디스차지 제어 신호는 상기 CSL의 디스차지를 지시하는 제어신호이며

상기 제2 디스차지 제어 신호는 상기 검출부에서 출력되는 상기 소정 제어 신호인 것을 특징으로 하는 디스차지 회로.
제 9 항에 있어서,

상기 검출부는

상기 CSL 전압을 입력받는 제1 입력단, 상기 기준 전압을 입력받는 제2 입력단 및 비교 결과를 출력하는 출력단를 포함하는 전압 비교부; 및

상기 전압 비교부의 출력단에 연결되어, 상기 비교 결과에 따라 상기 제2 디스차지 제어 신호를 발생하는 제2 디스차지 제어 신호 발생부 더 포함하는 것을 특징으로 하는 디스차지 회로.
제 10 항에 있어서,

상기 제2 디스차지 제어 신호 발생부는 상기 CSL 전압이 상기 기준 전압이하로 디스차지 되는 시점에 상기 제2 디스차지 제어 신호를 발생하는 것을 특징으로 하는 디스차지 회로.
제 9 항에 있어서,

상기 검출부는

상기 CSL 전압을 분배하기 위해 직렬로 연결된 2 이상의 저항들로 구성된 전압 분배부를 더 포함하며, 상기 전압 비교부의 제1 입력단는 상기 전압 분배부에서 출력된 전압이 입력되는 것을 특징으로 하는 디스차지 회로.
제 8 항에 있어서,

상기 디스차지 회로는,

제1 노드와 제2 노드 사이에 연결된 제1 고전압 공핍 트랜지스터를 구비하고, 상기 제1 노드는 상기 CSL 에 연결되며,

상기 제1 디스차지 제어부는,

상기 제1 노드와 접지 전압 사이에 직렬로 연결된 저항, 제2 고전압 공핍 트랜지스터 및 제1 NMOS 트랜지스터를 구비하며, 상기 제1 NMOS 트랜지스터의 게이트에는 상기 제1 디스차지 제어신호가 인가되고,

상기 제2 디스차지 제어부는,

상기 제2 노드와 상기 접지 전압 사이에 연결된 제2 NMOS 트랜지스터를 구비하며, 상기 제2 NMOS 트랜지스터의 게이트에는 상기 제2 디스차지 제어신호가 인가되는 것을 특징으로 하는 디스차지 회로.
제 13 항에 있어서,

상기 제1 및 제2 고전압 공핍 트랜지스터의 게이트에는 전원 전압이 인가되는 것을 특징으로 하는 디스차지 회로.
제 9 항에 있어서,

상기 제2 디스차지 제어신호가 액티브 상태인 경우에는 상기 제1 디스차지 제어신호도 액티브 상태이며,

상기 디스차지 회로는,

상기 CSL 의 디스차지가 완료되면, 상기 제1 및 제2 디스차지 제어신호를 디스에이블 시키는 것을 특징으로 하는 디스차지 회로.
제 9 항에 있어서,

상기 디스차지 회로는,

상기 제2 디스차지 제어 신호가 액티브 상태가 되면, 상기 제1 디스차지 제어신호를 디스에이블 시키며,

상기 CSL 의 디스차지가 완료되면, 상기 제2 디스차지 제어신호를 디스에이블 시키는 것을 특징으로 하는 디스차지 회로.
제 8 항에 있어서,

상기 비 휘발성 반도체 메모리 장치는 NAND 형 플래시 메모리인 것을 특징으로 하는 디스차지 회로.