KR19990065876A - 반도체 메모리 장치 - Google Patents

Abstract

정보를 저장하기 위한 메모리 셀들 및; 상기 메모리 셀들에 저장된 데이터를 감지하고 증폭하기 위한 감지 증폭기를 포함하는 본 발명의 반도체 메모리 장치는 상기 메모리 셀들 중 어드레싱된 메모리 셀에/로부터 데이터를/로부터 기입/독출을 알리는 신호가 기입 동작에서 독출 동작으로 천이될 때 제 1 숏 펄스를 발생하는 제 1 숏 펄스 발생기와; 상기 어드레싱된 메모리 셀에/로부터 데이터를/로부터 기입/독출을 알리는 상기 신호가 기입 동작에서 독출 동작으로 천이될 때 제 2 숏 펄스를 발생하는 제 2 숏 펄스 발생기와; 상기 제 1 및 제 2 숏 펄스들을 합하기 위한 서메이터 및; 상기 서메이터에 의해서 합해진 펄스에 응답해서 상기 감지 증폭기를 제어하기 위한 제어 신호를 발생하는 어드레스 천이 검출기를 포함한다.

Description

반도체 메모리 장치(SEMICONDUCTOR MEMORY DEVICE)

본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 어드레스 천이 구조를 사용하는 반도체 메모리 장치에 관한 것이다.

도 1은 노어형 플래시 메모리 셀의 구조를 보여주는 단면도이다. 플래시 메모리 셀은, 도 1에 도시된 바와같이, P형 반도체 기판 (2)의 표면에 채널 영역을 사이에 두고 N+ 불순물로 형성된 소오스 (3) 및 드레인 (4)과, 상기 채널 영역 상에 100Å 이하의 얇은 절연막 (7)을 사이에 두고 형성된 플로팅 게이트 (floating gate) (6)와, 상기 플로팅 게이트 (floating gate) (6) 상에 절연막 (예를들면, ONO막) (9)을 사이에 두고 형성된 제어 게이트 (control gate) (8)를 갖는다. 그리고, 상기 소오스 (3), 상기 드레인 (4), 상기 제어 게이트 (8), 그리고 상기 반도체 기판 (2)은 각각 프로그램, 소거, 그리고 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들 (Vs), (Vd), (Vg), 그리고 (Vb)에 연결되어 있다.

통상적인 플래시 메모리의 프로그램 동작에 의하면, 드레인 영역 (4)과 인접한 채널 영역에서 플로팅 게이트 (8)로의 핫 일렉트론 인젝션 (hot electron injection)이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 상기한 전자 주입은 상기 소오스 영역 (3)과 상기 P형 반도체 기판 (2)을 접지시키고, 상기 제어 게이트 전극 (Vg)에 높은 고전압 (예를들면, +10V)을 인가하고, 그리고 상기 드레인 영역 (4)에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V∼6V)을 인가함으로써 이루어진다. 이러한 전압 인가 조건에 따라 플래시 메모리 셀이 프로그램되면, 즉 음의 전하 (negative charge)가 상기 플로팅 게이트 (6)에 충분히 축적되면, 상기 플로팅 게이트 (6)에 축적된 (또는 포획된) (-) 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 드레솔드 전압 (threshold voltage)을 높이는 역할을 한다.

통상적으로, 독출 동작의 전압 인가 조건은 플래시 메모리 셀의 상기 드레인 영역 (4)에 양의 전압 (예를들면, 1V)을 인가하고, 그것의 제어 게이트 (8)에 소정 전압 (예를들면, 전원 전압 또는 약 4.5V)을 인가하고, 그리고 그것의 소오스 영역 (3)에 0V를 인가하는 것이다. 상기한 조건에 따라 독출 동작이 수행되면, 상기한 핫 일렉트론 인젝션 방법에 의해서 그것의 드레솔드 전압이 높아진, 즉 프로그램된 플래시 메모리 셀은 그것의 드레인 영역 (4)로부터 그것의 소오스 영역 (3)으로 전류가 주입되는 것이 방지된다. 이때, 상기 프로그램된 플래시 메모리 셀은 오프 (off)되었다고 하며, 그것의 드레솔드 전압은, 통상적으로, 약 6V∼7V 사이의 분포를 갖는다.

계속해서, 플래시 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판 (2), 즉 벌크 영역, 에서 상기 제어 게이트 (8)로의 F-N 터널링 (Fowler-Nordheim tunneling)을 발생시킴으로써 메모리 셀은 소거된다. 일반적으로, 상기 F-N 터널링은 음의 고전압 (예를들면, -10V)을 상기 제어 게이트 (8)에 인가하고, 상기 벌크 영역 (2)과 상기 제어 게이트 (8) 사이의 F-N 터널링을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V)을 인가함으로써 이루어진다. 이때, 그것의 드레인 영역 (4)은 소거의 효과를 극대화시키기 위해 고 임피던스 상태 (high impedance state) (예를들면, 플로팅 상태)로 유지된다. 이러한 소거 조건에 따른 전압들을 대응하는 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)으로 인가하면, 상기 제어 게이트 (8)와 상기 벌크 영역 (2) 사이에 강한 전계가 형성된다. 이로인해 상기한 F-N 터널링이 발생되고, 그 결과 프로그램된 셀의 플로팅 게이트 (6) 내의 음의 전하는 그것의 소오스 영역 (3)으로 방출된다.

통상적으로, 상기 F-N 터널링은 6∼7MV/cm의 전계 (electric field)가 상기 절연막 (7) 사이에 형성되었을 때 발생된다. 이는 플로팅 게이트 (6)와 벌크 영역 (2) 사이에 100Å 이하의 상기 얇은 절연막 (7)이 형성되어 있기 때문에 가능하다. 상기 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 플로팅 게이트 (6)으로부터 벌크 영역 (2)으로 방전 (또는 방출)되는 것은, 일련의 독출 동작이 수행되는 동안, 상기 소거된 플래시 메모리 셀의 드레솔드 전압을 낮추는 역할을 한다.

일반적인 플래시 메모리 셀 어레이 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수 개의 셀들이 함께 연결되며, 이로인해 상기한 소거 방법에 따라 소거 동작이 수행될 경우 복수 개의 메모리 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역 (2)이 분리된 영역에 따라 결정된다. {예를들면, 64K byte : 이하, 섹터(sector)라 칭한다.} 일련의 독출 동작이 수행되는 동안 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 제어 게이트 (8)에 일정 전압을 인가하면, 드레인 영역 (4)로부터 소오스 영역 (3)으로 전류 통로 (current path)가 형성된다. 이러한 플래시 메모리 셀은 온 (on)되었다고 하며, 그것의 드레솔드 전압은 약 1V∼3V 사이의 분포를 갖는다. 표 1은 플래시 메모리 셀에 대한 프로그램, 소거, 및 독출 동작시 각 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)에 인가되는 전압 레벨을 보여준다.

[표 1]

동작 모드	Vg	Vd	Vs	Vb
프로그램	+10V	+5V+6V	0V	0V
소 거	-10V	Floating	Floating	+5V
독 출	+4.5V	+1V	0V	0V

상기한 프로그램 방법에 의하면, 적당한 양의 전압 (예컨대, 5∼6V)이 인가되는 선택된 메모리 셀의 드레인 단자 (4)에 접지 전압 (즉, 0V)이 인가되는 상기 메모리 셀의 소오스 단자 (3)로 약 400㎂ 정도의 전류 경로가 발생하게 되며, 상기 전류가 발생하는 동안 채널 영역의 핫 일렉트론은 채널 영역과 플로팅 게이트 사이의 터널 옥사이드 (tunnel oxide) (7)를 통과하여 플로팅 게이트 (6)에 전자가 충전된다. 상기 프로그램 동작은 워드 단위 (즉, 16비트 단위)로 수행되며, 상기 프로그램 동작시의 상기 메모리 셀의 선택된 드레인 단자 (또는, 비트 라인)에 인가되는 5V 정도의 전압은 칩 내부에서 전원 전압으로부터 챠지 펌프 회로 (charge pump circuit)에 의해서 발생된다.

기입 사이클이 활성화되면, 프로그램 명령 혹은 소거 명령을 받아들여서 프로그램 또는 소거 동작을 진행하게 되며, 상기 동작이 종료되어 기입 사이클이 비활성화되면 독출 모드로 진입한다.

도 2는 종래 기술의 데이터 독출 센싱 구조에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.

도 2를 참조하면, 반도체 메모리 장치는 독출 동작에 관련된 회로들의 블록 (100), 숏 펄스 발생기 (short pulse generator) (101), 서메이터 (summator) (102), 어드레스 천이 검출기 (address transition detector) (103), 감지 증폭기 (sense amplifier) (104) 및 기입 동작에 관련된 회로들의 블록 (105)을 포함한다.

상기 기입 회로 블록 (105)은 기입 신호가 활성화되는 동안에 프로그램 또는 소거 명령을 입력으로 선택된 셀에 대한 프로그램이나 소거를 수행한다. 상기 독출 회로 블럭 (100)은 외부의 입력을 받는 어드레스 버퍼 및 셀을 선택하기 위한 디코딩 회로들로 구성되어 있다. 상기 독출 회로 블록 (100)의 신호들 중 하나가 숏 펄스 발생기 (101)의 입력이 된다. 상기 숏 펄스 발생기 (101)는 어드레스 변화를 탐지하여 어드레스 변화가 있을 때마다 숏 펄스를 발생시켜주는 회로이다. 상기 숏 펄스는 서메이터 (102)의 입력이 된다.

상기 서메이터 (102)는 숏 펄스를 입력으로 하여 여러 개의 펄스를 하나로 모아주는 회로이다. 상기 어드레스 천이 검출기 (103)는 상기 서메이터 (102)의 출력을 입력으로 하여 적절한 크기를 갖는 펄스를 발생시키며, 상기 펄스를 이용하여 상기 감지 증폭기 (104)를 제어한다.

상기 감지 증폭기 (104)는 상기 어드레스 천이 검출기 (103)로부터의 펄스가 활성화되는 구간에서 동작하여 프로그램 혹은 소거된 셀의 상태를 판독한다. 어드레스 천이가 없을 때에는 상기 어드레스 천이 검출기 (103)으로부터 펄스가 발생되지 않기 때문에 상기 검출기 (103)의 제어를 받는 감지 증폭기 (104)가 동작하지 않게 된다. 이는 감지 증폭기 (104)를 정해진 구간 동안에 구동하게 함으로써 파워 소모를 줄이고, 고속으로 동작하도록 하기 위한 것이다.

그러므로, 기입 사이클이 활성화되는 구간의 마지막에 입력한 어드레스와 기입 사이클이 비활성화되고, 독출 모드로 진입하는 구간에서 처음 입력한 어드레스가 같으면 어드레스의 어떤 변화가 없기 때문에, 어드레스 천이 검출기 (103)로부터 펄스가 발생되지 않는다. 또한, 상기 검출기 (103)의 제어를 받아 동작하는 감지 증폭기 (104) 역시 동작하지 않게 된다.

결론적으로, 기입 사이클이 종료되기 이전에 입력된 어드레스와 이후의 독출 모드에서 입력된 어드레스가 동일한 어드레스일 경우, 어드레스의 변화를 탐지하여 펄스를 발생시키는 숏 펄스 발생기 (102)가 동작하지 않기 때문에 상기 어드레스 천이 검출기 (103)가 동작하지 않게 되어 프로그램 또는 소거된 셀의 데이터를 읽는 감지 증폭기가 동작하지 않게 된다. 즉, 디바이스 페일이 유발된다.

따라서 본 발명의 목적은 기입 사이클이 비활성화되기 이전에 입력된 어드레스와 이후의 독출 모드에서 입력된 어드레스가 동일하더라도 기입 사이클을 알리는 신호의 천이를 검출하여 숏 펄스 (short pulse)를 발생하는 반도체 메모리 장치를 제공하는 것이다.

도 1은 전기적으로 소거 및 프로그램 가능한 셀의 구조를 보여주는 단면도;

도 2는 종래 기술에 따른 반도체 메모리 장치의 구성을 보여주는 블록도;

도 3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도; 그리고

도 4는 본 발명의 바람직한 실시예에 따른 동작 타이밍도이다.

*도면의 주요 부분에 대한 부호 설명

100, 300 : 독출 회로 블록 101, 201, 301 : 숏 펄스 발생기

102, 402 : 서메이터 103, 403 : 어드레스 천이 검출기

104, 404 : 감지 증폭기 105 : 기입 회로 블록

(구성)

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 정보를 저장하기 위한 메모리 셀들 및; 상기 메모리 셀들에 저장된 데이터를 감지하고 증폭하기 위한 감지 증폭기를 포함하는 반도체 메모리 장치에 있어서: 상기 메모리 셀들 중 어드레싱된 메모리 셀에/로부터 데이터를/로부터 기입/독출을 알리는 신호가 기입 동작에서 독출 동작으로 천이될 때 제 1 숏 펄스를 발생하는 제 1 숏 펄스 발생기와; 상기 어드레싱된 메모리 셀에/로부터 데이터를/로부터 기입/독출을 알리는 상기 신호가 기입 동작에서 독출 동작으로 천이될 때 제 2 숏 펄스를 발생하는 제 2 숏 펄스 발생기와; 상기 제 1 및 제 2 숏 펄스들을 합하기 위한 서메이터 및; 상기 서메이터에 의해서 합해진 펄스에 응답해서 상기 감지 증폭기를 제어하기 위한 제어 신호를 발생하는 어드레스 천이 검출기를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제어 신호의 듀레이션은 상기 어드레스 천이 검출기에 의해서 조정 가능한 것을 특징으로 한다.

(작용)

이와같은 장치에 의해서, 기입 사이클이 비활성화되기 이전에 입력된 어드레스와 계속되는 독출 사이클에서 입력된 어드레스가 동일하더라도 기입 및 독출 사이클을 알리는 신호의 상태 천이를 검출하여서 숏 펄스를 발생한다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.

다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.

도 3을 참조하면, 본 발명의 신규한 반도체 메모리 장치에 있어서, 기입 사이클이 비활성화되기 이전에 입력된 어드레스와 계속되는 독출 사이클에서 입력된 어드레스가 동일하더라도 기입 및 독출 사이클을 알리는 신호의 상태 천이를 검출하여서 숏 펄스를 발생한다. 그 결과, 어드레스 천이 검출기 (address transition detector)로부터 펄스가 발생되며, 디비이스 페일을 방지할 수 있다.

다시 도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다. 그리고, 도 4는 본 발명의 바람직한 실시예에 따른 동작 타이밍도이다.

본 발명의 반도체 메모리 장치는 기입 회로 블럭 (write circuit block) (200), 제 1 숏 펄스 발생기 (first short pulse generator) (201), 독출 회로 블럭 (read circuit block) (300), 제 2 숏 펄스 발생기 (second short pulse generator) (301), 서메이터 (summator) (402), 어드레스 천이 검출기 (address transition detector) (403) 및 감지 증폭기 (sense amplifier) (404)를 포함한다.

상기 기입 회로 블럭 (200)은 기입 신호가 활성화되는 동안에 프로그램 또는 소거 명령을 입력으로 받아 선택된 셀에 대한 프로그램이나 소거를 수행한다 (도 4의 a 참조). 상기 제 1 숏 펄스 발생기 (201)는 상기 기입 회로 블럭 (200)의 출력 중 하나의 신호를 입력으로 하여 기입 사이클 종료 전 입력된 어드레스와 종료 후 독출 모드 후의 어드레스의 변화가 없더라도 기입 사이클의 종료 신호를 입력으로 하여, 도 4에 도시된 바와같이, 숏 펄스 (SPGw)를 발생한다. 상기 독출 회로 블럭 (300)은 외부의 입력을 받는 어드레스 버퍼 및 셀을 선택하기 위한 디코딩 회로들로 구성되어 있다. 상기 독출 회로 블럭 (300)의 신호들 중 하나가 제 2 숏 펄스 발생기 (301)의 입력이 된다. 상기 제 2 숏 펄스 발생기 (301)는 어드레스의 변화를 검출하여 변화가 있을 시, 도 4에 도시된 바와같이, 숏 펄스 (SPGr)를 발생한다.

상기 서메이터 (402)는 상기 제 1 및 제 2 숏 펄스 발생기 (201) 및 (301)로부터 발생된 신호들 (SPGw) 및 (SPGr)을, 도 4에 도시된 바와같이, 하나의 펄스 (SUM)로 합해준다. 상기 어드레스 천이 검출기 (403)는 상기 서메이터 (402)의 출력 (SUM)을 입력으로 하여 적절한 폭을 갖는 펄스 (ATD)를 발생하여서 상기 감지 증폭기 (404)를 제어한다. 상기 감지 증폭기 (404)는 상기 펄스 (ATD)가 활성화되는 구간에서 동작하여 프로그램 또는 소거된 셀의 상태를 판독한다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와같이, 기입 사이클이 비활성화되기 이전에 입력된 어드레스와 비활성화된 후 독출 모드로 진입된 후 입력된 어드레스가 동일하더라도 기입 및 독출 사이클을 알리는 신호의 상태 천이를 검출하여 숏 펄스 (SPGw)를 발생함으로써 디바이스 페일을 방지할 수 있다.

Claims (2)

1. 정보를 저장하기 위한 메모리 셀들 및; 상기 메모리 셀들에 저장된 데이터를 감지하고 증폭하기 위한 감지 증폭기를 포함하는 반도체 메모리 장치에 있어서:

   상기 메모리 셀들 중 어드레싱된 메모리 셀에/로부터 데이터를/로부터 기입/독출을 알리는 신호가 기입 동작에서 독출 동작으로 천이될 때 제 1 숏 펄스를 발생하는 제 1 숏 펄스 발생기와;

   상기 어드레싱된 메모리 셀에/로부터 데이터를/로부터 기입/독출을 알리는 상기 신호가 기입 동작에서 독출 동작으로 천이될 때 제 2 숏 펄스를 발생하는 제 2 숏 펄스 발생기와;

   상기 제 1 및 제 2 숏 펄스들을 합하기 위한 서메이터 및;

   상기 서메이터에 의해서 합해진 펄스에 응답해서 상기 감지 증폭기를 제어하기 위한 제어 신호를 발생하는 어드레스 천이 검출기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 제어 신호의 듀레이션은 상기 어드레스 천이 검출기에 의해서 조정 가능한 것을 특징으로 하는 반도체 메모리 장치.