JPH09180480A - 不揮発性メモリデバイス用スナッププログラミング予調整手順 - Google Patents

Abstract

(57)【要約】 【課題】 空乏化したメモリセルによるショートの問題
を軽減してフラッシュ消去を行う前に不揮発性メモリセ
ルのより迅速な予調整プログラミングを行うことができ
る予調整手順を得る。 【解決手段】 フローティングゲート型メモリセル１０
のローおよびコラムを有する不揮発性メモリデバイスを
消去する前に使用する予調整手順は、メモリセル１０の
アレイ内の各メモリセル１０を少なくとも一つのプログ
ラミングパルスで連続的にプログラミングするステップ
と、連続的プログラミングステップにおいてメモリセル
１０がプログラムされたか否かを連続的プログラミング
ステップの後で検証するステップとを含んでいる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路フラッシ
ュＥＰＲＯＭ（Ｆｌａｓｈ Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｅｒａｓａｂｌｅ Ｒｅ
ａｄ−Ｏｎｌｙ−Ｍｅｍｏｒｙ）等の不揮発性フローテ
ィングゲート型メモリのフラッシュ消去中に使用する予
調整手順（プリコンディショニング手順）に関する。

【０００２】

【従来の技術】フラッシュＥＰＲＯＭメモリは、やはり
テキサスインスツルメンツ社が譲り受けている、１９９
４年９月３０日に出願された米国特許出願“符号解析が
組み込まれた埋込パルスタイマー付きフラッシュＥＰＲ
ＯＭコントロール”に記載されている。この特許出願は
ここに組み入れられている。

【０００３】フラッシュメモリへのデータ入力、（メモ
リセルのプログラミング）やデータ入力によりセルがプ
ログラムされたか否かを確認するための検証は、共通ビ
ット線すなわちコラムを共有するセルの空乏化により妨
げられることが多い。セルの空乏化は、そのセルのフロ
ーティングゲートが過剰消去されている、すなわち正味
の正電荷を有することを意味している。正味の正電荷に
よりフローティングゲートの下のチャネルが導通して、
並列接続されたセルのチャネルがショートされる。

【０００４】通常の予調整手順には、データの各ビット
を入力し、それに続いて特定のメモリセルがそのビット
によりプログラムされることを検証する試みが、含まれ
ている。メモリセルがプログラムされていると検証され
ると、データの次のビットについて手順が継続される。
検証がうまくゆかない場合には、そのセルに対してプロ
グラムオペレーションが繰り返され、再度検証を行っ
て、データがうまくプログラムされることが保証され
る。検証がうまくゆかないままであれば、メモリセルが
うまくプログラムされ検証されるかあるいはプログラミ
ング試行の“失敗”カウントに達するまで、検証プロセ
スが続くプログラミング手順が繰り返される。“失敗”
は、空乏化したメモリセルによるショートの結果生じる
ことがある。

【０００５】ここでも、空乏化したメモリセルは、デバ
イスのデセレクト電圧よりも小さいしきい値電圧を有す
るセルである。したがって、空乏化したメモリセルのソ
ース・ドレイン通路は常に導通しており、メモリセルに
は“ＯＦＦ”状態が無い。プログラムされたメモリセル
のしきい値電圧はデバイスのセレクト電圧よりも大き
い。したがって、プログラムされたメモリセルは電流を
通さず、“ＯＮ”状態が無い。空乏化したメモリセルと
ビット線（コラム線）を共有するプログラムされたメモ
リセルについて検証シーケンスを試みると、空乏化した
メモリセルは常に“ＯＮ”であるため、検証シーケンス
は適切にプログラムされた（“ＯＦＦ”）メモリセルが
“ＯＮ”であることを示すことができる。

【０００６】フラッシュメモリに対する従来技術の電気
的消去手順には、フラッシュ消去を行う前に全てのフロ
ーティングゲートメモリセルをプログラミングすること
によりアレイを予調整する手順が含まれることが多い。
例えば、３Ｖもしくは５Ｖの供給電圧を有するセルに対
するこのような消去手順では、セルは８つの群としてプ
ログラムされる。一時にプログラムされるセル数は、消
去電圧を供給するチャージポンプの電流容量により制限
される。８セルの各群をプログラミングした後で、前記
したように、８セルのその群のプログラミングについて
検証手順が実施される。検証手順では、選定されたセル
のビット線およびワード線の電圧を比較的大きいプログ
ラミング電圧値から比較的小さいリード電圧値へ変える
必要がある。チャージポンプおよびワード線／ビット線
の容量をプログラムおよびリード電圧値間で変えるには
時間がかかる。

【０００７】全ての非欠陥セルがプログラムされるま
で、“プログラム−次に−検証”手順が繰り返される。

【０００８】従来技術の消去手順では、“コンパクショ
ン”によるビットの過剰消去や空乏化が防止されてい
る。しかしながら、消去オペレーションが完了する前に
異常なエグジット（ｅｘｉｔ）をすると、空乏化状態の
ままとされるメモリセルが生じる。ここで、消去オペレ
ーションからの異常エグジットは、過剰消去／空乏化に
対する保証の無い消去手順の終止と定義される。限定は
されないが、異常エグジットはデバイスリセット，電源
故障または中断につながる停電により生じる。

【０００９】

【発明が解決しようとする課題】空乏化したメモリセル
によるショートの問題を軽減しするとともにフラッシュ
消去を行う前に不揮発性メモリセルのより迅速な予調整
プログラミングを行うことができる予調整手順に対する
ニーズがある。

【００１０】

【課題を解決するための手段】本発明の回路に従って、
空乏化したメモリセルにより生じるショートの問題は、
アレイ内の各メモリセルを少なくとも１つのプログラミ
ングパルスによりプログラムした後でアレイ内の任意の
メモリセルについてプログラム検証を試行するスナップ
予調整手順により軽減される。本発明の利点は、チャー
ジポンプの電圧遷移に必要な時間が短縮されるため、全
メモリセルをプログラムするのに必要な時間が短縮され
ることである。さらに、予調整プログラミングパルスに
より空乏化メモリセルが修正され、それによってもプロ
グラミングに必要な時間が短縮される。

【００１１】

【発明の実施の形態】次に、図１を参照して、本発明の
方法の使用を説明する目的で、メモリチップの一体部で
あるメモリセルアレイの例を示す。各セルは、ソース１
１とドレイン１２とフローティングゲート１３とコント
ロールゲート１４とを有するフローティングゲートトラ
ンジスタ１０である。１行のセル１０内の各コントロー
ルゲート１４はワード線１５に接続されており、各ワー
ド線１５はワード線デコーダ１６に接続されている。１
行のセル１０内の各ソース１１はソース線１７に接続さ
れている。１列のセル１０内の各ドレイン１２はドレイ
ン・コラム線１８に接続されている。各ソース線１７は
共通コラム線１７ａによりコラムデコーダ１９に接続さ
れ、各ドレイン・コラム線１８はコラムデコーダ１９に
接続されている。

【００１２】リードモードにおいて、ワード線デコーダ
１６は、線２０ｒ上のワード線アドレス信号およびマイ
クロプロセッサ２１からの信号に応答して、予め選定さ
れた正電圧Ｖ_CC（およそ＋５Ｖ）をセレクトされたワー
ド線１５へ印加し、低電圧（接地すなわちＶ_SS）をデセ
レクトされた（セレクトされていない）ワード線１５へ
印加する。コラムデコーダ１９は、予め選定された正電
圧Ｖ_SEN （およそ＋１Ｖ）を少なくともセレクトされた
ドレイン・コラム線１８へ印加し、低電圧（０Ｖ）をソ
ース線１７へ印加する。コラムデコーダ１９はまた、ア
ドレス線２０ｄ上の信号に応答して、セレクトされたセ
ル１０のセレクトされたドレイン・コラム線１８をデー
タ入出力端子に接続する。セレクトされたドレイン・コ
ラム線１８およびセレクトされたワード線１５に接続さ
れたセル１０の導通もしくは非導通状態は、データ入出
力端子２２に接続された（図示せぬ）センスアンプによ
り検出される。

【００１３】ライトすなわちプログラムモードでは、ワ
ード線デコーダ１６は、線２０ｒ上のアドレス信号およ
びリード／ライト／消去・制御回路２１（すなわち、マ
イクロプロセッサ２１）からの信号に応答して、セレク
トされたコントロールゲート１４を含むセレクトされた
ワード線１５上に予め選定された第１のプログラミング
電圧Ｖ_P1（およそ１２Ｖ）を与える。コラムデコーダ１
９はまた、セレクトされたドレイン・コラム線１８、し
たがって、セレクトされたセル１０のドレイン１２上
に、第２のプログラミング電圧Ｖ_P2（およそ＋５から＋
１０Ｖ）を与えるように機能する。ソース線１７は、接
地とすることができる基準電位Ｖ_SSに接続されている。
デセレクトされたドレイン・コラム線１８は全て、基準
電位Ｖ_SSに接続されている（すなわち、フロートされて
いる）。これらのプログラミング電圧により、セレクト
されたメモリセル１０のチャネル内に大電流（ドレイン
１２からソース１１）状態が生じ、ドレイン・チャネル
接合付近にチャネルホットエレクトロンおよびアバラン
シェ降伏エレクトロンが発生し、チャネル酸化膜を越え
てセレクトされたセル１０のフローティングゲート１３
へ注入される。プログラミング時間は、チャネル領域
（Ｖ_P1は０Ｖ）に対しておよそ−２Ｖから−６Ｖの負の
プログラム電荷によりフローティングゲート１３をプロ
グラムするのに十分な長さに選定される。実施例に従っ
て製作されるメモリセル１０では、コントロールゲート
１４／ワード線１５とフローティングゲート１３との間
の結合係数はおよそ０．６である。したがって、セレク
トされたコントロールゲート１４を含むセレクトされた
ワード線１５上の例えば１２Ｖのプログラミング電圧Ｖ
_P1により、セレクトされたフローティングゲート１３上
におよそ＋７．２Ｖの電圧が与えられる。フローティン
グゲート１３（およそ＋７．２Ｖ）と接地された（およ
そ０Ｖ）ソース線１７との間の電圧差は、ゲート酸化膜
を越えてソース１１とフローティングゲート１３との間
にファウラー・ノルトハイム・トンネル電流が流れ、セ
レクトもしくはデセレクトされたセル１０のフローティ
ングゲート１３を帯電させるのに十分ではない。セレク
トされたセル１０のフローティングゲート１３は、プロ
グラミング中に注入されるホットエレクトロンにより帯
電され、それによりセレクトされたセル１０のフローテ
ィングゲート１３の下のソース・ドレイン通路が非導通
とされ、“０”ビットとして読み出される状態となる。
デセレクトされたセル１０は、フローティングゲート１
３の下に導通されたままであるソース・ドレイン通路を
有し、これらのセル１０は“１”ビットとして読み出さ
れる。

【００１４】フラッシュ消去モード中に、アレイは、ま
ず、全セル１０をプログラミングすることにより予調整
される。本発明の特定の予調整手順が次項に記載されて
いる。予調整後に、コラムデコーダ１９は全てのドレイ
ン・コラム線１８をフローティングしたままとするよう
に機能する（“ＯＦＦ”状態にバイアスされた電界効果
トランジスタ等の高インピーダンスに接続されてい
る）。ワード線デコーダ１６は、接地させることができ
る基準電位Ｖ_SSに全てのワード線１５を接続するように
機能する。コラムデコーダ１９はまた、全てのソース線
１７へ正の高電圧Ｖ _ee（およそ＋９Ｖから＋１５Ｖ）を
印加するように機能する。これらの消去電圧により、フ
ローティングゲート１３から電荷を転送するハウラー・
ノルトハイム・トンネル電流を発生するのに十分な電界
強度がゲート酸化膜の両端間に生成され、メモリセル１
０が消去される。ワード線１５の電位は０Ｖであるた
め、消去中にセル１０のソース・ドレイン通路は非導通
状態にとどまる。

【００１５】本発明によるスナップ予調整プログラミン
グ手順では、フラッシュメモリアレイ内の各メモリセル
１０を少なくとも１つのプログラミングパルスでプログ
ラムした後で、コラム線１８を共有するものも含めた任
意のメモリセルのプログラム検証が試みられる。そのた
め、同じコラム線１８を共有する任意の他のメモリセル
１０についてプログラム検証を試みる前に、空乏化され
たメモリセル１０は少なくとも１つのプログラミングパ
ルスを受信することができる。任意のメモリセル１０を
少なくとも１つのパルスでプログラミングすることによ
り、任意の空乏化したメモリセル１０が空乏化を脱する
ことができる。各メモリセル１０を少なくとも１つのパ
ルスでプログラミングするこの方法に続いて、全てのメ
モリセル１０がプログラムされた状態であることが検証
されるかもしくは欠陥があることが判るまで、コラム線
１８を共有するものを含めた各メモリセル１０について
通常のプログラム検証／プログラムループが実施され
る。

【００１６】予調整プログラム時間を短縮するように
“スナップ”手順を使用するとさらに有利である。通常
のプログラム検証／プログラムループでは、ワード線１
５の電源は、プログラミングに使用する高電圧と検証に
使用する第２の高電圧との間で切り替えなければならな
い。図２は、ワード線１５をプログラム検証に必要な電
圧値に切り替えるための所要時間（およそ１マイクロ
秒）を示している。図３は、ワード線１５をプログラミ
ングに必要な高電圧値に帯電するための所要時間が１マ
イクロ秒程度であることを示している。給電切替時間の
各推定値は公称値である。図２および図３の各波形は、
高電圧を発生するのに内部チャージポンプを必要とす
る。給電切替えの他に、図３には多数のプログラム“パ
ルス”も示されている。それにより、プログラムオペレ
ーション中にセレクトされたコラム１８にセレクトされ
た電圧が印加される時間が規定される。“スナップ”手
順では、“パルス”は所与のアドレスへ加えられ、次に
アドレスが変えられて次のアドレスに“パルス”が与え
られる。これは各アドレスに“パルス”が加えられるま
で継続される。したがって、各セル１０をプログラムす
るのに給電切替えの１周期が必要である。

【００１７】ここで使用される“アレイ”という用語に
は、限定はされないが、メモリデバイス内のメモリセル
のより大きなローおよびコラム群内のメモリセルの小群
が含まれる。

【００１８】実施例について本発明を説明してきたが、
本明細書は制約的意味合いを持つものではない。当業者
ならば、本明細書を読めば本発明の他の実施例だけでな
く実施例のさまざまな修正が自明であるものと思われ
る。本発明の範囲に入るこのような修正や実施例は全て
特許請求の範囲に入るものとする。

【００１９】以上の説明に関して更に以下の項を開示す
る。 （１）．フローティングゲート型メモリセルのローおよ
びコラムを有する不揮発性メモリデバイスの消去を行う
前に使用する予調整手順であって、少なくとも１つのプ
ログラミングパルスにより前記メモリセルのアレイ内の
各メモリセルを検証することなく連続的にプログラミン
グするステップと、前記検証を行わない連続的プログラ
ミングの後に検証を行って、前記アレイ内の前記メモリ
セルが前記連続的プログラミング中にプログラムされた
か否かを確認するステップとからなる予調整手順。

【００２０】（２）．第１項記載の予調整手順であっ
て、前記検証を行わない連続的プログラミングステップ
は、一時に８メモリセルについて実施される。

【００２１】（３）．第１項記載の予調整手順であっ
て、前記プログラム検証ステップの後に、プログラムさ
れていると検証されない任意のメモリセルの再プログラ
ムを試行するステップをさらに含む。

【００２２】（４）．第１項記載の予調整手順であっ
て、前記各メモリセルはコントロールゲートを含み、前
記プログラミングステップには、プログラミング電圧を
前記コントロールゲートへ結合することが含まれ、前記
プログラミング電圧源は前記メモリデバイス上のチャー
ジポンプ回路である。

【００２３】（５）．第４項記載の予調整手順であっ
て、前記チャージポンプは前記プログラミング電圧に達
する前に遅延時間を有する。

【００２４】（６）．第１項記載の予調整手順であっ
て、前記各メモリセルはソース・ドレイン通路を有し、
前記コラム内のメモリセルのソース・ドレイン通路は並
列接続されている。

【００２５】（７）．第１項の予調整手順であって、前
記メモリデバイスはフラッシュイレーザブルデバイスで
ある。

【００２６】（８）．第１項記載の予調整手順であっ
て、前記アレイはメモリセルの１コラムである。

【００２７】（９）． 不揮発性メモリデバイスをフラ
ッシュ消去する前にその全セルをプログラミングする予
調整手順であって、前記デバイスはメモリセルのローお
よびコラムを有し、該手順は、前記メモリセルのアレイ
内の各メモリセルへ少なくとも１つのプログラミングパ
ルスを加えるステップであって、前記１つのプログラミ
ングパルスを加える間に任意の前記メモリセルが実際に
プログラムされているかを確認するための検証は行わな
いステップと、検証を行って前記アレイ内の前記各メモ
リセルが前記プログラムパルスによりプログラムされた
か否かを確認するステップとを含む。

【００２８】（１０）．第９項記載の予調整手順であっ
て、前記プログラミングパルスは一時に８つのメモリセ
ルへ加えられる。

【００２９】（１１）．第９項記載の予調整手順であっ
て、前記プログラム検証ステップの後に、プログラムさ
れていると検証されない任意のメモリセルを再プログラ
ムするステップをさらに含む。

【００３０】（１２）．第９項記載の予調整手順であっ
て、前記各メモリセルはコントロールゲートを含み、前
記少なくとも１つのプログラミングパルスを加えるステ
ップにはプログラミング電圧を前記コントロールゲート
へ結合することが含まれる。

【００３１】（１３）．第１２項記載の予調整手順であ
って、前記デバイスがプログラミング電圧源をさらに含
み、前記プログラミング電圧源はチャージポンプであ
り、前記チャージポンプは前記プログラミング電圧に達
する前に遅延時間を有する。

【００３２】（１４）．第９項記載の予調整手順であっ
て、前記各メモリセルはソース・ドレイン通路を有し、
前記コラム内のメモリセルのソース・ドレイン通路は並
列接続されている。

【００３３】（１５）．第９項記載の予調整手順であっ
て、前記メモリデバイスはフラッシュイレーザブルデバ
イスである。

【００３４】（１６）．第９項記載の予調整手順であっ
て、前記アレイはメモリセルの１コラムである。

【００３５】（１７）．フローティングゲート型メモリ
セル１０のローおよびコラムを有する不揮発性メモリデ
バイスを消去する前に使用する予調整手順は、メモリセ
ル１０のアレイ内の各メモリセル１０を少なくとも一つ
のプログラミングパルスで連続的にプログラミングする
ステップと、メモリセル１０が連続的プログラミングス
テップにおいてプログラムされたか否かを連続的プログ
ラミングステップの後で検証するステップとを含んでい
る。

【図面の簡単な説明】

【図１】不揮発性メモリセルアレイの部分ブロック形式
の電気回路図。

【図２】従来技術の“プログラム−次に−検証" オペレ
ーションの所要時間を示す図。

【図３】本発明のスナッププログラミングオペレーショ
ンの所要時間を示す図。

【符号の説明】

１０ フローティングゲートトランジスタ １１ ソース １２ ドレイン １３ フローティングゲート １４ コントロールゲート １５ ワード線 １６ ワード線デコーダ １７ ソース線 １８ ドレイン・コラム線 １９ コラムデコーダ ２０ｄ アドレス線 ２１ リード／ライト／消去・制御回路 ２２ データ入出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 フローティングゲート型メモリセルのロ
   ーおよびコラムを有する不揮発性メモリデバイスの消去
   を行う前に使用する予調整手順であって、 少なくとも１つのプログラミングパルスにより前記メモ
   リセルのアレイ内の各メモリセルを検証することなく連
   続的にプログラミングするステップと、 前記検証を行わない連続的プログラミングの後に検証を
   行って、前記アレイ内の前記メモリセルが前記連続的プ
   ログラミング中にプログラムされたか否かを確認するス
   テップとからなる予調整手順。