JP3225258B2 - 不揮発性メモリセルのしきい値電圧検出回路及びこれを用いた不揮発性メモリセルのプログラム及び消去状態の確認方法 - Google Patents
不揮発性メモリセルのしきい値電圧検出回路及びこれを用いた不揮発性メモリセルのプログラム及び消去状態の確認方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ素子
に係り、特にフラッシュＥＥＰＲＯＭセルのプログラム
(program)及び消去(erase)モード時のメモリセルのフロ
ーティングゲートに注入される電荷(electron charge)
量の変化に応じてメモリセルのしきい値電圧(threshold
voltage)が検出されるようにした不揮発性メモリセル
のしきい値電圧検出回路及びこれを用いた不揮発性メモ
リセルのプログラム及び消去状態の確認方法に関する。
に係り、特にフラッシュＥＥＰＲＯＭセルのプログラム
(program)及び消去(erase)モード時のメモリセルのフロ
ーティングゲートに注入される電荷(electron charge)
量の変化に応じてメモリセルのしきい値電圧(threshold
voltage)が検出されるようにした不揮発性メモリセル
のしきい値電圧検出回路及びこれを用いた不揮発性メモ
リセルのプログラム及び消去状態の確認方法に関する。
【０００２】
【従来の技術】一般的に電気的、プログラムと消去の両
機能をもつフラッシュＥＥＰＲＯＭ(Electorically Era
sable Programable Read Only Memory）セルは、その固
有の長所のため次第に需要が増加しつつある。
機能をもつフラッシュＥＥＰＲＯＭ(Electorically Era
sable Programable Read Only Memory）セルは、その固
有の長所のため次第に需要が増加しつつある。
【０００３】しかし、このようなフラッシュＥＥＰＲＯ
Ｍセルをプログラムする際、図１（Ａ）に図示されたよ
うにバイアス電圧ゼネレータ(Bias Voltage Generator
：ＢＶＧ）１を用いて、まず一定時間（図１（Ｂ）に
おいてｔ１〜ｔ２時間）の間、セルのコントロールゲー
ト端子２にプログラムバイアス電圧（１２Ｖ）を印加
し、セルのソース端子５を接地すると共に、ドレーン端
子６に一定電圧（ＶD ）を印加するとセルのフローティ
ング端子３に電荷(electron charge) が注入されること
になる。
Ｍセルをプログラムする際、図１（Ａ）に図示されたよ
うにバイアス電圧ゼネレータ(Bias Voltage Generator
：ＢＶＧ）１を用いて、まず一定時間（図１（Ｂ）に
おいてｔ１〜ｔ２時間）の間、セルのコントロールゲー
ト端子２にプログラムバイアス電圧（１２Ｖ）を印加
し、セルのソース端子５を接地すると共に、ドレーン端
子６に一定電圧（ＶD ）を印加するとセルのフローティ
ング端子３に電荷(electron charge) が注入されること
になる。
【０００４】この際、予め定められた量の電荷が注入さ
れたかを確認するため、前記バイアス電圧ゼネレータ１
からメモリセルのコントロールゲート端子２に一定時間
（図１Ｂにおいてｔ２〜ｔ３時間）の間、読出(read)バ
イアス電圧（５Ｖ）を印加してセル電流（即ち、メモリ
セルのしきい値電圧：Ｖｔｘ）を検出することになる。
れたかを確認するため、前記バイアス電圧ゼネレータ１
からメモリセルのコントロールゲート端子２に一定時間
（図１Ｂにおいてｔ２〜ｔ３時間）の間、読出(read)バ
イアス電圧（５Ｖ）を印加してセル電流（即ち、メモリ
セルのしきい値電圧：Ｖｔｘ）を検出することになる。
【０００５】検出されたしきい値電圧（Ｖｔｘ）が予め
定められた水準に到達していない場合には、前記バイア
ス電圧ゼネレータ１からプログラムバイアス電圧（１２
Ｖ）を再び印加して（図１Ｂにおいてｔ３〜ｔ４時間）
しきい値電圧を検出（図１Ｂのｔ４〜ｔ５）することに
なる。
定められた水準に到達していない場合には、前記バイア
ス電圧ゼネレータ１からプログラムバイアス電圧（１２
Ｖ）を再び印加して（図１Ｂにおいてｔ３〜ｔ４時間）
しきい値電圧を検出（図１Ｂのｔ４〜ｔ５）することに
なる。
【０００６】即ち、所望のしきい値電圧（Ｖｔｘ）に到
達するまで反復的にプログラムバイアス電圧を印加して
フローティングゲートに電荷を注入した後、しきい値電
圧を検出することになる。
達するまで反復的にプログラムバイアス電圧を印加して
フローティングゲートに電荷を注入した後、しきい値電
圧を検出することになる。
【０００７】
【発明が解決しようとする課題】従って、コントロール
ゲート端子２に供給されるバイアス電圧がプログラムモ
ード（Ｖcg＝１２Ｖ）において確認モード（Ｖcg＝５
Ｖ）に或いはその反対方向にかわるがわる変化するため
コントロール電圧（Ｖcg）をチャージング(charging ：
Ｃ）、デイスチャージング(discharging：Ｄ）すること
に多くの時間を消耗し、バイトプログラムをする際、時
間が増加する問題点があると共に、これを回路化するの
が難しくなる短所がある。又、消去時にはオーバイレイ
ズ(over erase)が発生する問題もある。
ゲート端子２に供給されるバイアス電圧がプログラムモ
ード（Ｖcg＝１２Ｖ）において確認モード（Ｖcg＝５
Ｖ）に或いはその反対方向にかわるがわる変化するため
コントロール電圧（Ｖcg）をチャージング(charging ：
Ｃ）、デイスチャージング(discharging：Ｄ）すること
に多くの時間を消耗し、バイトプログラムをする際、時
間が増加する問題点があると共に、これを回路化するの
が難しくなる短所がある。又、消去時にはオーバイレイ
ズ(over erase)が発生する問題もある。
【０００８】本発明は前記の短所を解消するため、不揮
発性メモリセルのプログラム及び消去モード時、メモリ
セルのフローティングゲートに注入される電荷量の変化
に応じてしきい値電圧が検出されるようにした不揮発性
メモリセルのしきい値電圧検出回路及びこれを用いた不
揮発性メモリセルのプログラム及び消去状態の確認方法
を提供することに目的がある。
発性メモリセルのプログラム及び消去モード時、メモリ
セルのフローティングゲートに注入される電荷量の変化
に応じてしきい値電圧が検出されるようにした不揮発性
メモリセルのしきい値電圧検出回路及びこれを用いた不
揮発性メモリセルのプログラム及び消去状態の確認方法
を提供することに目的がある。
【０００９】
【問題を解決するための手段】前記の目的を達成するた
めの本発明による不揮発性メモリセルのしきい値電圧検
出回路は、ゲート、ドレーン及びソース端子を備えた不
揮発性メモリセルと、前記のゲート、ドレーン及びソー
ス端子にプログラム又は消去用バイアス電圧を供給する
ためのバイアス電圧供給手段と、前記メモリセルのドレ
ーン端子に接続され、前記メモリセルのしきい値電圧が
所望のレベルに到達したときにロジック状態が反転され
るように構成されたインバータとからなることを特徴と
する。
めの本発明による不揮発性メモリセルのしきい値電圧検
出回路は、ゲート、ドレーン及びソース端子を備えた不
揮発性メモリセルと、前記のゲート、ドレーン及びソー
ス端子にプログラム又は消去用バイアス電圧を供給する
ためのバイアス電圧供給手段と、前記メモリセルのドレ
ーン端子に接続され、前記メモリセルのしきい値電圧が
所望のレベルに到達したときにロジック状態が反転され
るように構成されたインバータとからなることを特徴と
する。
【００１０】本発明による不揮発性メモリセルのプログ
ラム状態の確認方法は、不揮発性メモリセルのゲート、
ドレーン及びソース端子にプログラム用バイアス電圧を
印加する段階と、前記不揮発性メモリセルのしきい値電
圧が所望のレベルに到達したときにロジック状態が反転
されるように構成されたインバータにより、前記不揮発
性メモリセルのしきい値電圧が検出されるようにする段
階とからなることを特徴とする。
ラム状態の確認方法は、不揮発性メモリセルのゲート、
ドレーン及びソース端子にプログラム用バイアス電圧を
印加する段階と、前記不揮発性メモリセルのしきい値電
圧が所望のレベルに到達したときにロジック状態が反転
されるように構成されたインバータにより、前記不揮発
性メモリセルのしきい値電圧が検出されるようにする段
階とからなることを特徴とする。
【００１１】本発明による不揮発性メモリセルの消去状
態の確認方法は、不揮発性メモリセルのゲート、ドレー
ン及びソース端子に消去用バイアス電圧を印加する段階
と、前記不揮発性メモリセルのしきい値電圧が所望のレ
ベルに到達したときにロジック状態が反転されるように
構成されたインバータにより、前記不揮発性メモリセル
のしきい値電圧が検出されるようにする段階とからなる
ことを特徴とする。
態の確認方法は、不揮発性メモリセルのゲート、ドレー
ン及びソース端子に消去用バイアス電圧を印加する段階
と、前記不揮発性メモリセルのしきい値電圧が所望のレ
ベルに到達したときにロジック状態が反転されるように
構成されたインバータにより、前記不揮発性メモリセル
のしきい値電圧が検出されるようにする段階とからなる
ことを特徴とする。
【００１２】
【発明の実施の形態】以下、添付した図面を参照して本
発明を詳細に説明する。図２（Ａ）及び図２（Ｂ）は、
本発明による不揮発性メモリセルのしきい値電圧検出回
路であり、図３（Ａ）及び図３（Ｂ）によりその動作を
次のように説明する。
発明を詳細に説明する。図２（Ａ）及び図２（Ｂ）は、
本発明による不揮発性メモリセルのしきい値電圧検出回
路であり、図３（Ａ）及び図３（Ｂ）によりその動作を
次のように説明する。
【００１３】セルをプログラム或いは消去する間、ドレ
ーン端子を通じて流れるセル電流（Ｉd ）はセルのチャ
ネル反転(channel inversion) 程度により決定され、こ
れはチャネルに対し実際に、ゲートの役割をするフロー
ティングゲート電圧（Ｖfg）によって決まる。
ーン端子を通じて流れるセル電流（Ｉd ）はセルのチャ
ネル反転(channel inversion) 程度により決定され、こ
れはチャネルに対し実際に、ゲートの役割をするフロー
ティングゲート電圧（Ｖfg）によって決まる。
【００１４】従って、プログラム及び消去モード状態で
外部の印加電圧であるコントロールゲート電圧（Ｖｃｇ
及びドレーン電圧Ｖｄ）がキャパシタを通じてフローテ
ィングゲート端子に誘起される電圧（Ｖｆｇ）を図３
（Ａ）及び図３（Ｂ）により求めると、以下のようにな
る。
外部の印加電圧であるコントロールゲート電圧（Ｖｃｇ
及びドレーン電圧Ｖｄ）がキャパシタを通じてフローテ
ィングゲート端子に誘起される電圧（Ｖｆｇ）を図３
（Ａ）及び図３（Ｂ）により求めると、以下のようにな
る。
【００１５】
【数２】 Ｖｆｇ＝Ｋｐ×Ｖｃｇ＋Ｋｄ×Ｖｄ＋Ｑｆｇ／Ｃｔ Ｖｔｘ≒−（１／Ｋｐ）×（Ｑｆｇ／Ｃｔ） ここで、 Ｋｐ：コントロールゲート端子とフローティングゲート
端子間の結合比 Ｋｄ：ドレーン端子とフローティングゲート端子間の結
合比 Ｑｆｇ：フローティングゲートに注入された電荷量 Ｃｔ：キャパシタ（Ｃｐ）とキャパシタ（Ｃｏｘ＝Ｃ１
＋Ｃ２）の並列静電容量 Ｖｔｘ：メモリセルのしきい値電圧
端子間の結合比 Ｋｄ：ドレーン端子とフローティングゲート端子間の結
合比 Ｑｆｇ：フローティングゲートに注入された電荷量 Ｃｔ：キャパシタ（Ｃｐ）とキャパシタ（Ｃｏｘ＝Ｃ１
＋Ｃ２）の並列静電容量 Ｖｔｘ：メモリセルのしきい値電圧
【００１６】即ち、フローティングゲート電圧（Ｖfg）
は次の簡単な式で表現される。
は次の簡単な式で表現される。
【００１７】
【数３】 Ｖｆｇ（ｔ）＝Ｋｐ×Ｖｃｇ＋Ｋｄ×Ｖｄ−Ｋｐ×Ｖｔｘ（ｔ）・・・（Ａ）
【００１８】前記結果式（Ａ）から時間によるメモリセ
ルのしきい値電圧（Ｖｔｘ）の変化がフローティングゲ
ート電圧（Ｖｆｇ）に線形比例して現れることがわか
る。
ルのしきい値電圧（Ｖｔｘ）の変化がフローティングゲ
ート電圧（Ｖｆｇ）に線形比例して現れることがわか
る。
【００１９】前記式（Ａ）を用いてメモリセルのしきい
値電圧（Ｖｆｇ）が２Ｖ−５Ｖでプログラムされる場合
のメモリセルのしきい値電圧（Ｖｆｇ）の変化を推定し
て見ると、以下のようになる。
値電圧（Ｖｆｇ）が２Ｖ−５Ｖでプログラムされる場合
のメモリセルのしきい値電圧（Ｖｆｇ）の変化を推定し
て見ると、以下のようになる。
【００２０】
【数４】
【００２１】従って、セルがＭＯＳトランジスタの線形
領域(Linear region) において動作すると仮定した場
合、セル電流（Ｉd ）はフローティングゲート電圧（Ｖ
fg）に比例するため、セル電流（Ｉd ）は最小限２５％
（６Ｖ／８Ｖ）以上減少することになる。
領域(Linear region) において動作すると仮定した場
合、セル電流（Ｉd ）はフローティングゲート電圧（Ｖ
fg）に比例するため、セル電流（Ｉd ）は最小限２５％
（６Ｖ／８Ｖ）以上減少することになる。
【００２２】図４は時間（ｔ）によるしきい値電圧（Ｖ
ｔｘ）の変化及びメモリセルのドレーン電流（Ｉｄ）の
変化を示し、図５はフローティングゲート電圧（Ｖｆ
ｇ）の変化によるメモリセルのドレーン電流（Ｉｄ）の
変化を示す。従って、プログラムを実施する間にメモリ
セルを通じて流れる電流、即ちメモリセルのしきい値電
圧（Ｖｔｘ）を検出するため図２（Ａ）の如く回路を構
成すると、メモリセルのドレーン電圧（Ｖｄ（ｔ））は
以下のようになる。
ｔｘ）の変化及びメモリセルのドレーン電流（Ｉｄ）の
変化を示し、図５はフローティングゲート電圧（Ｖｆ
ｇ）の変化によるメモリセルのドレーン電流（Ｉｄ）の
変化を示す。従って、プログラムを実施する間にメモリ
セルを通じて流れる電流、即ちメモリセルのしきい値電
圧（Ｖｔｘ）を検出するため図２（Ａ）の如く回路を構
成すると、メモリセルのドレーン電圧（Ｖｄ（ｔ））は
以下のようになる。
【００２３】
【数５】
【００２４】従って、メモリセルのドレーン電流（Ｉ
ｄ）が初期値（Ｉ０）からｔ＝ｔ１時間の間プログラム
され、△Ｉ０程度減少されると仮定した場合、このとき
のドレーン電圧（Ｖｄ（ｔ１））は以下のようになる。
ｄ）が初期値（Ｉ０）からｔ＝ｔ１時間の間プログラム
され、△Ｉ０程度減少されると仮定した場合、このとき
のドレーン電圧（Ｖｄ（ｔ１））は以下のようになる。
【００２５】
【数６】 Ｖｄ（ｔ１）＝Ｖｃｃ−Ｒ（Ｉ０−△Ｉ０）・・・（Ｃ）
【００２６】即ち、ドレーン端子に接続されるインバー
タ（Ｉ１）の入力が前記式（Ｃ）の如く成るようにす
る。そうすると、メモリセルがプログラムされる時点、
即ちメモリセルのしきい値電圧（Ｖｔｘ）が一定レベル
以上となる時点で前記インバータ（Ｉ１）の出力（Ｖｏ
ｕｔ）が瞬間的に反転されるので、メモリセルのしきい
値電圧（Ｖｔｘ）を正確に検出することができる。
タ（Ｉ１）の入力が前記式（Ｃ）の如く成るようにす
る。そうすると、メモリセルがプログラムされる時点、
即ちメモリセルのしきい値電圧（Ｖｔｘ）が一定レベル
以上となる時点で前記インバータ（Ｉ１）の出力（Ｖｏ
ｕｔ）が瞬間的に反転されるので、メモリセルのしきい
値電圧（Ｖｔｘ）を正確に検出することができる。
【００２７】図２Ｂは消去モード時の回路構成及びバイ
アス（Ｂｉａｓ）条件を表示する。消去モード時にもプ
ログラム時と同様に構成することにより、所望の消去状
態を得ることが出来る。但し、消去モード時にはオーバ
ーイレーズ（Ｏｖｅｒ Ｅｒａｓｅ）現象を防止し、こ
れを検出するために前記インバータＩ１の他に異なるイ
ンバータ（図示せず）、即ちオーバーイレーズされるセ
ルを検出するためのインバータをさらにメモリセルのド
レーン端子に連結する。
アス（Ｂｉａｓ）条件を表示する。消去モード時にもプ
ログラム時と同様に構成することにより、所望の消去状
態を得ることが出来る。但し、消去モード時にはオーバ
ーイレーズ（Ｏｖｅｒ Ｅｒａｓｅ）現象を防止し、こ
れを検出するために前記インバータＩ１の他に異なるイ
ンバータ（図示せず）、即ちオーバーイレーズされるセ
ルを検出するためのインバータをさらにメモリセルのド
レーン端子に連結する。
【００２８】このような原理を利用し、バイト単位のプ
ログラム及び消去動作を実施する際、所望のしきい値電
圧を検出できるようにした別の実施例を図６により説明
する。
ログラム及び消去動作を実施する際、所望のしきい値電
圧を検出できるようにした別の実施例を図６により説明
する。
【００２９】はじめに、バイト単位のプログラム動作時
にはバイアス電圧ゼネレータ１からプログラム（５Ｖ）
がセルアレイ４に供給されメモリセルがプログラムされ
る。前記セルアレイ４から一つのバイト内の全てのメモ
リセルが予め定められたしきい値電圧（Ｖｔｘ）以上に
充分プログラムされると、反転ゲート（Ｇ１〜Ｇ３）に
よって前記メモリセルのしきい値電圧（Ｖｔｘ）が反転
され、前記反転ゲート（Ｇ１〜Ｇ３）の出力をそれぞれ
入力とするＮＯＲゲート（ＮＯＲ）の出力信号（Ｓ１）
によってプログラム状態を確認することになる。
にはバイアス電圧ゼネレータ１からプログラム（５Ｖ）
がセルアレイ４に供給されメモリセルがプログラムされ
る。前記セルアレイ４から一つのバイト内の全てのメモ
リセルが予め定められたしきい値電圧（Ｖｔｘ）以上に
充分プログラムされると、反転ゲート（Ｇ１〜Ｇ３）に
よって前記メモリセルのしきい値電圧（Ｖｔｘ）が反転
され、前記反転ゲート（Ｇ１〜Ｇ３）の出力をそれぞれ
入力とするＮＯＲゲート（ＮＯＲ）の出力信号（Ｓ１）
によってプログラム状態を確認することになる。
【００３０】次に、バイト単位の消去動作時には、前記
バイアス電圧ゼネレータ１から消去電圧（１２Ｖ）が前
記セルアレイ４に供給されメモリセルが消去される。前
記セルアレイ４から一つのバイト内の全てのメモリセル
が予め定められたしきい値電圧（Ｖｔｘ）に到達すれ
ば、反転ゲート（Ｇ４〜Ｇ６）によって前記メモリセル
のしきい値電圧（Ｖｔｘ）が反転され、前記反転ゲート
（Ｇ４〜Ｇ６）の出力をそれぞれ入力とするＡＮＤゲー
ト（ＡＮＤ）の出力信号（Ｓ２）により消去状態を確認
することになる。
バイアス電圧ゼネレータ１から消去電圧（１２Ｖ）が前
記セルアレイ４に供給されメモリセルが消去される。前
記セルアレイ４から一つのバイト内の全てのメモリセル
が予め定められたしきい値電圧（Ｖｔｘ）に到達すれ
ば、反転ゲート（Ｇ４〜Ｇ６）によって前記メモリセル
のしきい値電圧（Ｖｔｘ）が反転され、前記反転ゲート
（Ｇ４〜Ｇ６）の出力をそれぞれ入力とするＡＮＤゲー
ト（ＡＮＤ）の出力信号（Ｓ２）により消去状態を確認
することになる。
【００３１】なお、一つのバイト内のメモリセルのいず
れかであってもオーバーイレーズのしきい値電圧以下に
なる場合、例えばインバータＧ７の入力端子に連結され
たメモリセルがオーバーイレーズされる場合、インバー
タＧ７の出力信号は「Ｌ」常態から「Ｈ」状態に変化
し、インバータＧ８及びインバータＧ９の出力信号は
「Ｌ」状態を保持することにより、インバータＧ７〜Ｇ
９の出力を入力とするＮＯＲゲートＮＯＲの出力信号Ｇ
３は「Ｈ」状態から「Ｌ」状態に遷移してメモリセルオ
ーバーイレーズが検出される。
れかであってもオーバーイレーズのしきい値電圧以下に
なる場合、例えばインバータＧ７の入力端子に連結され
たメモリセルがオーバーイレーズされる場合、インバー
タＧ７の出力信号は「Ｌ」常態から「Ｈ」状態に変化
し、インバータＧ８及びインバータＧ９の出力信号は
「Ｌ」状態を保持することにより、インバータＧ７〜Ｇ
９の出力を入力とするＮＯＲゲートＮＯＲの出力信号Ｇ
３は「Ｈ」状態から「Ｌ」状態に遷移してメモリセルオ
ーバーイレーズが検出される。
【００３２】従って、回路を設計する場合において、前
記出力信号（Ｓ１〜Ｓ３）を用いて高電圧を発生するバ
イアス電圧ゼネレータを適切に制御することにより、大
変速い時間内にメモリセルのしきい値電圧を検出するこ
とが可能になる。
記出力信号（Ｓ１〜Ｓ３）を用いて高電圧を発生するバ
イアス電圧ゼネレータを適切に制御することにより、大
変速い時間内にメモリセルのしきい値電圧を検出するこ
とが可能になる。
【００３３】
【発明の効果】上述したように、本発明によれば、フラ
ッシュＥＥＰＲＯＭメモリセルのプログラム及び消去モ
ード時、メモリセルのフローティングゲートに注入され
る電荷量の変化に応じて、しきい値電圧が検出されるよ
うにすることにより、メモリセルのプログラム及び消去
時間が大きく短縮され、スタック(Stack)形のメモリセ
ルにしばしば現れるオーバーイレーズ問題が解決でき、
別のしきい値電圧検出回路が不要となり、全体の回路構
成を単純化することが出来る卓越した効果がある。
ッシュＥＥＰＲＯＭメモリセルのプログラム及び消去モ
ード時、メモリセルのフローティングゲートに注入され
る電荷量の変化に応じて、しきい値電圧が検出されるよ
うにすることにより、メモリセルのプログラム及び消去
時間が大きく短縮され、スタック(Stack)形のメモリセ
ルにしばしば現れるオーバーイレーズ問題が解決でき、
別のしきい値電圧検出回路が不要となり、全体の回路構
成を単純化することが出来る卓越した効果がある。
【図１】（Ａ）はフラッシュ(flash)ＥＥＰＲＯＭセル
を示す断面図、（Ｂ）は（Ａ）の動作を説明するための
波形図である。
を示す断面図、（Ｂ）は（Ａ）の動作を説明するための
波形図である。
【図２】（Ａ）及び（Ｂ）は本発明による不揮発性メモ
リセルのしきい値電圧検出回路である。
リセルのしきい値電圧検出回路である。
【図３】（Ａ）及び（Ｂ）はフラッシュＥＥＰＲＯＭセ
ルの等価回路図である。
ルの等価回路図である。
【図４】フラッシュＥＥＰＲＯＭセルのしきい値電圧
（Ｖｔｘ）及びドレーン電流（Ｉｄ）を比較した波形図
である。
（Ｖｔｘ）及びドレーン電流（Ｉｄ）を比較した波形図
である。
【図５】フラッシュＥＥＰＲＯＭセルのフローティング
ゲート電圧（Ｖｆｇ）の変化に応じて変化するドレーン
電流（Ｉｄ）の変化量を示す波形図である。
ゲート電圧（Ｖｆｇ）の変化に応じて変化するドレーン
電流（Ｉｄ）の変化量を示す波形図である。
【図６】本発明による不揮発性メモリセル素子のプログ
ラム及び消去状態の確認方法を説明するための回路図で
ある。
ラム及び消去状態の確認方法を説明するための回路図で
ある。
１・・バイアス電圧ゼネレータ、２・・コントロールゲ
ート端子、 ３・・フローティングゲート端子、４・・セルアレイ(c
ell array)
ート端子、 ３・・フローティングゲート端子、４・・セルアレイ(c
ell array)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 16/00 - 16/34
Claims (7)
- 【請求項１】不揮発性メモリセルのしきい値電圧が予め
設定された電圧に到達したときにロジック状態が反転さ
れるように構成された多数のインバータからなり、プロ
グラム時選択されたメモリセルのそれぞれのドレーン電
流により論理信号を生成する第１手段と、 前記第１手段からの論理信号の組み合わせによりプログ
ラム確認信号を生成する手段と、 不揮発性メモリセルのしきい値電圧が予め設定された電
圧に到達したときにロジック状態が反転されるように構
成された多数のインバータからなり、消去時選択された
メモリセルのそれぞれのドレーン電流により多数の論理
信号を生成する第２手段と、 前記第２手段からの論理信号の組み合わせにより消去確
認信号を生成する手段からなることを特徴とする不揮発
性メモリセルのしきい値電圧検出回路。 - 【請求項２】請求項１において、前記プログラム確認信
号を生成する手段はＮＯＲゲートから構成されることを
特徴とする不揮発性メモリセルのしきい値電圧検出回
路。 - 【請求項３】請求項１において、前記消去確認信号を生
成する手段はＡＮＤゲートから構成されることを特徴と
する不揮発性メモリセルのしきい値電圧検出回路。 - 【請求項４】請求項１において、消去時選択されたメモ
リセルのそれぞれのドレーン電流により多数の論理信号
を生成する第３手段と、 前記第３手段からの論理信号の組み合わせによりオーバ
ーイレーズ信号を生成する手段を更に包括することを特
徴とする不揮発性メモリセルのしきい値電圧検出回路。 - 【請求項５】請求項４において、前記第３手段は多数の
インバータで構成されることを特徴とする不揮発性メモ
リセルのしきい値電圧検出回路。 - 【請求項６】請求項４において、前記オーバーイレーズ
信号を生成する手段はＮＯＲゲートから構成されること
を特徴とする不揮発性メモリセルのしきい値電圧検出回
路。 - 【請求項７】請求項５において、前記インバータは、前
記不揮発性メモリセルのしきい値電圧が予め定められた
電圧に到達したときにロジック状態が反転されるように
構成されることを特徴とする不揮発性メモリセルのしき
い値電圧検出回路。
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| Publication Number | Publication Date |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11913440B2 (en) | 2021-05-19 | 2024-02-27 | Wen-San Chou | Fixing device of motor of air compressor |
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- 1995-03-21 KR KR1019950005924A patent/KR0145382B1/ko not_active IP Right Cessation
-
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- 1996-03-19 GB GB9605762A patent/GB2299190B/en not_active Expired - Fee Related
- 1996-03-21 US US08/622,037 patent/US5699296A/en not_active Expired - Lifetime
- 1996-03-21 JP JP6478996A patent/JP3225258B2/ja not_active Expired - Fee Related
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|---|---|
| KR0145382B1 (ko) | 1998-08-17 |
| GB9605762D0 (en) | 1996-05-22 |
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| JPH08335400A (ja) | 1996-12-17 |
| GB2299190A (en) | 1996-09-25 |
| KR960035649A (ko) | 1996-10-24 |
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