JPS6224499A

JPS6224499A - 半導体装置

Info

Publication number: JPS6224499A
Application number: JP60165554A
Authority: JP
Inventors: Yasushi Terada; 寺田　康; Takeshi Nakayama; 武志中山; Kazuo Kobayashi; 和男小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-07-24
Filing date: 1985-07-24
Publication date: 1987-02-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はＥＥＦＲＯＭへの書込みを行う電圧発生回路
を備えた半導体装置に関するものである。

〔従来の技術〕

第５図はＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ
　−５ｔａｔｅ（：ｉｒｃｕｉｔｇ　、　Ｖｏｌ　、　
ＳＣ−１８、Ａ　５　、　ｐ　５３２（１９８３）に示
された書込み電圧（以下ｖｐｐと略記する。普通のスタ
ティックＲＡＭに与えられる電圧よりも高い電圧である
）発生回路のブロック図である。図において（１）はタ
イマ、（２）はスイッチングトランジスタ、（３）は基
準電圧回路、（５）は時定数回路、＋７１゜（１１）は
それぞれコンデンサ、（８）は発振器、＋９１　。

（１０）　ｆｉそれぞれトランジスタ、（１２）はコン
パレータ、（１３）はチャージポンプ式電圧発生回路（
以下チャージポンプと略記するＬ（１４）は分圧器、（
１５）はドライバである。

チャージポンプ（１３）は複数のコンデンサを並列に充
電してこれを直列に接続して放電する回路であり、並列
、直列の接続切換えとコンデンサの充電とはドライバ（
１５）　Ｋよって駆動される。分圧器（４）はＶｐｐの
１／にの電圧を出力し、これがノードＡの電圧（Ｖｒｅ
ｆ　（ｔ）で表す）と等しくなるよう、コンパレータ（
１２）を介してドライバ（１５）がフィードバック制御
される。ところで、ＥＥＰＲＯＭ　に対する書込み又は
消去が良好に行われるためにはＶｐｐのピーク値ばかり
でなく　Ｖｐｐの立上シ波形も適当な値でなければなら
ない。ｖｐｐの立上り波形を所定のものとする為にはノ
ードＡの電圧波形Ｖｒｅｆ　（ｔｌの立上り波形を所定
のものとする必要がある。

時定数回路（５）はこのために設けられている。タイマ
（１）の出力が１Ｈルベルである間はトランジスタ（２
）がオン状態になっていて、ノードＡの電圧Ｖｒｅｆ　
（ｋｌは接地電位になっている。タイマｆ１＋の出力が
Ｗで示すパルス幅の間Ｉ　Ｌ　ルベルになると、Ｖｒｅ
ｆ　（ｔｌは時定数回路（５）によって定められる時定
数で基準電圧回路（３）の電圧Ｖｒｅｆ　　まで立上る
。その結果、ｖｐｐは波形（１３−ａ　）で示す波形に
なる。

ｖｐｐの立上りの時定数τはＥＥＦＲＯＭ　　として用
いるメモリトランジスタのトンネル酸化膜（後述）に高
電界がかからないようＫする為であってτ＝６００μｓ
ｅｃ　　程度である。

第６図はＥＥＰＲＯＭに用いられるメモリトランジスタ
を示す断面図であって、図において（１６）は制御ゲー
ト、（１７）は浮遊ゲート、（１８）はドレイン、（１
９）はソース、（２０）は基板、（２１）はトンネル酸
化膜、（２２）はポリ−ポリ間酸化膜である。浮遊ゲー
ト（１７）に電荷を蓄積しておくとこの電荷を人工的に
消去しない限シ、浮遊ゲー）（１７）４の電荷は半永久
的に消滅しないのでこれを不揮発性記憶として用いるこ
とができる。浮遊ゲート（１７）Ｋ電荷が存在するか否
かによってそのメモＩＪ　Ｉ−ランジスタのしきい値電
圧ｖｔｈが変化するので、この変化を論理「１」又は「
０」の記憶に対応させるのである。

消去をする（論理「０」を書込む）ためには、ドレイン
（１８）、ソース（１９）、基板（２０）を接地し、制
御ゲート（１６）にＶｐｐを印加する。′トンネル酸化
膜（２１）　ｋ通じてトンネル電流が流れ、浮遊ゲート
（１７）に電子が注入され、しきい値電圧ｖｔｈが高く
なる。

プログラムする（論理「１」を書込む）ためには制御ゲ
ート（１６）、基板（２０）を接地し、ソース（１９）
　ｔフローティングにした状態でドレイン（１８）にｖ
ｐｐを印加する。浮遊ゲート（１７）から電子が取りの
ぞかれｖｔｈは低くなる。

トンネル酸化膜（２１）に印加される電界は、制御ゲー
ト（１６）、浮遊ゲート（１７）間容量、浮遊ゲート（
１７）、ドレイン（１８）間容量の容量比によって決定
される。すなわち、ポリ−ポリ間酸化膜（２２）膜厚、
トンネル酸化膜（２１）膜厚が変化すると、消去時、制
御ゲート（１６）の電圧ｖｐｐを同一にしても、トンネ
ル酸化膜（２１）に印加される電界Ｅは変化し、電圧ｖ
ｐｐの印加によるｖｔｈの変化量ΔＶｔｈが変化する。

第５図はΔｖｔｈの変化状態を示す図で、横軸はＶＰｐ
パルス幅ｗ（ｒｎｓｅｃ）　（第３図波形（１３−ａ）
参照入　縦軸はΔＶｔｂ　（Ｖ）を示す。第５図は消去
時に関連した図であるが、プログラム時に関連しても第
５図から類推することができる。第５図ｆａｔはポリ−
ポリ間酸化膜（２２）を８０ＯＡ　　としてトンネル酸
化膜、（２１）を８０Ｘ〜１００λに変化させた場合の
結果を示し、第５図ｉｂｌはトンネル酸化膜（２１）を
９ＯＡと一定にして、ポリ−ポリ間酸化膜（２２）の膜
厚を７００１〜９００Ａに変化させた場合の結果を示す
。Ｖｐｐのパルス幅を２　ｍ５ｅｃ　　とした場合第５
図ｆａｔではΔｖｔｈは１．９ｖ〜４．５ｖと大幅に変
化し、第５図ｔｂｌの場合もこれに準する大幅の変化が
あることがわかる。

製造技術から考えて膜厚のばらつきをなくすることは困
難であり、膜厚にばらつきがあった場合、同一のΔＶｔ
ｈｉ得ようとするならばＶＰｐのピーク値ｈ（第１図波
形（１３−ａ）参照）を変えなければならぬ。一方ΔＶ
ｔｈ　ｔ−一定にすることはメモリトランジスタの信頼
性、安定な胱出し、データの不変性を保証するために重
要である。ｖｐｐのピーク値りが低すきる場合は確実な
書込みが出来ず、ｈが高すぎる場合はメモリトランジス
タを破壊する危険性がある。しかも、膜厚によって適当
なｈの値が異なり、その膜厚は測定が容易でないので、
どのような値のＶｐｐ　’ｘ加えるべきかを決定すると
とは困難である。

〔発明が解決しようとする問題点〕

以上のような情況の下で、従来の装置ではＥＥＰＲＯＭ
のチップ毎に基準電圧回路（３）の電圧Ｖｒｅｆ。

値をプログラム制御によって、小さい値から順次増加し
てゆき、安定な書込みができる最小の電圧Ｖｒｅｆの値
に設定することにした。しかしながら、このような方法
ではテスト時間も長くなり、かつプログラム制御の為の
回路も必要になってくるという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、酸化膜の膜厚のばらつきに対応できる高圧発
生回路を有する半導体素子を得ることを目的としている
。

〔問題点を解決するための手段〕

この発明では電圧ＶＰｐの印加後、安定な書込みができ
たかどうかを検査し、この検査結果がＮ。

であった場合、Ｖｒｅｆ　　ｔ”　１ステツプだけ自動
的に上昇してゆくことにした。

〔作用〕

この発明の装置では安定な書込みに失敗した場合だけ基
準電圧Ｖｒｅｆ　　を１ステツプだけ上昇してゆくので
、常に必要な最小のｈの値を有するＶｌ）りによって書
込みが行われたことになる。

〔実施例〕

以下この発明の実施例を図面について説明する。

第１図はこの発明の一実施例を示す接続図で、この発明
の装置では第５図の基準電圧回路（３）は第１図の回路
で構成される。

第１図において、Ｃ１は第１のコンデンサ、Ｃ２は第２
のコンデンサ、（２３）　、　（２４）　、　（２５）
　。

（２６）　、　（２７）　、　（２８）　、　（２９）
はそれぞれエンハンス型ＭＯＳトランジスタである。

トランジスタ（２６）、（２７）で第１段のインバータ
を構成し、このインバータの入力はトランジスタ（２６
）のゲートに接続され、トランジスタ（２６）、（２７
）の直列接続の接続点がこのインバータの出力端子とな
シ、第２段のインバータの入力端子、すなわち、トラン
ジスタ（２９）のゲートに接続される。また、トランジ
スタ（２８）、（２９）の直列接続の接続点がこのイン
バータの出力端子となる。第１段のインバータと第２段
のインバータが縦続されて構成される増幅回路はトラン
ジスタ（２７）のゲートの電圧が接地電圧（＝０）であ
るとき、その出力電圧ＶｒｅｆはＶｒｅｆとしての最低
値をとるよう設定される。またＮｌ、Ｎ２は各ノード点
、Ｖｃｃは電源電圧である。

第２図は第１図の各部の電圧波形を示す波形図であって
、（３０）はタロツク１．（３１）はクロック２、（３
２）はリセットパルス、（３３）はＮ２点の電圧、（３
４）はＶｒｅｆ　、　（３５）はＶｐｐ　　（第１図波
形（１３−ａ）に対応）である。クロック１（３０）は
タイマ（１）から出力されトランジスタ（２）のゲート
に加えられるクロックと反対論理のクロックで、トラン
ジスタ（２３）のゲートに加えられノード点Ｎ１　をト
ランジスタ（２３）を介し電源電圧Ｖｃｃに接続する。

クロック２　（３１）とリセットパルス（３２）とはク
ロック１　（３０）が‘Ｌ’レベルにある期間中Ｋ　’
Ｉ（’レベルになり、書込みが成功したときはリセット
パルス（３２）が、書込みが不成功に終ったときはクロ
ック２　（３１）が発せられる。

リセットパルス（３２）　Ｈトランジス９　Ｃ２５）の
ゲートに加えられノード点Ｎ２を接地に接続する。

すなわち、書込みが成功すれば、トランジスタ（２７）
のゲート電圧は０に保たれＶｒｅｆ　（３４）は最低値
が出力され、これに対応してＶｌ）Ｉ）のピーク値も最
低である。

クロック１　（３０）のｌ　Ｈ＋レベルの期間はＶｌ）
ｌ）の印加期間であるが、クロック１　（３０）がｌ　
Ｌ　ルベルになると、直前のＶｐｐ印加期間においてメ
モリセルにデータが確実に書込まれたかどうかを検査す
るサイクルに入る。曹込みが不十分、すなわちＶｐｐの
印加によるΔＶｔｈが十分でなかった場合クロック２　
（３１）が発せられトランジスタ（２４）　ｋオン状態
に制御し、コンデンサＣ１の電荷をコンデンサＣ１と０
２の並列回路に分配する。電源電圧をＶｃｃ、コンデン
サＣＩ　、Ｃ２の容量をそれぞれＣ。

Ｃ２とすれば、コンデンサＣ１に充電されている電荷９
ｏはＶｃｃＣｌ　であり、これがＣ１と０２の並列回路
に分配された時のコンデンサｃ２の第１回目の充電によ
る電圧ｖ１はｖ１＝　Ｖｃａ　Ｃ１／（ＣＩ＋　Ｃ２）
　　となる。Ｃｔ　／　（Ｃ１＋　Ｃ２）　＝　１／ｎ
　　とすればＶ１＝Ｖ（！Ｑ／ｎに充電される。すなわ
ちノード点Ｎ２の電圧は第２図（３３）に示すようにｙ
ｃｃ／ｎだけ上昇し、上昇した値に保持され、従ってＶ
ｒｅｆも第２図（３４）に示すように上昇する。

この状態で、クロック１（３０）がｌＨ“レベルになる
と、上昇したＶｒｅｆ　（３４）　　に対応して上昇し
たＶｐｐが印加されると同時にコンデンサ０１　　は再
び電源電圧によって充電される。この書込みも検査の結
果不充分と判定された時は更にクロック２（３１）が出
力され、コンデンサｃ１とコンｆ７すＣ２の電荷全コン
デンサｃ１と０２の並列回路に分配する。この場合、コ
ンデンサｃ１の電荷はＶＣＣＣ□であｐ１コンデンサｃ
２の電荷はＶｃｃＣ２／ｎであシこれがＣ１とＣ２の並
列回路に分配されるから第２回目の充電によるノード点
Ｎ２の電圧ｖ２はＶ２　＝（ＶｃｃＣｌ　＋’ＶｃｃＣ
２／　ｎ　）　／　（ＣＩ十Ｃ２）＝　Ｖｃｃ／ｎ　＋
Ｖｃｃ／ｎ　−Ｖｃｃ／ｎ２＝　：２Ｖｃｃ／ｎ　−Ｖ
ｃｃＡとなＦ）　、Ｖｒｅｆ　（３４）もこれにつれて
上昇する。

このようにして、書込みが十分なされたと判定されるま
で毎回の書込みにおいてＶｒｅｆ　（３４）が順次上昇
し、従ってそのピーク値りが順次上昇するＶｐｐによっ
て書込みが行われる。誉込みが十分なされたと判定され
るとクロック２　（３１）のかわりにリセットパルス（
３２）が出力されてノード点Ｎ２の電圧は接地電位とな
る。

第３図はこの発明の他の実施例を示す接続図で、第１図
と同一符号は同−又は相当部分全示し、第１図と異なる
点はトランジスタ（２６）、（２８）のゲートラフロッ
ク３で制御している点である。この制御によってＥＥＰ
ＲＯＭ　の読出しの期間、又は書込みの期間においても
スタンバイ時、トランジスタ（２６）　、　（２７）　
、　（２８）　、　（２９）で構成される増幅回路の電
流をカットオフして電力消費を低減することができる。

第４図はこの発明の更に他の実施例を示すブロック図で
、第１図と同一符号は同−又は相当部分を示し％（４０
）は定電圧源であＣ，）ランジスタ（２６）　、　（７
１）　、　（２８）　、　（２９）で構成される増幅回
路及びトランジスタ（２３）は定電圧源（４０）から電
圧が供給され％　Ｖｒｅｆの電源電圧Ｖｃｃ　　への依
存性がなくなり、　Ｖｌ）ｌ）電圧の安定性を向上して
いる。

〔発明の効果〕

以上のようにこの発明によれば、ＥＥＰＲＯＭへの書込
みが不十分であった時の再書込み時に、前のＶｐｐよシ
も高いピーク値のＶｌ）ｌ）を発生するように構成した
ので、酸化膜の膜厚がばらついていても、常に確実な書
込みが可能で信頼性が向上するという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す接続図、第２図は第
１図の各部の電圧波形を示す波形図、第３図はこの発明
の他の実施例を示す接続図、第４図はこの発明の更に他
の実施例を示す接続図、第５図はＥＥＰＲＯＭの書込み
電圧発生回路を示すブロック図、第６図はＥＥＰＲＯＭ
　に用いられるメモリトランジスタを示す断面図、第７
図は第６図のメモリトランジスタの酸化膜の厚さとしき
い値電圧の変化量との関係を示す図。Ｃ１は第１のコンデンサ、Ｃ２は第２のコンデンサ、（
１）はタイマ、（２）はスイッチングトランジスタ、（
３）は基準電圧回路、（５）は時定数回路、（１３）は
チャージポンプ、（２３）はＣ１充電用トランジスタ、
（２４）はＣ２充電用トランジスタ、（２５）は０２放
電用トランジスタ、（２６）、（２７）は第１段のイン
バータｔｍ成するトランジスタ、（２８）。（２９）は第２段のインバータを構成するトランジスタ
、（３０）はクロック１、（３１）はタロツク２、（３
２）　ＨＩＪ上セツトルス、（３５）は書込み電圧Ｖｌ
）Ｉ）。（４０）は定電圧源。尚、各図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）基準電圧回路、この基準電圧回路の基準電圧を入
力し、タイマの出力により制御されるパルス幅と上記基
準電圧により決定されるピーク値と所定の時定数による
立上り波形とを有する基準パルス電圧を生成する手段、
チャージポンプ式電圧発生回路の出力電圧の各瞬間値が
上記基準パルス電圧の各瞬間値に比例するよう上記チャ
ージポンプ式電圧発生回路をフィードバック制御する手
段、上記チャージポンプ式電圧発生回路の出力によりＥ
ＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂ１
ｅｐｒｏｇｒａｍｍａｂｌｅＲＯＭ）に論理「１」又は
論理「０」の信号を書込む手段を備えた半導体装置にお
いて、上記基準電圧回路は、インバータを２段継続し第１段の
インバータの入力端子を接地したとき第２段のインバー
タの出力端子に所定値の基準電圧が出力するよう設定し
た増幅回路、上記タイマの出力の反対論理である第１のクロックに制
御され、この第１のクロックが‘Ｈ’レベルにある期間
に所定の電圧が充電される第１のコンデンサ、上記第１段のインバータの入力端子と接地との間に接続
される第２のコンデンサ、上記第１のクロックが‘Ｈ’レベルにある期間に上記チ
ャージポンプ式電圧発生回路の出力により上記ＥＥＰＲ
ＯＭに対して行われた書込みが成功したか否かを当該書
込み実施直後の上記第１のクロックが‘Ｌ’レベルにあ
る期間に検査する手段、上記検査により書込み成功と判
定したとき上記第１のクロックの‘Ｌ’レベルにある期
間にリセットパルスを出力して上記第２のコンデンサを
放電する手段、上記検査により書込み不成功と判定したとき上記第１の
クロックの‘Ｌ’レベルにある期間に第２のクロックを
出力し、この第２のクロックの‘Ｈ’レベルにある期間
上記第１のコンデンサと上記第２のコンデンサとを並列
に接続して上記第２のコンデンサを充電する手段を備え
たことを特徴とする半導体装置。
（２）増幅回路を構成する２段継続したインバータの各
インバータは、エンハンス型ＭＯＳトランジスタ２個の
直列接続により構成され、各インバータの接地側のトラ
ンジスタのゲートが当該インバータの入力点となり、各
インバータの２個のトランジスタの直列接続点が当該イ
ンバータの出力点となり、第１段のインバータの出力点
が第２段のインバータの入力点に接続されることを特徴
とする特許請求の範囲第１項記載の半導体装置。
（３）増幅回路を構成する２段継続したインバータの各
インバータは、当該インバータの入力点でない方のトラ
ンジスタのゲートが、ＥＥＰＲＯＭへの書込みサイクル
の間だけ‘Ｈ’レベルになるよう制御されることを特徴
とする特許請求の範囲第２項に記載の半導体装置。
（４）増幅回路を構成する２段継続したインバータの各
インバータの電源及び第１のコンデンサを充電する電源
には、定電圧源が用いられることを特徴とする特許請求
の範囲第１項記載の半導体装置。