JPS61166161A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体装置、特に５ｖ単一電源の電気的に書
込／′消去可能なプログラマブル読取専用半導体記憶装
置（以下、Ｅ　Ｅ　Ｐ　ＲＯＭと記す）に１ｌ１３はる
プログラム用高電辻パルス信号発生回路装置に関する。

［従来の技術］ 第５図は従来のプログラム用高電圧発生回路の概略構成
を示すブロック図であり、たとえばＩＥＥ　Ｅ　　Ｊ　
ｏｕｒｎａｌ　ｏｆ　Ｓ　１ｉｄ−３ｔａｔｅ　　Ｑ　
１ｒｃｕｉｔｓ。

Ｖｏｌ、５Ｃ−１８，Ｎｏ、５．ｐ、５３２〜１１．５
３８（１９８３）に開示されている。第５図を参照して
従来のプログラム用高電圧パルス信号ＶＰＰを発生する
回路の構成について説明する。

まず、プログラム用電圧パルス信号ＶＰＰの高さを制御
する基準電圧信号Ｖ　ｒｅｆを発生してＲＣネットワー
ク５へ与える基準電圧発生回路１と、互いに重なり合わ
ない２つのり【コックパルスを発生してＲＣネットワー
ク５に含まれるＭＯＳトランジスタ９，１０へそれぞれ
与え、ＲＣＣネットワーク５時定数を制御する発振器２
と、発振器２からの信号周波数に応答して基準信号発生
系Ｖ８１からの基準電圧信号ｙ　ｒｅｆの立上がりを緩
やかにしてノードＡへ出力するＲ、Ｃネットワーク５と
、電圧パルス信号Ｖｒｒのパルス幅を制御するパルス信
号を発生するタイマ３と、タイマ３からの信号に応答し
てオン・オフしてノードＡの電位を制御するＭｏ３　ｌ
−ランジスタ４とが基準信号発生系・とじて設けられる
。ここで、ＲＣネットワーク５はスイッチトキャバシタ
６と容量７とで構成され、スイッチトキャパシタ６は発
振器２からの互いに重なり合わない２相のクロック信号
をそれぞれゲート電極に受けて交互にオン・オフするＭ
ＯＳトランジスタ９，１０と、Ｍｏ８　Ｉ−ランジスタ
９゜１０の接続点に一方端が接続され、かつ他方端が接
地される容量１１とから構成される。容量７゜１１はと
もにＭｏ８　ｌ−ランジスタのゲート酸化膜と同一の製
造工程で形成される酸化膜を用いて構成される。

次に、ノードＡの電位と電圧分割器１４からの信号とを
受ｉプで比較し、ノードＡの電位が電圧分割器１４から
の信号レベル以上のときに活性化信号を発生して駆動回
路１５へ与える比較器１２と、駆動回路１５からの信号
に応答して動作し、電圧の増倍を行なってプログラム用
高電圧パルス信号ＶＰＰを発生してＥ　Ｅ　Ｐ　ＲＯＭ
のメモリトランジスタ（図示せず）と電圧分割器１４と
に与えるチャージポンプ１３と、チャージポンプ１３が
らの電圧信号を受番プで予め定められた分割比で分割し
て比較器１２に与える電圧分割器１４とが言号増幅出力
系として設けられる。

第６図はプログラム用高電圧パルス信号Ｖｒｒの波形を
示す図である。基準電圧発生回路１からの信号によりパ
ルス信号ＶＰＰの高さｈが制御され、ＲＣネットワーク
５により遅延時間（立上がり時定数）τが制御され、ま
たタイマ３がらの信号ににリパルス幅Ｗが制御される。

次にプログラム用高電圧電圧発生回路の動作について説
明する。

タイマ３からの出力信号がＬ″となると、ＭｏＳトラン
ジスタ４がオフ状態となる。この結果、基準電圧発生回
路１からの基準電圧信号ＶｒｅｆがＲＣネットワーク５
を介してノードＡへ伝達される。ＲＣネットワーク５は
スイッチトキャパシタ６と容量７とから構成され、発振
器２がらの信号に応答して、ＭＯＳトランジスタ９．１
０が交互にオン・オフし、基準電圧発生回路１がらの電
荷を順次転送しており、その時定数τは発振器２がらの
信号の周波数に制御されている。ノードＡの電位は比較
器１２の一方の入力となり、そこで電圧分割器１４によ
り分割されたチャージポンプ１３からの出力電圧ＶＰＰ
と比較される。比較器１２の出力信号はチャージポンプ
１３を駆動する駆動回路１５へ与えられる。比較器１２
はノードＡの電位が電圧分割器１４からの電圧信号レベ
ル以上のときに駆動回路１５を活性化する信号を発生す
る。したがって、ノードＡの電圧を電圧分割器１４の分
割比で割った電圧がチャージポンプ１３の出力信号、す
なわちプログラム用高電圧パルス信号ＶＰＰとなる。以
上の動作によりプログラム用高電圧パルス信号が発生さ
れる。

次に、タイマ３からの出力信号がＨＩＩとなると、Ｍ　
ＯＳ　トランジスタ４はオン状態となり、ノードＡの電
位はＭＯＳトランジスタ４を介して接地電位となる。こ
の結果、比較器１２からは活性化信号は発生されず、チ
ャージポンプ１３からのプログラム用高電圧信号ＶＰＰ
の発生が終了する。

ノードＡの電位は、ＭＯＳ　ｉ−ランジスタ４のオフ状
態に応答してＲＣネットワーク５の時定数τで基準電圧
信号Ｖ　ｒ＋Ｊのレベルまで立上がる。したがって、チ
ャージポンプ１３からの出力パルス信号ＶＰＰも時定数
τで立上がる。ＲＣネットワーク５を用いてパルス信号
ＶＰＰの立上がりを緩やかにしているのは、ＥＥＰＲＯ
Ｍのメモリトランジスタのトンネル酸化膜に高電界が印
加サレないようにするためであり、従来装置においては
、立上り時定数τは６００マイクロ秒に設定されている
。

［発明が解決しようとする問題点］ 第７図はＥＥＰＲＯＭのメモリトランジスタの断面構造
を示す図である。第７図において、メモリトランジスタ
は、コンロールゲート１６．フローティングゲート１７
．ドレイン１８．ソース１９および半導体基板２０とか
ら構成されている。

隣接する素子とはフィールド酸化膜２４により分離され
ている。また、フローティングゲート１７とドレイン１
８との間に形成され、電荷の通路となるトンネル酸化膜
２１とコントロールゲート１６とフローティングゲート
１７との間のポリ−ポリ間酸化膜２３とを有している。

以下、このメモリトランジスタのプログラム動作につい
て説明する。

消去モードにおいては、プログラム用高電圧発生回路か
らのパルス信号Ｖｒｐがコントロールゲート１６に印加
され、ソース１９．ドレイン１８および基板２０は接地
される。このとき、トンネル酸化＃２１を介してドレイ
ン１８と７０−ティングゲート１７との間にトンネル電
流が流れ、フローティングゲート１７に電子が注入され
、それによってメモリトランジスタのしきい値が高くな
る。

書込モードにおいては、高電圧発生回路からのパルス信
号ＶＰＰがドレイン１８に印加され、ソース１９は浮い
た状態にされ、コントロールゲート１６および半導体基
板２０が接地される。この結果、フローティングゲート
１７から電子が流出し、それによってメモリトランジス
タのしきい値が低くなる。

しきい値の変化量を規定するトンネル酸化膜２１に印加
される電界は、コントロールゲート１６−フローティン
グゲート１７間の容量と７０−ティングゲート１７−ド
レイン１８間の容量との容量比により決定される。すな
わら、ポリ−ポリ間酸化膜２３の膜厚およびトンネル酸
化膜２１の膜厚が変化したとぎ、プログラミング時にコ
ントロールゲート１６へ同一の電圧を印加しても、トン
ネル酸化膜２１に印加される電界は変化する。したがっ
て、消去モード時に同一のプログラム用パルス信号ＶＰ
Ｐをコントロールゲート１６に印加しても、これらの酸
化膜の膜厚が変化した場合、メモリトランジスタのしき
い値の変化量Δｖｔｈは変化する。以下、図を参照して
、しぎい値の変化量Δｖｔｈと酸化膜の膜厚との関係を
具体的に説明する。説明の便宜上、消去モード時につい
て説明するが、書込モード時においても同様の議論は成
立する。

第８図は、ポリ−ポリ間酸化膜の膜厚を８０ＯＡとして
トンネル酸化膜の膜厚を８０Ａ〜１００人に変化させた
場合のしきい倍変化量Δｖｔｈの変化量をシミュレーシ
ョンにより求めた結果を示す図である。横軸はパルス信
号ＶＰＰのパルス幅を、縦軸はしきい倍変化量Δｖｔｈ
をそれぞれ示す。また、コントロールゲートに印加され
るパルス信号ＶＰＰの電位は２１Ｖであり、その立上が
り時定数τは０．６ミリ秒である。第８図から見られる
ように、パルス幅２ミリ秒のパルス信号ＶＰＰにおいて
は、しきい倍変化量Δｖｔｈはトンネル酸化膜の膜厚に
応じて１．９ｖ〜４．５Ｖと大きく変化する。

第９図は、トンネル酸化膜の膜厚を９０Ａと一定にし、
ポリ−ポリ間酸化膜の膜厚を７００Ａ〜９００Ａに変化
させた場合のしきい倍変化量ΔＶｔｈの変化のシミュレ
ーション結果を示す図である。

横軸はパルス信号ＶＰＰのパルス幅を示し、縦軸はしき
い値は変化量Δｖｔｈを示す。また、コントロールゲー
トに印加されるパルス信号ＶＰＰの電位は２４Ｖであり
、その立上がり時定数τは１ミリ秒である。第９図から
見られるように、ポリ−ポリ間酸化膜の膜厚が変化した
場合、しきい倍変化量Δｖｔｈは大きく変化している。

したがって、酸化膜の膜厚がばらついた場合、同一のし
きい倍変化量Δｖｔｈを得ようとするならば、パルス信
号Ｖｒｒの形状を酸化膜の膜厚に応じて変化させる必要
がある。なぜなら、しきい値の変化はフローティングゲ
ートにおける電荷の流出入に起因し、この電荷の流出入
量はパルス信号Ｖｒｒの高さり、パルス幅Ｗおよび立上
がり時定数τにより規定されるからである。しきい倍変
化量Δｖｔｈを一定にすることはＥＥＰＲＯＭの信頼性
。

安定なデータの読出しおよびデータ保持を補償するため
に重要である。

従来の方法では、チップごとに基準電圧発生回路の出力
信号Ｖ　ｒｅｆのレベルを酸化膜の膜厚に応じて変化さ
せるようにプログラム制御するという方法が採られてい
た。しかしながら、上述の方法では、ＥＥＰＲＯＭの機
能試験に要するテスト時間も長くなり、また基準電圧発
生回路の出力を制御するためのプログラム素子も必要と
なるなとの問題点があった。

それゆえ、この発明の目的は上述のような欠点を除去し
、酸化膜の膜厚がばらついた場合、自動的に膜厚に応じ
てパルス信号ＶＰＰの形状を調整し、しきい倍変化量Δ
ｖｔｈを一定にするプログラム用高電圧信号発生回路を
提供することである。

［問題点を解決するための手段］ この発明における高電圧パルス信号発生回路においては
、高電圧パルス信号の高さを決定する基準電圧信号を発
生する基準電圧発生回路を以下のような手段を用いて回
路構成する。

すなわち、定電圧発生手段と、 トンネル酸化膜またはポリ−ポリ間酸化膜またはその両
方を用いて構成した第１の容量と、一定の容量値を有す
る典型的には周辺回路のＭＯＳ　ｌ−ランジスタのゲー
ト酸化膜と同一の製造工程で形成される酸化膜を用いて
構成される第２の容量とを直列に接続し、前記第１の容
量の前記第２の容量と接続されていない一方端に前記定
電圧発生手段からの定電圧を受けて容量分割し、前記第
１の容量と前記第２の容量との接続点から出力する電圧
分割手段と、 前記電圧分割手段からの信号を受けて、この信号のレベ
ルに応じた信号を出力する、典型的にはＭＯＳ　ｌ−ラ
ンジスタで構成されるインバータからなる電圧補正手段
とで構成する。

［作用］ 以上のように基準電圧発生回路を構成することにより、
トンネル酸化膜の膜厚またはポリ−ポリ間酸化膜の膜厚
またはこの両方の酸化膜の膜厚が薄くなると、基準電圧
レベルが低（なり、応じてパルス信号ＶＰＰの電圧レベ
ルが低下する。一方逆に、トンネル酸化膜またはポリ−
ポリ間酸化膜またはこの両方の酸化膜の膜厚が厚くなっ
た場合、基準電圧のレベルが高くなり、応じてパルス信
号ＶＰＰの電圧レベルが上昇する。したがって、酸化膜
の膜厚の変動によるしきい倍変化量の変化量を補正する
ことが可能となる。

［発明の実施例］ 以下、この発明の一実施例を図を参照して説明する。

第１図はこの発明による基準電圧発生回路を有するプロ
グラミング用高電圧信号発生回路の概略構成を示す図で
ある。第１図において、基準電圧発生回路は、定電圧源
３０と、定電圧源３０からの定電圧を受けるｉ−ンネル
酸化膜と同一の裂造工程で形成された酸化膜から構成さ
れる容量３１と、たとえば周辺回路のＭＯＳ　Ｉ−ラン
ジスタのゲート酸化膜と同一の製造工程で形成された酸
化膜を用いて構成される容量３２と、容量３１と容量３
２との接続点からの出力を受ける反転回路３３とで構成
される。容ｔｉｋ３１，３２は互いに直列に接続され、
定電圧源３０からの電圧信号を容量分割する。反転回路
３３は、直列に接続されるエンハンスメント型のＮチャ
ネルＭＯ８Ｉ−ランジスタ３４゜３５から構成され、Ｍ
ＯＳ　ｌ−ランジスタ３４のゲート電極はＥＥＰＲＯＭ
の電源に、Ｍ　ＯＳ　ｌヘラレジスタ３５のゲート電極
は容量３１，３２の接続点に接続される。

従来の基準電圧発生回路を用いた場合と比較するために
、トンネル酸化膜の膜厚の設計値を９ＯＡとし、パルス
信ＲＶ　ｐ　Ｐの最適電圧として２１Ｖを用い、パルス
幅２ミリ秒時点でしきいｌ！ｆ変化吊ΔＶｔｈが３Ｖと
なるように設定する。この条件を満足させるために、電
圧分割器１４の分割比を１／７とし、反転回路３３の出
力電圧として３■が得られるように容量３１．３２の容
量比および反転回路３３の利得を最適化する。

上述の回路構成においては、１〜ンネル酸化膜の膜厚が
薄くなった場合、この１ヘンネル酸化膜と同一の製造工
程で形成された酸化膜を用いて構成される容量３１の容
量値は大きくなる。この結果、容量３１．３２の接続点
の電位はわずかに上がる。

したがって、反転回路３３の出力電位はわずかに下がり
、応じて発生されるパルス信号ＶＰＰの電圧が下がる。

従来の回路構成においては、２１Ｖのパルス信＠　Ｖ　
Ｐ　Ｐをメモリ１−ランジスタに印加した場合、１〜ン
ネル酸化膜の膜１ｇが９０△から８０Ａに変化した場合
、しきい倍変化量Δｖｔｈは４゜５Ｖとなり、しきい倍
変化量Δｖｔｈの差は１．５Ｖとなる（第８図参照）。

しかし、パルス信号ＶＰＰの電圧を上述のようにトンネ
ル酸化膜の膜厚に応じて低下させることにより、しきい
倍変化量Δｖｔｈの差を小さくすることが可能となる。

一方、トンネル酸化膜の膜厚が１００Ａと厚くなった場
合、２１■のパルス信号ＶＰＰの場合しきい倍変化量△
＼／ｌｈは２Ｖにしかならないが（第８図参照）、この
発明の一実施例である回路構成においては、容量３１の
容量値が１〜ンネル酸化膜の膜厚に応じて小さくなり、
反転回路３３の入力電圧が低下する。この結果、反転回
路３３の出力レベルが上昇し、応じてパルス信号Ｖｒｐ
の電圧が上昇するので、しきい倍変化量Δｖｔｈは２Ｖ
以上となり、しきい倍変化量Δｖｔｈの差を小さくする
ことができる。以上のように、この発明の一実施例によ
れば、トンネル酸化膜の膜厚のばらつきによるしきい倍
変化量Δｖｔｈのばらつきを小さくすることが可能とな
る。上述の議論をシミュレーションを用いて確認する。

第２図は、反転回路３３の入出力特性を示す図である。

ＭＯＳ　Ｉ−ランジスタ３４．３５のサイズが第２図の
入出力特性を満足するように最適設計される。以下、第
１図、第２図を参照して、５ＰＩＣＥ２を用いたコンピ
ュータシミュレーションによる結果について説明する。

このシミュレーションにおいては、単なる容量分割でけ
ではなく、周辺回路からのたとえば浮遊容量なとの影響
も考慮されている。また、定電圧源３０の出力は４■で
ある。

トンネル酸化膜と同一の製造工程で形成された酸化膜を
用いて構成した容量３１の容量値をトンネル酸化膜の膜
厚が９０Ａのとき’１．０ＩＩＦ、容量３２の容量値を
３．５５　ＩＮＦとすると、反転回路３３の出力として
３■が得られる。トンネル酸化膜の膜厚が８０Ａと薄く
なると、容量３１の容量値は１．１２５ｐＦとなり、こ
の場合反転回路３３の入力として１．１８Ｖ、出力とし
て２．８０ｖが得られる。この場合パルス信号ＶＰＰの
電圧は１９．６Ｖとなる。

一方、トンネル酸化膜の膜厚が１００Ａと厚くなった場
合、容量３１の容量値は０．９　ｐＦとなり、反転回路
３３の入力として０．９９Ｖ、出力として３．１６Ｖが
得られる。この場合パルス信号ＶＰＰの電圧は２２．１
Ｖとなる。

第３図は、この発明の一実施例である基準電圧発生回路
を用いた場合のメモリトラジスタのしきい倍変化量Δｖ
ｔｈの変化を示す図である。第３図と第８図とを比較１
れば明らかなように、この発明の一実施例においては、
トンネル酸化膜のＩｔ！ｉ！厚が８０△と９０Ａとでは
しきい倍変化量△ｖｔｈは一致し、１−ンネル酸化膜の
膜厚が１００Ａとなっても、しぎい倍変化量Δｖｔｈの
差は０．２Ｖ程度とごくわずかであり、効果は絶大であ
る。

なお、上記実施例においては、容［１３１をｌ〜ンネル
酸化膜と同一の製造工程で形成される酸化膜を用いて構
成しているが、ポリ−ポリ間酸化膜と同一の製造工程で
形成される酸化膜を用いてもよい。この場合、上述と同
様の議論によりポリ−ポリ間酸化膜の膜厚の変動による
しきい倍変化量Δｖｔｈのばらつきを小さくすることが
可能となる。

また、容量３１をトンネル酸化膜と同一の製造工程で形
成される酸化膜とポリ１−ポリ間酸化膜と同一の製造工
程で形成される酸化膜を用いた容量とを並列に接続して
構成してもよい。この場合、両方の膜厚の変動によるし
きい倍変化量ΔＶｔｈの変動を抑制することが可能とな
る。

また、上記実施例においては、反転回路３３の電源とＥ
ＥＰＲＯＭの電源が同一であるため、電源電圧の変動に
よる影豐を受けてしまう。そこで、第４図に示されるよ
うに、定電圧！２９を別に設けて反転回路３３の電源と
して構成した場合、さらに効果的である。

［発明の効果］ 以上のように、この発明によれば、パルス信号ＶＰＰの
高さを決定する基準電圧信号レベルを、トンネル酸化膜
またはポリ−ポリ間酸化膜またはその両方の膜厚に応じ
て自動的に変化するように構成したので、トンネル酸化
膜またはポリ−ポリ間酸化膜またはその両方の膜厚が変
動しても、メモリトランジスタのしきい倍変化量の変動
を抑制することが可能となる。　　、 ４、図面簡単な説明 第１図はこの発明の一実施例である基準電圧発生回路を
用いたプログラミング用高電圧発生回路の概略構成を示
す図である。第２図はこの発明の一実施例である基準電
圧発生回路の反転回路の入出力特性を示す図である。第
３図はこの発明の一実施例にお（プるしぎい（ｍ変化口
どトンネル酸化膜の膜厚との関係を示す図である。第４
１図はこの発明の他の実施例である反転回路の構成を示
す図である。第５図は従来のプログラミング用高電圧パ
ルス信号発生回路の概略構成を示す図である。第６図１
よプログラミング用高電圧パルス信号の波形を示す図で
ある。第７図はＥＥＰＲＯＭのメモリトランジスタの断
面構造を示す図である。第８図は従来の回路構成におけ
るしぎい倍変化量とトンネル酸化膜の膜厚との関係を示
す図である。第９図は従来の回路構成におけるしきい倍
変化のとポリ−ポリ間酸化膜膜厚との関係を示す図であ
る。

図において、１は基準電圧発生回路、３０は定電圧源、
３１はトンネル酸化膜と同一の製造工程で形成される酸
化膜を用いた容量１３２はゲート酸化膜と同一の製造工
程で形成される酸化膜を用いた一定の容量値を有する容
量、３３は反転回路、３４．３５はＭＯＳトランジスタ
。

なお、図中、同符号は同一または相当部を示す。

ｅ　θ　Ｏ 〔Ａ〕　　　　ｉＡＶ　　４ＴＶＪ１Ｂ）ｔ’１９１喝
　　　　寸　　　　内　　　　（へ）　　　　、　　　
　０〉　　　　　　　　　戸Ａ Ｊ 第６図 第８図 １６：　フントロールグ二ト　　　　　　２０；基板１
７：　フロー１インフ゛ケ□−ト　　　　　　　２１：
　　トンネノ濯イ乙ｍ（１ど；　ドレイン （ｑ、ソース　　　　　　　　　　　　２−３：ボリー
ホ０り間１乙杉こＶｐｒ　”　２１　Ｖｒ　　乙＝０．
６７ｎＳ８ｑロ バＬス幅　（ｔｎ５ａｃＪ ＶＰＰ＝２４Ｖ、　　乙＝／ｌｎｓ 昭和　　年　　　月　　　［１ 特許庁長官殿　　　　　　　　　　　　　　　　　謳１
、事件の表示　　　特願昭６０−７７２１号２、発明の
名称 半導体装置 ３、補正をする者 事件との関係　特許出願人 住　所　　　　　東京都七代田区丸の内二丁目２番３号
名　称　　（６０１，）三菱電機株式会社代表者片山仁
八部 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号５
、補正命令の日付 昭和６０年４月３０日 ６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 明細書第７頁第１６行ないし第１９行のｒｌＥＥＥ　　
Ｊｏｕｒｎａｌ　　ｏｆ　　３１ｉｄ　−３ｔａｔｅ　
　Ｃ１ｒｃｕ目ｓ　、Ｖｏｌ、５Ｃ−１８，Ｎｏ、５．
Ｉ）、５３２〜ｐ。

５３８　（１９８３）Ｊを［米国電気電子学会（■ＥＥ
Ｅ）のジャーナル　オブ　ソリッド　ステート　サーキ
ツツ（Ｊ　ｏｕｒｎａｌ　　ｏｆ　　Ｓ　ｏｌｉｄ　−
Ｓ　ｔａｔｅＣｉｒｃｕｉｔｓ　）の１９８３年発行の
５Ｃ−１８巻第５号の５３２頁ないし５３８頁」に訂正
する。

以上 一つ− 手続補正書（自発） ２、発明の名称 半導体装置 ３、補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）　特許請求の範囲を別紙のとおり。

（２）　明細１１６頁第６行の「補償」を１保証」に訂
正する。

（３）　明ｌＩ四第２１頁第２０行の「容量分割でけで
はなく」を１容量分割だけではなく」に訂正する。

（４）　明細書第２２頁第１行の「周辺回路からの」を
「配線等の」に訂正する。

以上 ２、特許請求の範囲 （１）　複数個のメモリトランジスタからなる電気的に
書込／′消去可能なプログラマブル読取専用半導体記憶
装置のプログラム用高電圧パルス信号を発生ずる回路を
構成する半導体装置であって、前記メモリ１〜ランジス
タの各々は、半導体基板と、電荷を蓄積するフローティ
ングゲートと、前記半導体基板と前記フローティングゲ
ートとの間に形成されて電荷の通路となるトンネル酸化
膜とを有しており、 前記高電圧パルス信号発生回路は、前記高電圧パルス信
号の高さを制御する手段を含み、前記パルス高さ制御手
段は、 予め定められた電位の基準信号を発生する手段と、 前記トンネル酸化膜の膜厚に対応する膜厚を有する酸化
膜を用いて形成される第１の容量と予め定められた容量
値を有する第２の容量とが直列に接続さね、前記第１の
容量の前記第２の容量と接続されない一方端は前記基準
信号発生手段からの基準信号を受け、かつ前記第１の容
量と前記第２の容量との接続点から信号を出力する電圧
分割手段と、 前記電圧分割手段からの信号を受けてその信号のレベル
に応じた信号を出力する手段とを備える半導体装置。

（２）　前記メモリトランジスタはその周辺回路にグー
１へ酸化膜を有するＭＯＳ　トランジスタを有しており
、前記第２の容量は前記グー１−酸化膜と同一の製造工
程で形成される酸化膜を用いて作成される、特許請求の
範囲第１項記載の半導体装置。

（３）　前記第１の容量を形成する酸化膜は前記トンネ
ル酸化膜と同一の製造工程で形成される、特許請求の範
囲第１項または第２項に記載の半導体装置。

（４）　前記補正手段は、ＭＯＳ　ｌ−ランジスタから
構成される反転回路である、特許請求の範囲第１項ない
し第３項のいずれかに記載の半導体装置。

（５）　複数個のメモリトランジスタからなる電気的に
書込／消去可能なプログラマブル読取専用半導体記憶装
置のプログラム用高電圧パルス信号を発生する回路を構
成する半導体装置であって、前記メモリ１−ランジスタ
の各々は、半導体基板と、制御！ｌ電極と、前記制御電
極に印加される電圧に応じて電荷を蓄積するフローティ
ングゲートと、前記制御ｌ電極と前記フローティングゲ
ートとの間に形成される第１の酸化膜とを有しており、
　前記高電圧パルス信号発生回路は、前記高電圧パルス
信号の高８を制（財）する手段を備え、前記パルス１高
さ制御手段は、 予め定められた電位の基準信号を発生する手段と、 前記第１の酸化膜の１１！ｌ厚に対応するＳ厚を有する
酸化膜を用いて形成される第１の容量と予め定められた
容量値を有する第２の容量とが直列に接続され、前記第
１の容量の前記第２の容量と接続されない一方端は前記
基準信号発生手段からの基準信号を受け、かつ前記第１
の容量と前記第２の容量との接続点から信号を出力する
ＮＢＥ分割手段と、 前記電圧分割手段からの信号を受【プで、その信号のレ
ベルに応じた信号を出力する補正手段とを備える半導体
装置。

（６）　前記メモリトランジスタはその周辺回路にゲー
ト酸化膜を有するＭＯＳ　ｌ−ランジスタを有しており
、前記第２の容量は前記ゲート酸化膜と同一の製造工程
で形成される、特許請求の範囲第５項記載の半導体装置
。

（７）　前記第１の容量を形成する酸化膜は前記第１の
酸化膜と同一の製造工程で形成される、特許請求の範囲
第５項または第６項に記載の半導体装置。

（８）　前記補正手段は、ＭＯＳ　ｌ−ランジスタから
構成される反転回路である、特許請求の範囲第５項ない
し第７項のいずれかに記載の半導体装置。

（９）　複数個のメモリトランジスタからなる電気的に
書込／消去可能なプログラマブル読取専用半導体記憶装
置のプログラム用高電圧パルス信号を発生する回路を構
成する半導体装置であって、前記メモリトランジスタの
各々は、半導体基板と、制御電極と、前記制御電極に印
加される電圧に応じて電荷を蓄積するフローティングゲ
ートと、前記半導体Ｍ４ｆｉと前記フローティングゲー
トとの間に形成されて電荷の通路となるトンネル酸化膜
と、前記飼ｗＪＮ極と前記フロー７”−１’ングゲート
との間に形成される第１の酸化膜とを有しており、前記
高電圧パルス発生回路は、前記高電圧パルス信号の高さ
を制御する手段を備え、 前記パルス高さ制御手段は、 予め定められた電位の基準信号を発生する手段と、 第１の容量と予め定められた容量値を有する第２の容」
とが直列に接続され、前記第１の容量の前記第２の容量
と接続されない一方端は前記基準信号発生手段からの基
準信号を受け、がっ航記第１の容量と前記第２の容量と
の接続点から信号を出力する電圧分割手段と、 前記電圧分割手段からの信号を受けて、その信号のレベ
ルに応じた信号を出力する補正手段とを備え、 前記第１の容量は、前記トンネル酸化膜の膜厚に対応す
る膜厚を有する酸化膜で構成される容量と前記第１の酸
化膜の膜厚に対応する膜厚を有する酸化膜を用いて構成
される容量とを並列に接続して構成されることを特徴と
する半導体装置。

（１０）　前記メモリトランジスタはその周辺回路にゲ
ート酸化膜を有するＭＯ８Ｉ−ランジスタを有しており
、前記第２の容量は前記ゲート酸化膜と同一の製造工程
で形成される、特許請求の範囲第９項記載の半導体装置
。

（１１）　前記トンネル酸化膜の膜厚に対応する膜厚を
有する酸化膜と前記第１の酸化膜に対応する膜厚を有す
る酸化膜はそれぞれ、前記トンネル酸化膜と前記第１の
酸化膜と同一の製造工程で形成される、特許請求の範囲
第９項または第１０項記載の半導体装置。

（１２）　前記補正手段は、ＭＯＳ　ｌ−ランジスタか
ら構成される反転回路である、特許請求の範囲第９項な
い１ノ第１１項のいずれかに記載の半導体［Ｌ

Claims (1)

1. 【特許請求の範囲】 （１）複数個のメモリトランジスタからなる電気的に書
   込／消去可能なプログラマブル読取専用半導体記憶装置
   のプログラム用高電圧パルス信号を発生する回路を構成
   する半導体装置であって、前記メモリトランジスタの各
   々は、半導体基板と、電荷を蓄積するフローティングゲ
   ートと、前記半導体基板と前記フローティングゲートと
   の間に形成されて電荷の通路となるトンネル酸化膜とを
   有しており、 前記高電圧パルス信号発生回路は、前記高電圧パルス信
   号の高さを制御する手段を含み、 前記パルス高さ制御手段は、 予め定められた電位の基準信号を発生する手段と、 前記トンネル酸化膜の膜厚に対応する膜厚を有する酸化
   膜を用いて形成される第１の容量と予め定められた容量
   値を有する第２の容量とが直列に接続され、前記第１の
   容量の前記第２の容量と接続されない一方端は前記基準
   信号発生手段からの基準信号を受け、かつ前記第１の容
   量と前記第２の容量との接続点から信号を出力する電圧
   分割手段と、 前記電圧分割手段からの信号を受けてその信号のレベル
   に応じた信号を出力する手段とを備える半導体装置。 （２）前記メモリトランジスタはその周辺回路にゲート
   酸化膜を有するＭＯＳトランジスタを有しており、前記
   第２の容量は前記ゲート酸化膜と同一の製造工程で形成
   される酸化膜を用いて作成される、特許請求の範囲第１
   項記載の半導体装置。 （３）前記第１の容量を形成する酸化膜は前記トンネル
   酸化膜と同一の製造工程で形成される、特許請求の範囲
   第１項または第２項に記載の半導体装置。 （４）前記補正手段は、ＭＯＳトランジスタから構成さ
   れる反転回路である、特許請求の範囲第１項ないし第３
   項のいずれかに記載の半導体装置。 （５）複数個のメモリトランジスタからなる電気的に書
   込／消去可能なプログラムマブル読取専用半導体記憶装
   置のプログラム用高電圧パルス信号を発生する回路を構
   成する半導体装置であって、前記メモリトランジスタの
   各々は、半導体基板と、制御電極と、前記制御電極に印
   加される電圧に応じて電荷を蓄積するフローティングゲ
   ートと、前記制御電極と前記フローティングゲートとの
   間に形成される第１の酸化膜とを有しており、前記高電
   圧パルス信号発生回路は、前記高電圧パルス信号の高さ
   を制御する手段を備え、 前記パルス高さ制御手段は、 予め定められた電位の基準信号を発生する手段と、 前記第１の酸化膜の膜厚に対応する膜厚を有する酸化膜
   を用いて形成される第１の容量と予め定められた容量値
   を有する第２の容量とが直列に接続され、前記第１の容
   量の前記第２の容量と接続されない一方端は前記基準信
   号発生手段からの基準信号を受け、かつ前記第１の容量
   と前記第２の容量との接続点から信号を出力する電圧分
   割手段と、 前記電圧分割手段からの信号を受けて、その信号のレベ
   ルに応じた信号を出力する補正手段とを備える半導体装
   置。 （６）前記メモリトランジスタはその周辺回路にゲート
   酸化膜を有するＭＯＳトランジスタを有しており、前記
   第２の容量は前記ゲート酸化膜と同一の製造工程で形成
   される、特許請求の範囲第５項記載の半導体装置。 （７）前記第１の容量を形成する酸化膜は前記第１の酸
   化膜と同一の製造工程で形成される、特許請求の範囲第
   ５項または第６項に記載の半導体装置。 （８）前記補正手段は、ＭＯＳトランジスタから構成さ
   れる反転回路である、特許請求の範囲第５項ないし第７
   項のいずれかに記載の半導体装置。 （９）複数個のメモリトランジスタからなる電気的に書
   込／消去可能なプログラマブル読取専用半導体記憶装置
   のプログラム用高電圧パルス信号を発生する回路を構成
   する半導体装置であつて、前記メモリトランジスタの各
   々は、半導体基板と、制御電極と、前記制御電極に印加
   される電圧に応じて電荷を蓄積するフローティングゲー
   トと、前記半導体基板と前記フローティングゲートとの
   間に形成されて電荷の通路となるトンネル酸化膜と、前
   記制御電極と前記フローインタゲートとの間に形成され
   る第１の酸化膜とを有しており、前記高電圧パルス発生
   回路は、前記高電圧パルス信号の高さを制御する手段を
   備え、 前記パルス高さ制御手段は、 予め定められた電位の基準信号を発生する手段と、 第１の容量と予め定められた容量値を有する第２の容量
   とが直列に接続され、前記第１の容量の前記第２の容量
   と接続されない一方端は前記基準信号発生手段からの基
   準信号を受け、かつ前記第１の容量と前記第２の容量と
   の接続点から信号を出力する電圧分割手段と、 前記電圧分割手段からの信号を受けて、その信号のレベ
   ルに応じた信号を出力する補正手段とを備え、 前記第１の容量は、前記トンネル酸化膜の膜厚に対応す
   る膜厚を有する酸化膜で構成される容量と前記第１の酸
   化膜の膜厚に対応する膜厚を有する酸化膜を用いて構成
   される容量とを並列に接続して構成されることを特徴と
   する半導体装置。（１０）前記メモリトランジスタはそ
   の周辺回路にゲート酸化膜を有するＭＯＳトランジスタ
   を有しており、前記第２の容量は前記ゲート酸化膜と同
   一の製造工程で形成される、特許請求の範囲第９項記載
   の半導体装置。 （１１）前記トンネル酸化膜の膜厚に対応する膜厚を有
   する酸化膜と前記第１の酸化膜に対応する膜厚を有する
   酸化膜はそれぞれ、前記トンネル酸化膜と前記第１の酸
   化膜と同一の製造工程で形成される、特許請求の範囲第
   ９項または第１０項記載の半導体装置。 （１２）前記補正手段は、ＭＯＳトランジスタから構成
   される反転回路である、特許請求の範囲第９項ないし第
   １１項のいずれかに記載の半導体装置。