JP3114797B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、電気的にデータの書き替えが可能
なフラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装
置に関する。
憶装置に関し、特に、電気的にデータの書き替えが可能
なフラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装
置に関する。
【０００２】
【従来の技術】電気的にデータの書き替えが可能なフラ
ッシュＥＥＰＲＯＭ（Electrically Erasable and Prog
rammable Read Only Memory ）等の不揮発性半導体記憶
装置において、メモリセルアレイを構成する各メモリセ
ルは、ＭＯＳトランジスタのコントロールゲートとシリ
コン基板との間に電気的に絶縁されたフローティングゲ
ートを持つ構造を有している。
ッシュＥＥＰＲＯＭ（Electrically Erasable and Prog
rammable Read Only Memory ）等の不揮発性半導体記憶
装置において、メモリセルアレイを構成する各メモリセ
ルは、ＭＯＳトランジスタのコントロールゲートとシリ
コン基板との間に電気的に絶縁されたフローティングゲ
ートを持つ構造を有している。
【０００３】また、このような不揮発性半導体記憶装置
において、フローティングゲートに蓄積された電子の放
出は、メモリセルのドレインをフローティング状態と
し、コントロールゲートに０Ｖ、ソースに電子放出用電
圧（例えば、１２Ｖ）を印加することにより行われる。
このような状態においては、メモリセルのソースからフ
ローティングゲートに向かう高電界が生じることにな
り、ＦＮ（Fowler-Nordheim ）電流がメモリセルのソー
スからフローティングゲートに向かって流れる。周知の
通り、電子は電流の向きと反対に流れるため、フローテ
ィングゲートから電子を放出させることになる。
において、フローティングゲートに蓄積された電子の放
出は、メモリセルのドレインをフローティング状態と
し、コントロールゲートに０Ｖ、ソースに電子放出用電
圧（例えば、１２Ｖ）を印加することにより行われる。
このような状態においては、メモリセルのソースからフ
ローティングゲートに向かう高電界が生じることにな
り、ＦＮ（Fowler-Nordheim ）電流がメモリセルのソー
スからフローティングゲートに向かって流れる。周知の
通り、電子は電流の向きと反対に流れるため、フローテ
ィングゲートから電子を放出させることになる。
【０００４】ここで、電子放出動作においてメモリセル
のソースへ印加される電子放出用電圧は、ソース電圧制
御回路を介して供給されるのが一般的である。また、従
来、ソース電圧制御回路は、図１７に示される様に、ゲ
ートに０Ｖが入力されており、且つ、ソースに１２Ｖの
電圧が供給された一つのｐＭＯＳトランジスタで構成さ
れていた。また、このようなソース電圧制御回路の負荷
特性は、図１８に示される様なものであった。ここで、
このような負荷特性を有するソース電圧制御回路から電
圧を供給されるメモリセルのソースの流れる電流Ｉs 及
びソースにかかる電圧Ｖs は、メモリセルのソース電流
特性とソース電圧制御回路の負荷特性との交点で決定さ
れる。尚、メモリセルのソース電流特性は、フローティ
ングゲートに蓄積されている電子の数により決まるもの
である。また、図１８から理解される様に、メモリセル
のソースにかかる電圧は、電子放出動作が初期から後期
にかけて移行することにより上昇する。
のソースへ印加される電子放出用電圧は、ソース電圧制
御回路を介して供給されるのが一般的である。また、従
来、ソース電圧制御回路は、図１７に示される様に、ゲ
ートに０Ｖが入力されており、且つ、ソースに１２Ｖの
電圧が供給された一つのｐＭＯＳトランジスタで構成さ
れていた。また、このようなソース電圧制御回路の負荷
特性は、図１８に示される様なものであった。ここで、
このような負荷特性を有するソース電圧制御回路から電
圧を供給されるメモリセルのソースの流れる電流Ｉs 及
びソースにかかる電圧Ｖs は、メモリセルのソース電流
特性とソース電圧制御回路の負荷特性との交点で決定さ
れる。尚、メモリセルのソース電流特性は、フローティ
ングゲートに蓄積されている電子の数により決まるもの
である。また、図１８から理解される様に、メモリセル
のソースにかかる電圧は、電子放出動作が初期から後期
にかけて移行することにより上昇する。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置は、以下に示す様な問題を有し
ていた。
不揮発性半導体記憶装置は、以下に示す様な問題を有し
ていた。
【０００６】即ち、メモリセルのソースにかかる電圧
は、前述の通り、電子放出動作が初期から後期にかけて
移行することにより上昇することになる。一方、電子放
出動作が初期から後期に移行するにしたがって、メモリ
セルのフローティングゲートの電位も上昇する。ここ
で、メモリセルのソース電圧とメモリセルのフローティ
ングゲートの電位とを比較して見ると、電子放出初期か
ら電子放出後期にかけて、メモリセルのソース電圧が上
昇する以上に、メモリセルのフローティングゲートの電
位は上昇する。従って、シリコン基板とフローティング
ゲートとの間にあるトンネル膜にかかる電界は、電子放
出初期において一番高くなることになる。
は、前述の通り、電子放出動作が初期から後期にかけて
移行することにより上昇することになる。一方、電子放
出動作が初期から後期に移行するにしたがって、メモリ
セルのフローティングゲートの電位も上昇する。ここ
で、メモリセルのソース電圧とメモリセルのフローティ
ングゲートの電位とを比較して見ると、電子放出初期か
ら電子放出後期にかけて、メモリセルのソース電圧が上
昇する以上に、メモリセルのフローティングゲートの電
位は上昇する。従って、シリコン基板とフローティング
ゲートとの間にあるトンネル膜にかかる電界は、電子放
出初期において一番高くなることになる。
【０００７】この電子放出初期におけるトンネル膜にか
かる高電界は、トンネル膜を劣化させることになり、デ
ータ書き替えの繰り返し特性やデータ書き替えの繰り返
し後のデータの保持特性に悪影響を与えることになる。
かる高電界は、トンネル膜を劣化させることになり、デ
ータ書き替えの繰り返し特性やデータ書き替えの繰り返
し後のデータの保持特性に悪影響を与えることになる。
【０００８】また、従来のソース電圧制御回路によるメ
モリセルのソースに対する電子放出用電圧印加の際に該
ソースへ流れる電流Ｉs に関して、図１８から理解され
る様に、電子放出初期の電流Ｉs は大電流であり、且
つ、電子放出初期から電子放出後期にかけての電流変動
は大きいものであった。
モリセルのソースに対する電子放出用電圧印加の際に該
ソースへ流れる電流Ｉs に関して、図１８から理解され
る様に、電子放出初期の電流Ｉs は大電流であり、且
つ、電子放出初期から電子放出後期にかけての電流変動
は大きいものであった。
【０００９】尚、これらの問題点に起因するソース−基
板間に流れる大電流を低減することができる不揮発性半
導体記憶装置として、特開平５−１８２４８３号（従来
例１）、特開平６−３７２８５号（従来例２）、及び特
開平７−２３５１９０号（従来例３）に開示されている
ものが挙げられるが、夫々、次に示す様な問題を有して
いた。
板間に流れる大電流を低減することができる不揮発性半
導体記憶装置として、特開平５−１８２４８３号（従来
例１）、特開平６−３７２８５号（従来例２）、及び特
開平７−２３５１９０号（従来例３）に開示されている
ものが挙げられるが、夫々、次に示す様な問題を有して
いた。
【００１０】従来例１の不揮発性半導体記憶装置は、ソ
ース電圧制御回路にディプレッションタイプのｎＭＯＳ
トランジスタを備えている。ここで、ディプレッション
タイプのｎＭＯＳトランジスタは、閾値を０Ｖ以下とす
るために、チャネル領域に不純物を拡散する工程を必要
とする。即ち、ディプレッションタイプのｎＭＯＳトラ
ンジスタは、エンハンスドタイプのｎＭＯＳトランジス
タ又はｐＭＯＳトランジスタと比較して、より多くのＰ
Ｒ数（フォトレジスト数）、即ち、工程数を必要とする
ものである。従って、従来例１の不揮発性半導体記憶装
置は、ディプレッションタイプのｎＭＯＳトランジスタ
を備えていることから、全体として工程数が多くなると
いった問題を有していた。
ース電圧制御回路にディプレッションタイプのｎＭＯＳ
トランジスタを備えている。ここで、ディプレッション
タイプのｎＭＯＳトランジスタは、閾値を０Ｖ以下とす
るために、チャネル領域に不純物を拡散する工程を必要
とする。即ち、ディプレッションタイプのｎＭＯＳトラ
ンジスタは、エンハンスドタイプのｎＭＯＳトランジス
タ又はｐＭＯＳトランジスタと比較して、より多くのＰ
Ｒ数（フォトレジスト数）、即ち、工程数を必要とする
ものである。従って、従来例１の不揮発性半導体記憶装
置は、ディプレッションタイプのｎＭＯＳトランジスタ
を備えていることから、全体として工程数が多くなると
いった問題を有していた。
【００１１】従来例２の不揮発性半導体記憶装置は、メ
モリセルのフローティングゲートから電子を放出する時
にメモリセルのソースに印加される電圧の立ち上がり時
間を制御したり、段階的に電圧を上昇させる様なソース
電圧制御回路を備えている。しかしながら、従来例２の
不揮発性半導体記憶装置は、電子放出初期における電圧
自体を下げるわけではないため、シリコン基板とフロー
ティングゲートとの間にあるトンネル膜には、依然とし
て高電界がかかることになるといった問題を有してい
た。
モリセルのフローティングゲートから電子を放出する時
にメモリセルのソースに印加される電圧の立ち上がり時
間を制御したり、段階的に電圧を上昇させる様なソース
電圧制御回路を備えている。しかしながら、従来例２の
不揮発性半導体記憶装置は、電子放出初期における電圧
自体を下げるわけではないため、シリコン基板とフロー
ティングゲートとの間にあるトンネル膜には、依然とし
て高電界がかかることになるといった問題を有してい
た。
【００１２】従来例３の不揮発性半導体記憶装置は、メ
モリセルのフローティングゲートに蓄積された電荷をソ
ースを介して引き抜き、閾値を書き込み状態時の閾値と
目的の閾値との中間レベルに遷移させた後、更にフロー
ティングゲートの電荷をソースを介して引き抜き、閾値
を中間レベルから目的の閾値に遷移させる手段を備えて
いるものである。しかしながら、この従来例３に記載の
不揮発性半導体記憶装置は、前記従来の技術において図
１８を用いて説明したものと何等異なるところがなく、
当然のことながら、電子放出初期時において、シリコン
基板とフローティングゲートとの間にあるトンネル膜に
高電界がかかるといった問題を有していた。また、従来
例３の不揮発性半導体記憶装置においては、電子放出時
においてメモリセルのソースに対して２段階に分けて夫
々所定の電圧を印加するものとしているが、ソース電圧
制御回路に関しては何等言及しておらず、メモリセルの
ソース電流特性及びソース電圧制御回路の負荷特性も考
慮していない。これらメモリセルのソース電流特性等を
考慮すれば理解される様に、メモリセルのソースに対し
て、一定期間に一定の電圧を印加することは困難であ
る。即ち、従来例３の不揮発性半導体記憶装置は、実施
不可能であるといった問題をも有していた。
モリセルのフローティングゲートに蓄積された電荷をソ
ースを介して引き抜き、閾値を書き込み状態時の閾値と
目的の閾値との中間レベルに遷移させた後、更にフロー
ティングゲートの電荷をソースを介して引き抜き、閾値
を中間レベルから目的の閾値に遷移させる手段を備えて
いるものである。しかしながら、この従来例３に記載の
不揮発性半導体記憶装置は、前記従来の技術において図
１８を用いて説明したものと何等異なるところがなく、
当然のことながら、電子放出初期時において、シリコン
基板とフローティングゲートとの間にあるトンネル膜に
高電界がかかるといった問題を有していた。また、従来
例３の不揮発性半導体記憶装置においては、電子放出時
においてメモリセルのソースに対して２段階に分けて夫
々所定の電圧を印加するものとしているが、ソース電圧
制御回路に関しては何等言及しておらず、メモリセルの
ソース電流特性及びソース電圧制御回路の負荷特性も考
慮していない。これらメモリセルのソース電流特性等を
考慮すれば理解される様に、メモリセルのソースに対し
て、一定期間に一定の電圧を印加することは困難であ
る。即ち、従来例３の不揮発性半導体記憶装置は、実施
不可能であるといった問題をも有していた。
【００１３】このようにいずれの従来例も本発明で問題
として掲げている電子放出初期におけるトンネル膜にか
かる高電界を軽減するのに十分なものではなかった。
として掲げている電子放出初期におけるトンネル膜にか
かる高電界を軽減するのに十分なものではなかった。
【００１４】本発明の目的は、上述した問題点を解決す
べく、電子放出初期におけるトンネル膜にかかる高電界
を軽減することができる不揮発性半導体記憶装置を提供
することにある。
べく、電子放出初期におけるトンネル膜にかかる高電界
を軽減することができる不揮発性半導体記憶装置を提供
することにある。
【００１５】
【課題を解決するための手段】本発明においては、上述
した問題点を解決するために、メモリセルのソースに電
圧を印加するソース電圧制御回路の負荷特性に着目し、
該負荷特性を制御することにより、電子放出初期時にお
いてメモリセルのソースに流れていた電流を、従来のソ
ース電圧制御回路により電子放出初期時においてメモリ
セルのソースに流れていた電流より低くして、電子放出
初期においてトンネル膜にかかる高電界を軽減すること
とした。
した問題点を解決するために、メモリセルのソースに電
圧を印加するソース電圧制御回路の負荷特性に着目し、
該負荷特性を制御することにより、電子放出初期時にお
いてメモリセルのソースに流れていた電流を、従来のソ
ース電圧制御回路により電子放出初期時においてメモリ
セルのソースに流れていた電流より低くして、電子放出
初期においてトンネル膜にかかる高電界を軽減すること
とした。
【００１６】また、本発明は、上述した問題点を解決す
る手段として、以下に示す第１乃至第１０の不揮発性半
導体記憶装置を提供する。
る手段として、以下に示す第１乃至第１０の不揮発性半
導体記憶装置を提供する。
【００１７】即ち、本発明によれば、第１の不揮発性半
導体装置として、コントロールゲート及びフローティン
グゲートを有しており電気的にデータを消去することの
できるメモリセルと、前記メモリセルのフローティング
ゲートに蓄積された電子を放出する際に前記メモリセル
のソースにかかる電圧を制御するソース電圧制御回路と
を備えた不揮発性半導体記憶装置において、前記ソース
電圧制御回路は、前記メモリセルのフローティングゲー
トから電子を放出させる際に、前記メモリセルの閾値に
応じて、負荷特性を変化させることができることを特徴
とする不揮発性半導体記憶装置が得られる。
導体装置として、コントロールゲート及びフローティン
グゲートを有しており電気的にデータを消去することの
できるメモリセルと、前記メモリセルのフローティング
ゲートに蓄積された電子を放出する際に前記メモリセル
のソースにかかる電圧を制御するソース電圧制御回路と
を備えた不揮発性半導体記憶装置において、前記ソース
電圧制御回路は、前記メモリセルのフローティングゲー
トから電子を放出させる際に、前記メモリセルの閾値に
応じて、負荷特性を変化させることができることを特徴
とする不揮発性半導体記憶装置が得られる。
【００１８】また、本発明によれば、第２の不揮発性半
導体記憶装置として、前記第１の不揮発性半導体記憶装
置において、前記ソース電圧制御回路は、複数のｐＭＯ
Ｓトランジスタ及びゲート電圧制御手段を備えており、
前記複数のｐＭＯＳトランジスタは、夫々、ソースを電
源に接続され、ドレインを前記メモリセルのソースに接
続されており、前記ゲート電圧制御手段は、前記複数の
ｐＭＯＳトランジスタの夫々のゲートに接続され、前記
夫々のゲートに入力する電圧を制御するためのものであ
り、前記複数のｐＭＯＳトランジスタのゲートに入力す
る電圧を制御することにより、前記負荷特性を変化させ
ることが出来ることを特徴とする不揮発性半導体記憶装
置が得られる。
導体記憶装置として、前記第１の不揮発性半導体記憶装
置において、前記ソース電圧制御回路は、複数のｐＭＯ
Ｓトランジスタ及びゲート電圧制御手段を備えており、
前記複数のｐＭＯＳトランジスタは、夫々、ソースを電
源に接続され、ドレインを前記メモリセルのソースに接
続されており、前記ゲート電圧制御手段は、前記複数の
ｐＭＯＳトランジスタの夫々のゲートに接続され、前記
夫々のゲートに入力する電圧を制御するためのものであ
り、前記複数のｐＭＯＳトランジスタのゲートに入力す
る電圧を制御することにより、前記負荷特性を変化させ
ることが出来ることを特徴とする不揮発性半導体記憶装
置が得られる。
【００１９】また、本発明によれば、第３の不揮発性半
導体記憶装置として、前記第１の不揮発性半導体記憶装
置において、前記ソース電圧制御回路は、ｐＭＯＳトラ
ンジスタとゲート電圧制御手段とを備えており、前記ｐ
ＭＯＳトランジスタのソースは、電源に接続される電源
端子であり、前記ｐＭＯＳトランジスタのドレインは、
前記メモリセルのソースに接続されており、前記ゲート
電圧制御手段は、該ｐＭＯＳトランジスタのゲートに接
続され、該ゲートに入力する電圧を制御するためもので
あり、前記ｐＭＯＳトランジスタの前記ゲートに入力す
る電圧を変化させることで前記負荷特性を変化させるこ
とができることを特徴とする不揮発性半導体記憶装置が
得られる。
導体記憶装置として、前記第１の不揮発性半導体記憶装
置において、前記ソース電圧制御回路は、ｐＭＯＳトラ
ンジスタとゲート電圧制御手段とを備えており、前記ｐ
ＭＯＳトランジスタのソースは、電源に接続される電源
端子であり、前記ｐＭＯＳトランジスタのドレインは、
前記メモリセルのソースに接続されており、前記ゲート
電圧制御手段は、該ｐＭＯＳトランジスタのゲートに接
続され、該ゲートに入力する電圧を制御するためもので
あり、前記ｐＭＯＳトランジスタの前記ゲートに入力す
る電圧を変化させることで前記負荷特性を変化させるこ
とができることを特徴とする不揮発性半導体記憶装置が
得られる。
【００２０】更に、本発明によれば、第４の不揮発性半
導体記憶装置として、前記第１の不揮発性半導体記憶装
置において、前記メモリセルの前記コントロールゲート
にかかる電圧を制御するコントロールゲート電圧制御回
路を更に備えており、該コントロールゲート電圧制御回
路は、前記メモリセルのフローティングゲートから電子
を放出させる際に、前記コントロールゲートに対して負
電圧を印加することを特徴とする不揮発性半導体記憶装
置が得られる。
導体記憶装置として、前記第１の不揮発性半導体記憶装
置において、前記メモリセルの前記コントロールゲート
にかかる電圧を制御するコントロールゲート電圧制御回
路を更に備えており、該コントロールゲート電圧制御回
路は、前記メモリセルのフローティングゲートから電子
を放出させる際に、前記コントロールゲートに対して負
電圧を印加することを特徴とする不揮発性半導体記憶装
置が得られる。
【００２１】また、本発明によれば、第５の不揮発性半
導体記憶装置として、コントロールゲート及びフローテ
イングゲートを有しており電気的にデータを消去する事
のできるメモリセルと、前記メモリセルのフローテイン
グゲートに蓄積された電子を放出する際に前記メモリセ
ルのソースにかかる電圧を制御するソース電圧制御回路
とを備えた不揮発性半導体記憶装置において、前記ソー
ス電圧制御回路は、前記メモリセルのソースにゲート以
外の電極の一方が接続されたＭＯＳトランジスタと、当
該ＭＯＳトランジスタのゲート電圧を制御するゲート電
圧制御手段とを備えており、前記ＭＯＳトランジスタの
ゲート電圧を制御することにより、電子放出初期の前記
メモリセルのソース電流と、電子放出後期の前記メモリ
セルのソース電流とが、実質的に同一となるような負荷
特性を有することを特徴とする不揮発性半導体記憶装置
が得られる。
導体記憶装置として、コントロールゲート及びフローテ
イングゲートを有しており電気的にデータを消去する事
のできるメモリセルと、前記メモリセルのフローテイン
グゲートに蓄積された電子を放出する際に前記メモリセ
ルのソースにかかる電圧を制御するソース電圧制御回路
とを備えた不揮発性半導体記憶装置において、前記ソー
ス電圧制御回路は、前記メモリセルのソースにゲート以
外の電極の一方が接続されたＭＯＳトランジスタと、当
該ＭＯＳトランジスタのゲート電圧を制御するゲート電
圧制御手段とを備えており、前記ＭＯＳトランジスタの
ゲート電圧を制御することにより、電子放出初期の前記
メモリセルのソース電流と、電子放出後期の前記メモリ
セルのソース電流とが、実質的に同一となるような負荷
特性を有することを特徴とする不揮発性半導体記憶装置
が得られる。
【００２２】また、本発明によれば、第６の不揮発性半
導体記憶装置として、前記第５の不揮発性半導体記憶装
置において、前記ソース電圧制御回路は、複数のｐＭＯ
Ｓトランジスタを備えており、前記ゲート電圧制御手段
は、当該複数のｐＭＯＳトランジスタの夫々のゲート電
圧を制御するものであり、 前記ソース電圧制御回路は、
前記複数のｐＭＯＳトランジスタのゲート電圧を前記ゲ
ート電極制御手段により制御することにより、前記電子
放出初期から電子放出後期にかけて前記メモリセルのソ
ース電流を実質的に同一となるような負荷特性を有する
ことを特徴とする不揮発性半導体記憶装置が得られる。
導体記憶装置として、前記第５の不揮発性半導体記憶装
置において、前記ソース電圧制御回路は、複数のｐＭＯ
Ｓトランジスタを備えており、前記ゲート電圧制御手段
は、当該複数のｐＭＯＳトランジスタの夫々のゲート電
圧を制御するものであり、 前記ソース電圧制御回路は、
前記複数のｐＭＯＳトランジスタのゲート電圧を前記ゲ
ート電極制御手段により制御することにより、前記電子
放出初期から電子放出後期にかけて前記メモリセルのソ
ース電流を実質的に同一となるような負荷特性を有する
ことを特徴とする不揮発性半導体記憶装置が得られる。
【００２３】また、本発明によれば、第７の不揮発性半
導体記憶装置として、前記第６の不揮発性半導体記憶装
置において、前記ソース電圧制御回路は、前記メモリセ
ルのフローティングゲートから電子を放出させるか否か
を示す電子放出信号がゲートに入力される第１のｐＭＯ
Ｓトランジスタと、該第１のｐＭＯＳトランジスタに対
して直列に接続された第２のｐＭＯＳトランジスタと、
該第２のｐＭＯＳトランジスタのゲートに対して、接地
電圧と電源電圧との間の電圧値を有する第２ゲート制御
電圧を印加するための第２ゲート電圧制御手段とを備え
ていることを特徴とする不揮発性半導体記憶装置が得ら
れる。
導体記憶装置として、前記第６の不揮発性半導体記憶装
置において、前記ソース電圧制御回路は、前記メモリセ
ルのフローティングゲートから電子を放出させるか否か
を示す電子放出信号がゲートに入力される第１のｐＭＯ
Ｓトランジスタと、該第１のｐＭＯＳトランジスタに対
して直列に接続された第２のｐＭＯＳトランジスタと、
該第２のｐＭＯＳトランジスタのゲートに対して、接地
電圧と電源電圧との間の電圧値を有する第２ゲート制御
電圧を印加するための第２ゲート電圧制御手段とを備え
ていることを特徴とする不揮発性半導体記憶装置が得ら
れる。
【００２４】また、本発明によれば、第８の不揮発性半
導体記憶装置として、前記第７の不揮発性半導体記憶装
置において、前記第２ゲート電圧制御手段は、第３のｐ
ＭＯＳトランジスタ及び抵抗を備えており、前記第１の
ｐＭＯＳトランジスタのソースは、電源に接続される電
源端子であり、前記第２のｐＭＯＳトランジスタのソー
スは、前記第１のｐＭＯＳトランジスタのドレインに接
続されており、前記第２のｐＭＯＳトランジスタのドレ
インは、前記メモリセルのソースに接続されており、前
記第３のｐＭＯＳトランジスタのソースは、電源に接続
される電源端子であり、前記第３のｐＭＯＳトランジス
タのドレイン及びゲートは、前記第２のｐＭＯＳトラン
ジスタのゲートに接続されており、前記抵抗は、該第３
のｐＭＯＳトランジスタのドレインに一端を接続され、
他端を接地されていることにより、前記第２のｐＭＯＳ
トランジスタのゲートに対して、接地電圧と電源電圧と
の間の電圧値を有する第２ゲート制御電圧を印加するこ
とを特徴とする不揮発性半導体記憶装置が得られる。
導体記憶装置として、前記第７の不揮発性半導体記憶装
置において、前記第２ゲート電圧制御手段は、第３のｐ
ＭＯＳトランジスタ及び抵抗を備えており、前記第１の
ｐＭＯＳトランジスタのソースは、電源に接続される電
源端子であり、前記第２のｐＭＯＳトランジスタのソー
スは、前記第１のｐＭＯＳトランジスタのドレインに接
続されており、前記第２のｐＭＯＳトランジスタのドレ
インは、前記メモリセルのソースに接続されており、前
記第３のｐＭＯＳトランジスタのソースは、電源に接続
される電源端子であり、前記第３のｐＭＯＳトランジス
タのドレイン及びゲートは、前記第２のｐＭＯＳトラン
ジスタのゲートに接続されており、前記抵抗は、該第３
のｐＭＯＳトランジスタのドレインに一端を接続され、
他端を接地されていることにより、前記第２のｐＭＯＳ
トランジスタのゲートに対して、接地電圧と電源電圧と
の間の電圧値を有する第２ゲート制御電圧を印加するこ
とを特徴とする不揮発性半導体記憶装置が得られる。
【００２５】また、本発明によれば、第９の不揮発性半
導体記憶装置として、前記第８の不揮発性半導体装置に
おいて、前記ソース電圧制御回路は、エンハンスドタイ
プのｎＭＯＳトランジスタを更に備えており、該ｎＭＯ
Ｓトランジスタのドレイン及びゲートは、前記第２のｐ
ＭＯＳトランジスタのソースに接続されており、該ｎＭ
ＯＳトランジスタのソースは、前記第２のｐＭＯＳトラ
ンジスタのドレインに接続されていることを特徴とする
不揮発性半導体記憶装置が得られる。
導体記憶装置として、前記第８の不揮発性半導体装置に
おいて、前記ソース電圧制御回路は、エンハンスドタイ
プのｎＭＯＳトランジスタを更に備えており、該ｎＭＯ
Ｓトランジスタのドレイン及びゲートは、前記第２のｐ
ＭＯＳトランジスタのソースに接続されており、該ｎＭ
ＯＳトランジスタのソースは、前記第２のｐＭＯＳトラ
ンジスタのドレインに接続されていることを特徴とする
不揮発性半導体記憶装置が得られる。
【００２６】更に、本発明によれば、第１０の不揮発性
半導体記憶装置として、前記第５の不揮発性半導体記憶
装置において、前記メモリセルの前記コントロールゲー
トにかかる電圧を制御するコントロールゲート電圧制御
回路を更に備えており、該コントロールゲート電圧制御
回路は、前記メモリセルのフローティングゲートから電
子を放出させる際に、前記コントロールゲートに対して
負電圧を印加することを特徴とする不揮発性半導体記憶
装置が得られる。
半導体記憶装置として、前記第５の不揮発性半導体記憶
装置において、前記メモリセルの前記コントロールゲー
トにかかる電圧を制御するコントロールゲート電圧制御
回路を更に備えており、該コントロールゲート電圧制御
回路は、前記メモリセルのフローティングゲートから電
子を放出させる際に、前記コントロールゲートに対して
負電圧を印加することを特徴とする不揮発性半導体記憶
装置が得られる。
【００２７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２８】（第１の実施の形態）本発明の第１の実施
の形態の不揮発性半導体記憶装置は、図１に示される様
に、メモリセルアレイ１と、行デコーダ２と、列デコー
ダ３と、列選択スイッチ４と、センス回路５と、電子放
出動作制御回路６と、比較器７と、内部アドレス発生回
路８と、ベリファイ電圧発生回路９と、ソース電圧制御
回路１０とを備えているものである。
の形態の不揮発性半導体記憶装置は、図１に示される様
に、メモリセルアレイ１と、行デコーダ２と、列デコー
ダ３と、列選択スイッチ４と、センス回路５と、電子放
出動作制御回路６と、比較器７と、内部アドレス発生回
路８と、ベリファイ電圧発生回路９と、ソース電圧制御
回路１０とを備えているものである。
【００２９】メモリセルアレイ１は、コントロールゲー
ト及びフローティングゲートを有しており、且つ、電気
的にデータの書き込み及び消去が可能なメモリセルが複
数個アレイ状に並べられてなるものである。任意の一行
を構成する所定数のメモリセルは、コントロールゲート
を行デコーダ２に共通接続されており、また、任意の一
列を構成する所定数のメモリセルは、ドレインを列選択
スイッチ４に共通接続されている。また、メモリセルア
レイ１を構成する全てのメモリセルのソースは、共通接
続されてソース電圧制御回路１０に接続されている。
ト及びフローティングゲートを有しており、且つ、電気
的にデータの書き込み及び消去が可能なメモリセルが複
数個アレイ状に並べられてなるものである。任意の一行
を構成する所定数のメモリセルは、コントロールゲート
を行デコーダ２に共通接続されており、また、任意の一
列を構成する所定数のメモリセルは、ドレインを列選択
スイッチ４に共通接続されている。また、メモリセルア
レイ１を構成する全てのメモリセルのソースは、共通接
続されてソース電圧制御回路１０に接続されている。
【００３０】行デコーダ２は、内部アドレス発生回路８
により指定された行に対して、ベリファイ電圧発生回路
９により供給される電子放出ベリファイ用電圧Ｖver を
印加するものである。
により指定された行に対して、ベリファイ電圧発生回路
９により供給される電子放出ベリファイ用電圧Ｖver を
印加するものである。
【００３１】列デコーダ３は、内部アドレス発生回路８
により指定された列のデータを読み出す様に、列選択ス
イッチ４を制御するものである。
により指定された列のデータを読み出す様に、列選択ス
イッチ４を制御するものである。
【００３２】センス回路５は、行デコーダ２により指定
された行のメモリセルの内、列選択スイッチ４により選
択された列のメモリセルのデータを検出及び増幅して、
セル読出データＳＤを出力するものである。
された行のメモリセルの内、列選択スイッチ４により選
択された列のメモリセルのデータを検出及び増幅して、
セル読出データＳＤを出力するものである。
【００３３】電子放出動作制御回路６は、比較器７に対
して電子放出後の期待値データＥＤを送出するものであ
り、また、内部アドレス発生回路８及びベリファイ電圧
発生回路９に対して、所定のメモリセルから所定数の電
子が放出されたかどうかをベリファイするための電子放
出ベリファイ信号ＥＥＶＳを出力するものである。ま
た、電子放出動作制御回路６は、ソース電圧制御回路１
０に対して、メモリセルから電子放出させる際のソース
制御電圧ＶSCを制御するための電子放出信号ＥＥＳ及び
第２電子放出信号ＥＥＳ２を出力すると共に、ベリファ
イ電圧発生回路９に対しても第２電子放出信号ＥＥＳ２
を出力するものである。
して電子放出後の期待値データＥＤを送出するものであ
り、また、内部アドレス発生回路８及びベリファイ電圧
発生回路９に対して、所定のメモリセルから所定数の電
子が放出されたかどうかをベリファイするための電子放
出ベリファイ信号ＥＥＶＳを出力するものである。ま
た、電子放出動作制御回路６は、ソース電圧制御回路１
０に対して、メモリセルから電子放出させる際のソース
制御電圧ＶSCを制御するための電子放出信号ＥＥＳ及び
第２電子放出信号ＥＥＳ２を出力すると共に、ベリファ
イ電圧発生回路９に対しても第２電子放出信号ＥＥＳ２
を出力するものである。
【００３４】比較器７は、センス回路５から受けたセル
読出データＳＤと、電子放出動作制御回路６から受けた
電子放出後の期待値データＥＤとを比較して、比較結果
ＣＯＭＰを電子放出動作制御回路６に対して出力するも
のである。
読出データＳＤと、電子放出動作制御回路６から受けた
電子放出後の期待値データＥＤとを比較して、比較結果
ＣＯＭＰを電子放出動作制御回路６に対して出力するも
のである。
【００３５】内部アドレス発生回路８は、電子放出動作
制御回路６から電子放出ベリファイ信号ＥＥＶＳを受け
て、電子放出ベリファイ用内部アドレスＩadを生成し、
該電子放出ベリファイ用内部アドレスＩadを行デコーダ
２及び列デコーダ３に対して出力するものである。
制御回路６から電子放出ベリファイ信号ＥＥＶＳを受け
て、電子放出ベリファイ用内部アドレスＩadを生成し、
該電子放出ベリファイ用内部アドレスＩadを行デコーダ
２及び列デコーダ３に対して出力するものである。
【００３６】ベリファイ電圧発生回路９は、電子放出ベ
リファイ信号ＥＥＶＳ及び第２電子放出信号ＥＥＳ２に
従って、行デコーダ２に対して、所定数の電子が放出さ
れたかどうかをメモリセルの閾値で判断するための電子
放出ベリファイ用電圧Ｖverを出力するものである。
リファイ信号ＥＥＶＳ及び第２電子放出信号ＥＥＳ２に
従って、行デコーダ２に対して、所定数の電子が放出さ
れたかどうかをメモリセルの閾値で判断するための電子
放出ベリファイ用電圧Ｖverを出力するものである。
【００３７】ソース電圧制御回路１０は、複数の負荷特
性を有するものであり、電子放出信号ＥＥＳ及び第２電
子放出信号ＥＥＳ２に従って、負荷特性を変化させてメ
モリセルアレイのソースに供給するソース制御電圧ＶSC
を制御するものである。
性を有するものであり、電子放出信号ＥＥＳ及び第２電
子放出信号ＥＥＳ２に従って、負荷特性を変化させてメ
モリセルアレイのソースに供給するソース制御電圧ＶSC
を制御するものである。
【００３８】このような構成を備える不揮発性半導体記
憶装置においては、概略、次に示す様な動作処理を行っ
てメモリセルに蓄積された電子を放出する。
憶装置においては、概略、次に示す様な動作処理を行っ
てメモリセルに蓄積された電子を放出する。
【００３９】まず、ソース電圧制御回路１０が、電子放
出動作制御回路６からの電子放出信号ＥＥＳに従って、
メモリセルアレイ１のソースに対してソース制御電圧Ｖ
SCを供給して、一段階目の電子放出を行う。
出動作制御回路６からの電子放出信号ＥＥＳに従って、
メモリセルアレイ１のソースに対してソース制御電圧Ｖ
SCを供給して、一段階目の電子放出を行う。
【００４０】次に、電子放出動作制御回路６が、内部ア
ドレス発生回路８及びベリファイ電圧発生回路９に対し
て、電子放出ベリファイ信号ＥＥＶＳを出力し、内部ア
ドレス発生回路８が、その電子放出ベリファイ信号ＥＥ
ＶＳに従い、行デコーダ２及び列デコーダ３に対して、
電子放出ベリファイ用内部アドレスＩadを出力すると共
に、ベリファイ電圧発生回路９が、その電子放出ベリフ
ァイ信号ＥＥＶＳに従い、一段階目の電子放出ベリファ
イ用電圧Ｖver （例えば、５Ｖ）を行デコーダ２に対し
て、出力する。
ドレス発生回路８及びベリファイ電圧発生回路９に対し
て、電子放出ベリファイ信号ＥＥＶＳを出力し、内部ア
ドレス発生回路８が、その電子放出ベリファイ信号ＥＥ
ＶＳに従い、行デコーダ２及び列デコーダ３に対して、
電子放出ベリファイ用内部アドレスＩadを出力すると共
に、ベリファイ電圧発生回路９が、その電子放出ベリフ
ァイ信号ＥＥＶＳに従い、一段階目の電子放出ベリファ
イ用電圧Ｖver （例えば、５Ｖ）を行デコーダ２に対し
て、出力する。
【００４１】次に、行デコーダ２が内部アドレス発生回
路８から受けた電子放出ベリファイ用内部アドレスＩad
により指定された行に対して、ベリファイ電圧発生回路
９から受けた一段階目の電子放出ベリファイ用電圧Ｖ
ver を供給すると共に、列デコーダ３が電子放出ベリフ
ァイ用内部アドレスＩadに従い列選択スイッチ４に対し
て、どの列を選択するかを制御する。
路８から受けた電子放出ベリファイ用内部アドレスＩad
により指定された行に対して、ベリファイ電圧発生回路
９から受けた一段階目の電子放出ベリファイ用電圧Ｖ
ver を供給すると共に、列デコーダ３が電子放出ベリフ
ァイ用内部アドレスＩadに従い列選択スイッチ４に対し
て、どの列を選択するかを制御する。
【００４２】次に、センス回路５が、電子放出ベリファ
イ用内部アドレスＩadにより指定されたメモリセルのデ
ータを検出及び増幅して、セル読出データＳＤとして比
較器７に送出する。一方、電子放出動作制御回路６から
は、一段階目の電子放出後の期待値データＥＤが比較器
７に対して送出される。
イ用内部アドレスＩadにより指定されたメモリセルのデ
ータを検出及び増幅して、セル読出データＳＤとして比
較器７に送出する。一方、電子放出動作制御回路６から
は、一段階目の電子放出後の期待値データＥＤが比較器
７に対して送出される。
【００４３】比較器７は、セル読出データＳＤと一段階
目の電子放出後の期待値データＥＤとを比較して、全メ
モリセルが一段階目の電子放出をパスしているかどうか
を判定して、比較結果ＣＯＭＰを電子放出動作制御回路
６に対して送出する。
目の電子放出後の期待値データＥＤとを比較して、全メ
モリセルが一段階目の電子放出をパスしているかどうか
を判定して、比較結果ＣＯＭＰを電子放出動作制御回路
６に対して送出する。
【００４４】電子放出動作制御回路６は、全メモリセル
が一段階目の電子放出をパスしていると判定した場合、
第２電子放出信号ＥＥＳ２をソース電圧制御回路１０及
びベリファイ電圧発生回路９に出力する。
が一段階目の電子放出をパスしていると判定した場合、
第２電子放出信号ＥＥＳ２をソース電圧制御回路１０及
びベリファイ電圧発生回路９に出力する。
【００４５】ソース電圧制御回路１０は、第２電子放出
信号ＥＥＳ２に従って、メモリセルアレイ１のソースに
対してソース電圧ＶSCを供給して、二段階目の電子放出
を行う。
信号ＥＥＳ２に従って、メモリセルアレイ１のソースに
対してソース電圧ＶSCを供給して、二段階目の電子放出
を行う。
【００４６】以降、同様にして、メモリセルのデータを
検出して二段階目の電子放出が完了したかどうかを判定
する。但し、二段階目の電子放出ベリファイ用電圧Ｖ
ver は、一段階目のものより低い電圧（例えば、３Ｖ）
である。
検出して二段階目の電子放出が完了したかどうかを判定
する。但し、二段階目の電子放出ベリファイ用電圧Ｖ
ver は、一段階目のものより低い電圧（例えば、３Ｖ）
である。
【００４７】更に詳しくは、本実施の形態において、ソ
ース電圧制御回路１０は、図２及び図３に示される様
に、２つのｐＭＯＳトランジスタＭＰ１及びＭＰ２と、
電子放出信号ＥＥＳ及び第２電子放出信号ＥＥＳ２に従
って２つのｐＭＯＳトランジスタＭＰ１及びＭＰ２の夫
々のゲートに入力する電圧を制御するゲート電圧制御手
段とを備えている。尚、レベルシフタ回路１１は、入力
端子ＩＮと第１及び第２の出力端子ＴＨＶＯＵＴ及びＢ
ＨＶＯＵＴを備えており、入力信号に対応して、電圧レ
ベルを変化させる回路である。また、第１の出力端子Ｔ
ＨＶＯＵＴからは、入力端子ＩＮに入力される入力信号
と同様の変化をする電圧が出力され、第２の出力端子Ｂ
ＨＶＯＵＴからは、入力信号を反転させた変化をする電
圧が出力される。
ース電圧制御回路１０は、図２及び図３に示される様
に、２つのｐＭＯＳトランジスタＭＰ１及びＭＰ２と、
電子放出信号ＥＥＳ及び第２電子放出信号ＥＥＳ２に従
って２つのｐＭＯＳトランジスタＭＰ１及びＭＰ２の夫
々のゲートに入力する電圧を制御するゲート電圧制御手
段とを備えている。尚、レベルシフタ回路１１は、入力
端子ＩＮと第１及び第２の出力端子ＴＨＶＯＵＴ及びＢ
ＨＶＯＵＴを備えており、入力信号に対応して、電圧レ
ベルを変化させる回路である。また、第１の出力端子Ｔ
ＨＶＯＵＴからは、入力端子ＩＮに入力される入力信号
と同様の変化をする電圧が出力され、第２の出力端子Ｂ
ＨＶＯＵＴからは、入力信号を反転させた変化をする電
圧が出力される。
【００４８】このような構成を備えたソース電圧制御回
路１０は、図４に示される様に、ｐＭＯＳトランジスタ
ＭＰ１だけがオンになっている場合の第１の負荷特性
と、２つのｐＭＯＳトランジスタＭＰ１及びＭＰ２の双
方がオンになっている場合の第２の負荷特性との２つの
負荷特性を備えており、例えば、図５に示される様にし
て動作する。
路１０は、図４に示される様に、ｐＭＯＳトランジスタ
ＭＰ１だけがオンになっている場合の第１の負荷特性
と、２つのｐＭＯＳトランジスタＭＰ１及びＭＰ２の双
方がオンになっている場合の第２の負荷特性との２つの
負荷特性を備えており、例えば、図５に示される様にし
て動作する。
【００４９】図５において、時間ｔ1 〜時間ｔ2 間は、
一段階目の電子放出期間であり、ｐＭＯＳトランジスタ
ＭＰ１だけがオンして、ソース制御電圧ＶSCとして、電
源電圧Ｖppを供給する。この場合のソース電圧制御回路
１０の負荷特性は、図４に示される第１の負荷特性とな
る。また、メモリセルのソースに供給される電圧は、メ
モリセルの電流特性とソース電圧制御回路１０の第１の
負荷特性との交点（図４の点ａ及び点ｂ）で求まる電圧
である。
一段階目の電子放出期間であり、ｐＭＯＳトランジスタ
ＭＰ１だけがオンして、ソース制御電圧ＶSCとして、電
源電圧Ｖppを供給する。この場合のソース電圧制御回路
１０の負荷特性は、図４に示される第１の負荷特性とな
る。また、メモリセルのソースに供給される電圧は、メ
モリセルの電流特性とソース電圧制御回路１０の第１の
負荷特性との交点（図４の点ａ及び点ｂ）で求まる電圧
である。
【００５０】時間ｔ2 〜時間ｔ3 間は、一段階目の電子
放出が終了したかどうかをベリファイする一段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば５Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが一段階目の電子放出を
パスしたものとして、以下話を進めるが、全てのメモリ
セルが一段階目の電子放出をパスしなかった場合、再び
時間ｔ1 〜時間ｔ2 間の処理を行うことは言うまでもな
い。
放出が終了したかどうかをベリファイする一段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば５Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが一段階目の電子放出を
パスしたものとして、以下話を進めるが、全てのメモリ
セルが一段階目の電子放出をパスしなかった場合、再び
時間ｔ1 〜時間ｔ2 間の処理を行うことは言うまでもな
い。
【００５１】時間ｔ3 〜時間ｔ4 間は、二段階目の電子
放出期間であり、２つのｐＭＯＳトランジスタＭＰ１及
びＭＰ２の双方がオンして、ソース制御電圧ＶSCとし
て、電源電圧Ｖppを供給する。この場合のソース電圧制
御回路１０の負荷特性は、図４に示される第２の負荷特
性となる。また、メモリセルのソースに供給される電圧
は、メモリセルの電流特性とソース電圧制御回路１０の
第２の負荷特性との交点（図４の点ｃ及び点ｄ）で求ま
る電圧となる。
放出期間であり、２つのｐＭＯＳトランジスタＭＰ１及
びＭＰ２の双方がオンして、ソース制御電圧ＶSCとし
て、電源電圧Ｖppを供給する。この場合のソース電圧制
御回路１０の負荷特性は、図４に示される第２の負荷特
性となる。また、メモリセルのソースに供給される電圧
は、メモリセルの電流特性とソース電圧制御回路１０の
第２の負荷特性との交点（図４の点ｃ及び点ｄ）で求ま
る電圧となる。
【００５２】時間ｔ4 〜時間ｔ5 間は、二段階目の電子
放出が終了したかどうかをベリファイする二段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば３Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが二段階目の電子放出を
パスすると、電子放出動作は終了する。一方、全てのメ
モリセルが二段階目の電子放出をパスしなかった場合、
再び時間ｔ3 〜時間ｔ4 間の処理を行う。
放出が終了したかどうかをベリファイする二段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば３Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが二段階目の電子放出を
パスすると、電子放出動作は終了する。一方、全てのメ
モリセルが二段階目の電子放出をパスしなかった場合、
再び時間ｔ3 〜時間ｔ4 間の処理を行う。
【００５３】以上説明してきた様に、本実施の形態の不
揮発性半導体記憶装置においては、ソース電圧制御回路
１０が２つの負荷特性を有しており、電子放出初期で
は、第１の負荷特性で決まる電圧をメモリセルのソース
に供給し、その後、メモリセルに蓄積されている電子を
メモリセルの閾値で判定して、電子放出後期では第２の
負荷特性で決まる電圧をメモリセルのソースに供給する
ことができる。
揮発性半導体記憶装置においては、ソース電圧制御回路
１０が２つの負荷特性を有しており、電子放出初期で
は、第１の負荷特性で決まる電圧をメモリセルのソース
に供給し、その後、メモリセルに蓄積されている電子を
メモリセルの閾値で判定して、電子放出後期では第２の
負荷特性で決まる電圧をメモリセルのソースに供給する
ことができる。
【００５４】従って、本実施の形態においては、電子放
出初期にメモリセルのソースに流れる電流を抑えること
ができるため、メモリセルのトンネル膜にかかる電界を
小さくすることができる。
出初期にメモリセルのソースに流れる電流を抑えること
ができるため、メモリセルのトンネル膜にかかる電界を
小さくすることができる。
【００５５】尚、本実施の形態において、ソース電圧制
御回路１０は、２つのｐＭＯＳトランジスタＭＰ１及び
ＭＰ２で決まる第１及び第２の負荷特性を有するものと
して説明してきたが、同様の原理に基づいて、更に多く
の、例えば４つのｐＭＯＳトランジスタを並列に配する
様な構成として、４つの負荷特性を有するものとすると
しても良いことは言うまでもない。また、その場合、メ
モリセルのソースに印加される電圧をより細かく設定で
きることも言うまでもない。
御回路１０は、２つのｐＭＯＳトランジスタＭＰ１及び
ＭＰ２で決まる第１及び第２の負荷特性を有するものと
して説明してきたが、同様の原理に基づいて、更に多く
の、例えば４つのｐＭＯＳトランジスタを並列に配する
様な構成として、４つの負荷特性を有するものとすると
しても良いことは言うまでもない。また、その場合、メ
モリセルのソースに印加される電圧をより細かく設定で
きることも言うまでもない。
【００５６】また、本実施の形態において、２つのｐＭ
ＯＳトランジスタＭＰ１及びＭＰ２のサイズについて
は、言及していないが、２つのｐＭＯＳトランジスタＭ
Ｐ１及びＭＰ２のトランジスタサイズを同じものとした
り、異なるものとすることにより、ソース電圧制御回路
１０の２つの負荷特性の関係を調整することができ、ひ
いてはメモリセルのソースに印加される電圧を調整する
ことができることは言うまでもない。
ＯＳトランジスタＭＰ１及びＭＰ２のサイズについて
は、言及していないが、２つのｐＭＯＳトランジスタＭ
Ｐ１及びＭＰ２のトランジスタサイズを同じものとした
り、異なるものとすることにより、ソース電圧制御回路
１０の２つの負荷特性の関係を調整することができ、ひ
いてはメモリセルのソースに印加される電圧を調整する
ことができることは言うまでもない。
【００５７】（第２の実施の形態）本発明の第２の実施
の形態の不揮発性半導体記憶装置は、第１の実施の形態
の不揮発性半導体記憶装置の変形であり、ソース電圧制
御回路１０ａに特徴を有するものである。
の形態の不揮発性半導体記憶装置は、第１の実施の形態
の不揮発性半導体記憶装置の変形であり、ソース電圧制
御回路１０ａに特徴を有するものである。
【００５８】本実施の形態のソース電圧制御回路１０ａ
は、図６に示される様に、ｐＭＯＳトランジスタＭＰ
と、電子放出信号ＥＥＳ及び第２電子放出信号ＥＥＳ２
に従ってｐＭＯＳトランジスタＭＰのゲートに入力する
電圧を制御するゲート電圧制御手段とを備えており、３
つのｐＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３とｎ
ＭＯＳトランジスタＭＮ１とで決まる第１の電圧と、及
びｐＭＯＳトランジスタＭＰ４とｎＭＯＳトランジスタ
ＭＮ２とで決まる第２の電圧との内、いずれか一方の電
圧がｐＭＯＳトランジスタＭＰのゲートに供給されるこ
とにより、第１の実施の形態と同様に、２つの負荷特性
を有するものであり、例えば、図７に示される様にして
動作する。尚、図７に示されていない電子放出ベリファ
イ信号ＥＥＶＳ、電子放出後の期待値データＥＤ、セル
読出データＳＤ、比較結果ＣＯＭＰ、電子放出ベリファ
イ用内部アドレスＩad、及び電子放出ベリファイ用電圧
Ｖver に関する動作は、図５と同様であるため省略す
る。
は、図６に示される様に、ｐＭＯＳトランジスタＭＰ
と、電子放出信号ＥＥＳ及び第２電子放出信号ＥＥＳ２
に従ってｐＭＯＳトランジスタＭＰのゲートに入力する
電圧を制御するゲート電圧制御手段とを備えており、３
つのｐＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３とｎ
ＭＯＳトランジスタＭＮ１とで決まる第１の電圧と、及
びｐＭＯＳトランジスタＭＰ４とｎＭＯＳトランジスタ
ＭＮ２とで決まる第２の電圧との内、いずれか一方の電
圧がｐＭＯＳトランジスタＭＰのゲートに供給されるこ
とにより、第１の実施の形態と同様に、２つの負荷特性
を有するものであり、例えば、図７に示される様にして
動作する。尚、図７に示されていない電子放出ベリファ
イ信号ＥＥＶＳ、電子放出後の期待値データＥＤ、セル
読出データＳＤ、比較結果ＣＯＭＰ、電子放出ベリファ
イ用内部アドレスＩad、及び電子放出ベリファイ用電圧
Ｖver に関する動作は、図５と同様であるため省略す
る。
【００５９】図７において、時間ｔ1 〜時間ｔ2 間は、
一段階目の電子放出期間であり、ｐＭＯＳトランジスタ
ＭＰ１及びｎＭＯＳトランジスタＭＮ１がオンし、ｐＭ
ＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ
２がオフして、ｐＭＯＳトランジスタＭＰのゲートに
は、３つのｐＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ
３とｎＭＯＳトランジスタＭＮ１とで決まる第１の電圧
（例えば、電源電圧Ｖppを１２Ｖとした場合、６Ｖ）が
供給される。この場合、ソース電圧制御回路１０ａの負
荷特性は、図４に示される第１の負荷特性となる。
一段階目の電子放出期間であり、ｐＭＯＳトランジスタ
ＭＰ１及びｎＭＯＳトランジスタＭＮ１がオンし、ｐＭ
ＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ
２がオフして、ｐＭＯＳトランジスタＭＰのゲートに
は、３つのｐＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ
３とｎＭＯＳトランジスタＭＮ１とで決まる第１の電圧
（例えば、電源電圧Ｖppを１２Ｖとした場合、６Ｖ）が
供給される。この場合、ソース電圧制御回路１０ａの負
荷特性は、図４に示される第１の負荷特性となる。
【００６０】時間ｔ2 〜時間ｔ3 間は、一段階目の電子
放出が終了したかどうかをベリファイする一段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば５Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが一段階目の電子放出を
パスしたものとして、以下話を進めるが、全てのメモリ
セルが一段階目の電子放出をパスしなかった場合、再び
時間ｔ1 〜時間ｔ2 間の処理を行うことは言うまでもな
い。
放出が終了したかどうかをベリファイする一段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば５Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが一段階目の電子放出を
パスしたものとして、以下話を進めるが、全てのメモリ
セルが一段階目の電子放出をパスしなかった場合、再び
時間ｔ1 〜時間ｔ2 間の処理を行うことは言うまでもな
い。
【００６１】時間ｔ3 〜時間ｔ4 間は、二段階目の電子
放出期間であり、ｎＭＯＳトランジスタＭＮ２のみがオ
ンして、ｐＭＯＳトランジスタＭＰのゲートには、０Ｖ
が供給される。この場合、ソース電圧制御回路１０ａの
負荷特性は、図４に示される第２の負荷特性となる。
放出期間であり、ｎＭＯＳトランジスタＭＮ２のみがオ
ンして、ｐＭＯＳトランジスタＭＰのゲートには、０Ｖ
が供給される。この場合、ソース電圧制御回路１０ａの
負荷特性は、図４に示される第２の負荷特性となる。
【００６２】時間ｔ4 〜時間ｔ5 間は、二段階目の電子
放出が終了したかどうかをベリファイする二段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば３Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが二段階目の電子放出を
パスすると、電子放出動作は終了する。一方、全てのメ
モリセルが二段階目の電子放出をパスしなかった場合、
再び時間ｔ3 〜時間ｔ4 間の処理を行う。
放出が終了したかどうかをベリファイする二段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば３Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが二段階目の電子放出を
パスすると、電子放出動作は終了する。一方、全てのメ
モリセルが二段階目の電子放出をパスしなかった場合、
再び時間ｔ3 〜時間ｔ4 間の処理を行う。
【００６３】以上説明してきた様に、本実施の形態の不
揮発性半導体記憶装置においても、第１の実施の形態と
同様に、ソース電圧制御回路１０ａが２つの負荷特性を
有しており、電子放出初期では、第１の負荷特性で決ま
る電圧をメモリセルのソースに供給し、その後、メモリ
セルに蓄積されている電子をメモリセルの閾値で判定し
て、電子放出後期では第２の負荷特性で決まる電圧をメ
モリセルのソースに供給することができる。
揮発性半導体記憶装置においても、第１の実施の形態と
同様に、ソース電圧制御回路１０ａが２つの負荷特性を
有しており、電子放出初期では、第１の負荷特性で決ま
る電圧をメモリセルのソースに供給し、その後、メモリ
セルに蓄積されている電子をメモリセルの閾値で判定し
て、電子放出後期では第２の負荷特性で決まる電圧をメ
モリセルのソースに供給することができる。
【００６４】従って、本実施の形態においては、電子放
出初期にメモリセルのソースに流れる電流を抑えること
ができるため、メモリセルのトンネル膜にかかる電界を
小さくすることができる。
出初期にメモリセルのソースに流れる電流を抑えること
ができるため、メモリセルのトンネル膜にかかる電界を
小さくすることができる。
【００６５】尚、本実施の形態においては、ｐＭＯＳト
ランジスタＭＰのゲートに供給される電圧が、２つの電
圧値をとるものとし、ソース電圧制御回路１０ａが２つ
の負荷特性を有するものとして説明してきたが、同様の
原理に基づいて、ｐＭＯＳトランジスタＭＰのゲートに
供給される電圧が、より多くの電圧値をとるものとして
も良く、その場合、ソース電圧制御回路１０ａの有する
負荷特性が更に多くなり、各メモリセルのソースに供給
される電圧を、より細かく設定することが可能であるこ
とは言うまでもない。
ランジスタＭＰのゲートに供給される電圧が、２つの電
圧値をとるものとし、ソース電圧制御回路１０ａが２つ
の負荷特性を有するものとして説明してきたが、同様の
原理に基づいて、ｐＭＯＳトランジスタＭＰのゲートに
供給される電圧が、より多くの電圧値をとるものとして
も良く、その場合、ソース電圧制御回路１０ａの有する
負荷特性が更に多くなり、各メモリセルのソースに供給
される電圧を、より細かく設定することが可能であるこ
とは言うまでもない。
【００６６】（第３の実施の形態）本発明の第３の実施
の形態の不揮発性半導体記憶装置は、第２の実施の形態
と同様、第１の実施の形態の不揮発性半導体記憶装置の
変形であり、ソース制御回路１０ｂに特徴を有するもの
である。
の形態の不揮発性半導体記憶装置は、第２の実施の形態
と同様、第１の実施の形態の不揮発性半導体記憶装置の
変形であり、ソース制御回路１０ｂに特徴を有するもの
である。
【００６７】本実施の形態のソース電圧制御回路１０ｂ
は、図８に示される様に、ｐＭＯＳトランジスタＭＰ
と、電子放出信号ＥＥＳ及び第２電子放出信号ＥＥＳ２
に従ってｐＭＯＳトランジスタＭＰのゲートに入力する
電圧を制御するゲート電圧制御手段とを備えており、抵
抗Ｒと２つのｎＭＯＳトランジスタＭＮ１又はＭＮ２の
いずれか一方とで決定される電圧がｐＭＯＳトランジス
タＭＰのゲートに供給されることにより、第２の実施の
形態と同様に、２つの負荷特性を有するものであり、例
えば、図９に示される様にして動作する。尚、図９に示
されていない電子放出ベリファイ信号ＥＥＶＳ、電子放
出後の期待値データＥＤ、セル読出データＳＤ、比較結
果ＣＯＭＰ、電子放出ベリファイ用内部アドレスＩad、
及び電子放出ベリファイ用電圧Ｖver に関する動作は、
図５と同様であるため省略する。
は、図８に示される様に、ｐＭＯＳトランジスタＭＰ
と、電子放出信号ＥＥＳ及び第２電子放出信号ＥＥＳ２
に従ってｐＭＯＳトランジスタＭＰのゲートに入力する
電圧を制御するゲート電圧制御手段とを備えており、抵
抗Ｒと２つのｎＭＯＳトランジスタＭＮ１又はＭＮ２の
いずれか一方とで決定される電圧がｐＭＯＳトランジス
タＭＰのゲートに供給されることにより、第２の実施の
形態と同様に、２つの負荷特性を有するものであり、例
えば、図９に示される様にして動作する。尚、図９に示
されていない電子放出ベリファイ信号ＥＥＶＳ、電子放
出後の期待値データＥＤ、セル読出データＳＤ、比較結
果ＣＯＭＰ、電子放出ベリファイ用内部アドレスＩad、
及び電子放出ベリファイ用電圧Ｖver に関する動作は、
図５と同様であるため省略する。
【００６８】図９において、時間ｔ1 〜時間ｔ2 間は、
一段階目の電子放出期間であり、ｐＭＯＳトランジスタ
ＭＰ１及びｎＭＯＳトランジスタＭＮ１がオンし、ｐＭ
ＯＳトランジスタＭＰのゲートには、抵抗ＲとｎＭＯＳ
トランジスタＭＮ１との接続点で決まる第１の電圧（例
えば、電源電圧Ｖppを１２Ｖとした場合であって、接続
点を挟んだ抵抗の抵抗比が１：１であった場合、６Ｖ）
が供給される。この場合、ソース電圧制御回路１０ｂの
負荷特性は、図４に示される第１の負荷特性となる。
一段階目の電子放出期間であり、ｐＭＯＳトランジスタ
ＭＰ１及びｎＭＯＳトランジスタＭＮ１がオンし、ｐＭ
ＯＳトランジスタＭＰのゲートには、抵抗ＲとｎＭＯＳ
トランジスタＭＮ１との接続点で決まる第１の電圧（例
えば、電源電圧Ｖppを１２Ｖとした場合であって、接続
点を挟んだ抵抗の抵抗比が１：１であった場合、６Ｖ）
が供給される。この場合、ソース電圧制御回路１０ｂの
負荷特性は、図４に示される第１の負荷特性となる。
【００６９】時間ｔ2 〜時間ｔ3 間は、一段階目の電子
放出が終了したかどうかをベリファイする一段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば５Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが一段階目の電子放出を
パスしたものとして、以下話を進めるが、全てのメモリ
セルが一段階目の電子放出をパスしなかった場合、再び
時間ｔ1 〜時間ｔ2 間の処理を行うことは言うまでもな
い。
放出が終了したかどうかをベリファイする一段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば５Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが一段階目の電子放出を
パスしたものとして、以下話を進めるが、全てのメモリ
セルが一段階目の電子放出をパスしなかった場合、再び
時間ｔ1 〜時間ｔ2 間の処理を行うことは言うまでもな
い。
【００７０】時間ｔ3 〜時間ｔ4 間は、二段階目の電子
放出期間であり、ｐＭＯＳトランジスタＭＰ１及びｎＭ
ＯＳトランジスタＭＮ２がオンして、ｐＭＯＳトランジ
スタＭＰのゲートには、０Ｖが供給される。この場合、
ソース電圧制御回路１０ｂの負荷特性は、図４に示され
る第２の負荷特性となる。
放出期間であり、ｐＭＯＳトランジスタＭＰ１及びｎＭ
ＯＳトランジスタＭＮ２がオンして、ｐＭＯＳトランジ
スタＭＰのゲートには、０Ｖが供給される。この場合、
ソース電圧制御回路１０ｂの負荷特性は、図４に示され
る第２の負荷特性となる。
【００７１】時間ｔ4 〜時間ｔ5 間は、二段階目の電子
放出が終了したかどうかをベリファイする二段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば３Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが二段階目の電子放出を
パスすると、電子放出動作は終了する。一方、全てのメ
モリセルが二段階目の電子放出をパスしなかった場合、
再び時間ｔ3 〜時間ｔ4 間の処理を行う。
放出が終了したかどうかをベリファイする二段階目の電
子放出ベリファイ期間であり、電子放出ベリファイ用電
圧Ｖver を例えば３Ｖとして、電子放出ベリファイを行
う。ここで、全てのメモリセルが二段階目の電子放出を
パスすると、電子放出動作は終了する。一方、全てのメ
モリセルが二段階目の電子放出をパスしなかった場合、
再び時間ｔ3 〜時間ｔ4 間の処理を行う。
【００７２】以上説明してきた様に、本実施の形態の不
揮発性半導体記憶装置においても、第２の実施の形態と
同様に、ソース電圧制御回路１０ｂが２つの負荷特性を
有しており、電子放出初期では、第１の負荷特性で決ま
る電圧をメモリセルのソースに供給し、その後、メモリ
セルに蓄積されている電子をメモリセルの閾値で判定し
て、電子放出後期では第２の負荷特性で決まる電圧をメ
モリセルのソースに供給することができる。
揮発性半導体記憶装置においても、第２の実施の形態と
同様に、ソース電圧制御回路１０ｂが２つの負荷特性を
有しており、電子放出初期では、第１の負荷特性で決ま
る電圧をメモリセルのソースに供給し、その後、メモリ
セルに蓄積されている電子をメモリセルの閾値で判定し
て、電子放出後期では第２の負荷特性で決まる電圧をメ
モリセルのソースに供給することができる。
【００７３】従って、本実施の形態においては、電子放
出初期にメモリセルのソースに流れる電流を抑えること
ができるため、メモリセルのトンネル膜にかかる電界を
小さくすることができる。
出初期にメモリセルのソースに流れる電流を抑えること
ができるため、メモリセルのトンネル膜にかかる電界を
小さくすることができる。
【００７４】尚、本実施の形態においては、ｐＭＯＳト
ランジスタＭＰのゲートに供給される電圧が、２つの電
圧値をとるものとし、ソース電圧制御回路１０ｂが２つ
の負荷特性を有するものとして説明してきたが、同様の
原理に基づいて、ｐＭＯＳトランジスタＭＰのゲートに
供給される電圧が、より多くの電圧値をとるものとして
も良く、その場合、ソース電圧制御回路１０ｂの有する
負荷特性が更に多くなり、各メモリセルのソースに供給
される電圧を、より細かく設定することが可能であるこ
とは言うまでもない。
ランジスタＭＰのゲートに供給される電圧が、２つの電
圧値をとるものとし、ソース電圧制御回路１０ｂが２つ
の負荷特性を有するものとして説明してきたが、同様の
原理に基づいて、ｐＭＯＳトランジスタＭＰのゲートに
供給される電圧が、より多くの電圧値をとるものとして
も良く、その場合、ソース電圧制御回路１０ｂの有する
負荷特性が更に多くなり、各メモリセルのソースに供給
される電圧を、より細かく設定することが可能であるこ
とは言うまでもない。
【００７５】（第４の実施の形態）本発明の第４の実施
の形態の不揮発性半導体記憶装置は、図１０に示される
様に、メモリセルアレイ１と、行デコーダ２と、列デコ
ーダ３と、列選択スイッチ４と、センス回路５と、電子
放出動作制御回路６ａと、比較器７と、内部アドレス発
生回路８と、ソース電圧制御回路１０と、コントロール
ゲート電圧制御回路１３とを備えているものである。
尚、図１０において、図１に示される各構成要素と同様
の動作をする構成要素については、同じ参照符号を付し
てある。
の形態の不揮発性半導体記憶装置は、図１０に示される
様に、メモリセルアレイ１と、行デコーダ２と、列デコ
ーダ３と、列選択スイッチ４と、センス回路５と、電子
放出動作制御回路６ａと、比較器７と、内部アドレス発
生回路８と、ソース電圧制御回路１０と、コントロール
ゲート電圧制御回路１３とを備えているものである。
尚、図１０において、図１に示される各構成要素と同様
の動作をする構成要素については、同じ参照符号を付し
てある。
【００７６】電子放出動作制御回路６ａは、図１に示さ
れる電子放出動作制御回路６とほぼ同様の動作をする
が、電子放出ベリファイ信号ＥＥＶＳをベリファイ電圧
発生回路９の代わりにコントロールゲート電圧制御回路
１３に対して出力すると共に、電子放出信号ＥＥＳ及び
第２電子放出信号ＥＥＳ２をもコントロールゲート電圧
制御回路１３に対して出力する。
れる電子放出動作制御回路６とほぼ同様の動作をする
が、電子放出ベリファイ信号ＥＥＶＳをベリファイ電圧
発生回路９の代わりにコントロールゲート電圧制御回路
１３に対して出力すると共に、電子放出信号ＥＥＳ及び
第２電子放出信号ＥＥＳ２をもコントロールゲート電圧
制御回路１３に対して出力する。
【００７７】コントロールゲート電圧制御回路１３は、
電子放出ベリファイ信号ＥＥＶＳ及び第２電子放出信号
ＥＥＳ２に従い、電子放出をベリファイする際にコント
ロールゲートに印加される電子放出ベリファイ用電圧Ｖ
ver を、行デコーダ２に対して出力すると共に、電子放
出信号ＥＥＳ及び第２電子放出信号ＥＥＳ２に従って、
メモリセルのフローティングゲートから電子を放出させ
る際にメモリセルのコントロールゲートに対して印加さ
れる負電圧であるコントロールゲート制御電圧Ｖ
CGC を、行デコーダ２に対して出力するものである。
電子放出ベリファイ信号ＥＥＶＳ及び第２電子放出信号
ＥＥＳ２に従い、電子放出をベリファイする際にコント
ロールゲートに印加される電子放出ベリファイ用電圧Ｖ
ver を、行デコーダ２に対して出力すると共に、電子放
出信号ＥＥＳ及び第２電子放出信号ＥＥＳ２に従って、
メモリセルのフローティングゲートから電子を放出させ
る際にメモリセルのコントロールゲートに対して印加さ
れる負電圧であるコントロールゲート制御電圧Ｖ
CGC を、行デコーダ２に対して出力するものである。
【００７８】本実施の形態においては、電子放出時に、
メモリセルのコントロールゲートに負電圧を印加する方
式を、第１の実施の形態の不揮発性半導体記憶装置に適
用した例について説明したが、前述の第２及び第３の実
施の形態の不揮発性半導体記憶装置に対しても、同様に
して適用できることは言うまでもない。即ち、本実施の
形態のソース電圧制御回路１０を、第２又は第３の実施
の形態のソース電圧制御回路１０ａ又は１０ｂに置き換
えれば良い。
メモリセルのコントロールゲートに負電圧を印加する方
式を、第１の実施の形態の不揮発性半導体記憶装置に適
用した例について説明したが、前述の第２及び第３の実
施の形態の不揮発性半導体記憶装置に対しても、同様に
して適用できることは言うまでもない。即ち、本実施の
形態のソース電圧制御回路１０を、第２又は第３の実施
の形態のソース電圧制御回路１０ａ又は１０ｂに置き換
えれば良い。
【００７９】（第５の実施の形態）本発明の第５の実施
の形態の不揮発性半導体記憶装置は、図１１に示される
様に、メモリセルアレイ１と、行デコーダ２と、列デコ
ーダ３と、列選択スイッチ４と、センス回路５と、電子
放出動作制御回路６ｂと、比較器７と、内部アドレス発
生回路８と、ベリファイ電圧発生回路９と、ソース電圧
制御回路１２とを備えているものである。尚、図１１に
おいて、図１に示される各構成要素と同様の動作をする
構成要素については、同じ参照符号を付してある。
の形態の不揮発性半導体記憶装置は、図１１に示される
様に、メモリセルアレイ１と、行デコーダ２と、列デコ
ーダ３と、列選択スイッチ４と、センス回路５と、電子
放出動作制御回路６ｂと、比較器７と、内部アドレス発
生回路８と、ベリファイ電圧発生回路９と、ソース電圧
制御回路１２とを備えているものである。尚、図１１に
おいて、図１に示される各構成要素と同様の動作をする
構成要素については、同じ参照符号を付してある。
【００８０】電子放出動作制御回路６ｂは、図１に示さ
れる電子放出動作制御回路６とほぼ同様の動作をする
が、ソース電圧制御回路１２に対しては電子放出信号Ｅ
ＥＳのみを出力する。
れる電子放出動作制御回路６とほぼ同様の動作をする
が、ソース電圧制御回路１２に対しては電子放出信号Ｅ
ＥＳのみを出力する。
【００８１】また、ソース電圧制御回路１２は、ディプ
レッションタイプのｎＭＯＳトランジスタを含まずに構
成されており、電子放出初期におけるメモリセルのソー
ス電流と、電子放出後期におけるメモリセルのソース電
流とが実質的に同一となる様な負荷特性を有するもので
ある。
レッションタイプのｎＭＯＳトランジスタを含まずに構
成されており、電子放出初期におけるメモリセルのソー
ス電流と、電子放出後期におけるメモリセルのソース電
流とが実質的に同一となる様な負荷特性を有するもので
ある。
【００８２】更に、詳しくは、ソース電圧制御回路１２
は、図１２に示される様に、第１及び第２のｐＭＯＳト
ランジスタＭＰ１及びＭＰ２と、第２ゲート電圧制御手
段１４とで主要部を構成されている。また、第２ゲート
電圧制御手段１４は、第３のｐＭＯＳトランジスタＭＰ
３と抵抗Ｒとを備えている。第１のｐＭＯＳトランジス
タＭＰ１のソースには、電源電圧Ｖppが供給されてお
り、第２のｐＭＯＳトランジスタＭＰ２のソースには、
第１のｐＭＯＳトランジスタＭＰ１のドレインが接続さ
れている。また、第２のｐＭＯＳトランジスタＭＰ２の
ドレインは、メモリセルアレイ１のソースに接続されて
いる。第３のｐＭＯＳトランジスタＭＰ３のソースに
は、電源電圧Ｖppが供給されており、第３のｐＭＯＳト
ランジスタＭＰ３のドレイン及びゲートは、抵抗Ｒの一
端に接続されている。また、第２のｐＭＯＳトランジス
タＭＰ２のゲートには、第３のｐＭＯＳトランジスタＭ
Ｐ３及び抵抗Ｒにて決定される電位であって、接地電圧
と電源電圧との間の電圧値を有する第２ゲート制御電圧
が供給されている。
は、図１２に示される様に、第１及び第２のｐＭＯＳト
ランジスタＭＰ１及びＭＰ２と、第２ゲート電圧制御手
段１４とで主要部を構成されている。また、第２ゲート
電圧制御手段１４は、第３のｐＭＯＳトランジスタＭＰ
３と抵抗Ｒとを備えている。第１のｐＭＯＳトランジス
タＭＰ１のソースには、電源電圧Ｖppが供給されてお
り、第２のｐＭＯＳトランジスタＭＰ２のソースには、
第１のｐＭＯＳトランジスタＭＰ１のドレインが接続さ
れている。また、第２のｐＭＯＳトランジスタＭＰ２の
ドレインは、メモリセルアレイ１のソースに接続されて
いる。第３のｐＭＯＳトランジスタＭＰ３のソースに
は、電源電圧Ｖppが供給されており、第３のｐＭＯＳト
ランジスタＭＰ３のドレイン及びゲートは、抵抗Ｒの一
端に接続されている。また、第２のｐＭＯＳトランジス
タＭＰ２のゲートには、第３のｐＭＯＳトランジスタＭ
Ｐ３及び抵抗Ｒにて決定される電位であって、接地電圧
と電源電圧との間の電圧値を有する第２ゲート制御電圧
が供給されている。
【００８３】このような構成を備える本実施の形態のソ
ース電圧制御回路１２は、図１３に示される様な負荷特
性を備えており、電子放出初期におけるメモリセルアレ
イ１のソースに流れる電流を抑えることができる。
ース電圧制御回路１２は、図１３に示される様な負荷特
性を備えており、電子放出初期におけるメモリセルアレ
イ１のソースに流れる電流を抑えることができる。
【００８４】従って、負荷特性を有するソース電圧制御
回路１２によれば、電子放出初期時において、メモリセ
ルのトンネル膜にかかる電界を小さくすることができ
る。
回路１２によれば、電子放出初期時において、メモリセ
ルのトンネル膜にかかる電界を小さくすることができ
る。
【００８５】（第６の実施の形態）本発明の第６の実施
の形態の不揮発性半導体記憶装置は、第５の実施の形態
の改良版であり、従って、ソース電圧制御回路１２ａ以
外の構成要素は、第５の実施の形態の不揮発性半導体記
憶装置と同様である。
の形態の不揮発性半導体記憶装置は、第５の実施の形態
の改良版であり、従って、ソース電圧制御回路１２ａ以
外の構成要素は、第５の実施の形態の不揮発性半導体記
憶装置と同様である。
【００８６】本実施の形態のソース電圧制御回路１２ａ
は、図１４に示される様に、その主要部として、第５の
実施の形態のソース電圧制御回路１２の主要部にｎＭＯ
ＳトランジスタＭＮ１を追加した構成を備えるものであ
る。
は、図１４に示される様に、その主要部として、第５の
実施の形態のソース電圧制御回路１２の主要部にｎＭＯ
ＳトランジスタＭＮ１を追加した構成を備えるものであ
る。
【００８７】このような構成を備えるソース電圧制御回
路１２ａは、図１５に示される様に、前述の図１３に示
される負荷特性と追加されたｎＭＯＳトランジスタＭＮ
１の有する負荷特性とを合成した負荷特性を備えてお
り、第５の実施の形態と同様に、電子放出初期における
メモリセルアレイ１のソースに流れる電流を抑えること
ができると共に、電子放出初期に至るまでの間の時間を
短縮することができるものである。
路１２ａは、図１５に示される様に、前述の図１３に示
される負荷特性と追加されたｎＭＯＳトランジスタＭＮ
１の有する負荷特性とを合成した負荷特性を備えてお
り、第５の実施の形態と同様に、電子放出初期における
メモリセルアレイ１のソースに流れる電流を抑えること
ができると共に、電子放出初期に至るまでの間の時間を
短縮することができるものである。
【００８８】従って、このような構成を有するソース電
圧制御回路１２ａによれば、電子放出初期時において、
メモリセルのトンネル膜にかかる電界を小さくすること
ができると共に、前述の第５の実施の形態と比較して、
電子放出にかかる時間を短縮することができる。
圧制御回路１２ａによれば、電子放出初期時において、
メモリセルのトンネル膜にかかる電界を小さくすること
ができると共に、前述の第５の実施の形態と比較して、
電子放出にかかる時間を短縮することができる。
【００８９】（第７の実施の形態）本発明の第７の実施
の形態の不揮発性半導体記憶装置は、図１６に示される
様に、メモリセルアレイ１と、行デコーダ２と、列デコ
ーダ３と、列選択スイッチ４と、センス回路５と、電子
放出動作制御回路６ｃと、比較器７と、内部アドレス発
生回路８と、ソース電圧制御回路１２と、コントロール
ゲート電圧制御回路１３とを備えているものである。
尚、図１６において、図１１に示される各構成要素と同
様の動作をする構成要素については、同じ参照符号を付
してある。
の形態の不揮発性半導体記憶装置は、図１６に示される
様に、メモリセルアレイ１と、行デコーダ２と、列デコ
ーダ３と、列選択スイッチ４と、センス回路５と、電子
放出動作制御回路６ｃと、比較器７と、内部アドレス発
生回路８と、ソース電圧制御回路１２と、コントロール
ゲート電圧制御回路１３とを備えているものである。
尚、図１６において、図１１に示される各構成要素と同
様の動作をする構成要素については、同じ参照符号を付
してある。
【００９０】電子放出動作制御回路６ｃは、図１１に示
される電子放出動作制御回路６ｂとほぼ同様の動作をす
るが、電子放出ベリファイ信号ＥＥＶＳをベリファイ電
圧発生回路９の代わりにコントロールゲート電圧制御回
路１３に対して出力すると共に、電子放出信号ＥＥＳを
もコントロールゲート電圧制御回路１３に対して出力す
る。
される電子放出動作制御回路６ｂとほぼ同様の動作をす
るが、電子放出ベリファイ信号ＥＥＶＳをベリファイ電
圧発生回路９の代わりにコントロールゲート電圧制御回
路１３に対して出力すると共に、電子放出信号ＥＥＳを
もコントロールゲート電圧制御回路１３に対して出力す
る。
【００９１】コントロールゲート電圧制御回路１３は、
電子放出ベリファイ信号ＥＥＶＳに従い、電子放出をベ
リファイする際にコントロールゲートに印加される電子
放出ベリファイ用電圧Ｖver を、行デコーダ２に対して
出力すると共に、電子放出信号ＥＥＳに従って、メモリ
セルのフローティングゲートから電子を放出させる際に
メモリセルのコントロールゲートに対して印加される負
電圧であるコントロールゲート制御電圧ＶCGC を、行デ
コーダ２に対して出力するものである。
電子放出ベリファイ信号ＥＥＶＳに従い、電子放出をベ
リファイする際にコントロールゲートに印加される電子
放出ベリファイ用電圧Ｖver を、行デコーダ２に対して
出力すると共に、電子放出信号ＥＥＳに従って、メモリ
セルのフローティングゲートから電子を放出させる際に
メモリセルのコントロールゲートに対して印加される負
電圧であるコントロールゲート制御電圧ＶCGC を、行デ
コーダ２に対して出力するものである。
【００９２】本実施の形態においては、電子放出時に、
メモリセルのコントロールゲートに負電圧を印加する方
式を、第５の実施の形態の不揮発性半導体記憶装置に適
用した例について説明したが、前述の第６の実施の形態
の不揮発性半導体記憶装置に対しても、同様にして適用
できることは言うまでもない。即ち、本実施の形態のソ
ース電圧制御回路１２を、第６の実施の形態のソース電
圧制御回路１２ａに置き換えれば良い。
メモリセルのコントロールゲートに負電圧を印加する方
式を、第５の実施の形態の不揮発性半導体記憶装置に適
用した例について説明したが、前述の第６の実施の形態
の不揮発性半導体記憶装置に対しても、同様にして適用
できることは言うまでもない。即ち、本実施の形態のソ
ース電圧制御回路１２を、第６の実施の形態のソース電
圧制御回路１２ａに置き換えれば良い。
【００９３】
【発明の効果】以上説明してきた様に、本発明によれ
ば、メモリセルアレイのソースに印加する電圧を制御す
るソース電圧制御回路が、以下に示す様な２つの特徴あ
る負荷特性のいずれか一方の負荷特性を有していること
により、電子放出初期時においてメモリセルのトンネル
膜にかかる電界を小さくすることができる。
ば、メモリセルアレイのソースに印加する電圧を制御す
るソース電圧制御回路が、以下に示す様な２つの特徴あ
る負荷特性のいずれか一方の負荷特性を有していること
により、電子放出初期時においてメモリセルのトンネル
膜にかかる電界を小さくすることができる。
【００９４】ここで、本発明のソース電圧制御回路の特
徴の一方は、負荷特性を複数有しており、且つ、メモリ
セルの閾値に応じて負荷特性を変化させることができる
ことである。
徴の一方は、負荷特性を複数有しており、且つ、メモリ
セルの閾値に応じて負荷特性を変化させることができる
ことである。
【００９５】また、本発明のソース電圧制御回路の特徴
の他方は、電子放出初期のメモリセルのソース電流と、
電子放出後期のメモリセルのソース電流とが、実質的に
同一となるような負荷特性を有していることである。
の他方は、電子放出初期のメモリセルのソース電流と、
電子放出後期のメモリセルのソース電流とが、実質的に
同一となるような負荷特性を有していることである。
【図１】本発明の第１の実施の形態の不揮発性半導体記
憶装置の構成を示すブロック図である。
憶装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態のソース電圧制御回
路の構成を示す図である。
路の構成を示す図である。
【図３】ソース電圧制御回路に用いられるレベルシフタ
回路の構成を示す図である。
回路の構成を示す図である。
【図４】本発明の第１の実施の形態のソース電圧制御回
路の有する負荷特性を示す図である。
路の有する負荷特性を示す図である。
【図５】本発明の第１の実施の形態の動作を示すタイミ
ングチャートである。
ングチャートである。
【図６】本発明の第２の実施の形態のソース電圧制御回
路の構成を示す図である。
路の構成を示す図である。
【図７】本発明の第２の実施の形態の動作を示すタイミ
ングチャートである。
ングチャートである。
【図８】本発明の第３の実施の形態のソース電圧制御回
路の構成を示す図である。
路の構成を示す図である。
【図９】本発明の第３の実施の形態の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１０】本発明の第４の実施の形態の不揮発性半導体
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【図１１】本発明の第５の実施の形態の不揮発性半導体
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【図１２】本発明の第５の実施の形態のソース電圧制御
回路の構成を示す図である。
回路の構成を示す図である。
【図１３】本発明の第５の実施の形態のソース電圧制御
回路の有する負荷特性を示す図である。
回路の有する負荷特性を示す図である。
【図１４】本発明の第６の実施の形態のソース電圧制御
回路の構成を示す図である。
回路の構成を示す図である。
【図１５】本発明の第６の実施の形態のソース電圧制御
回路の有する負荷特性を示す図である。
回路の有する負荷特性を示す図である。
【図１６】本発明の第７の実施の形態の不揮発性半導体
記憶装置の構成を示すブロック図である。
記憶装置の構成を示すブロック図である。
【図１７】従来のソース電圧制御回路の構成を示す図で
ある。
ある。
【図１８】従来のソース電圧制御回路の有する負荷特性
を示す図である。
を示す図である。
１ メモリセルアレイ ２ 行デコーダ ３ 列デコーダ ４ 列選択スイッチ ５ センス回路 ６ 電子放出動作制御回路 ６ａ 電子放出動作制御回路 ６ｂ 電子放出動作制御回路 ６ｃ 電子放出動作制御回路 ７ 比較器 ８ 内部アドレス発生回路 ９ ベリファイ電圧制御回路 １０ ソース電圧制御回路 １０ａ ソース電圧制御回路 １０ｂ ソース電圧制御回路 １１ レベルシフタ回路 １２ ソース電圧制御回路 １２ａ ソース電圧制御回路 １３ コントロールゲート電圧制御回路 １４ 第２ゲート電圧制御手段 ＳＤ セル読出データ ＥＤ 電子放出後の期待値データ ＣＯＭＰ 比較結果 ＥＥＶＳ 電子放出ベリファイ信号 Ｉad 電子放出ベリファイ用内部アドレス Ｖver 電子放出ベリファイ用電圧 ＶCGC コントロールゲート制御電圧 ＥＥＳ 電子放出信号 ＥＥＳ２ 第２電子放出信号 ＶSC ソース制御電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神保 敏且 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 二宮 和久 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平５−182483（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (10)
- 【請求項１】 コントロールゲート及びフローティング
ゲートを有しており電気的にデータを消去することので
きるメモリセルと、前記メモリセルのフローティングゲ
ートに蓄積された電子を放出する際に前記メモリセルの
ソースにかかる電圧を制御するソース電圧制御回路とを
備えた不揮発性半導体記憶装置において、 前記ソース電圧制御回路は、前記メモリセルのフローテ
ィングゲートから電子を放出させる際に、前記メモリセ
ルの閾値に応じて、負荷特性を変化させることができる
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、 前記ソース電圧制御回路は、複数のｐＭＯＳトランジス
タ及びゲート電圧制御手段を備えており、 前記複数のｐＭＯＳトランジスタは、夫々、ソースを電
源に接続され、ドレインを前記メモリセルのソースに接
続されており、 前記ゲート電圧制御手段は、前記複数のｐＭＯＳトラン
ジスタの夫々のゲートに接続され、前記夫々のゲートに
入力する電圧を制御するためのものであり、 前記複数のｐＭＯＳトランジスタのゲートに入力する電
圧を制御することにより、前記負荷特性を変化させるこ
とが出来ることを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１に記載の不揮発性半導体記憶装
置において、 前記ソース電圧制御回路は、ｐＭＯＳトランジスタとゲ
ート電圧制御手段とを備えており、 前記ｐＭＯＳトランジスタのソースは、電源に接続され
る電源端子であり、 前記ｐＭＯＳトランジスタのドレインは、前記メモリセ
ルのソースに接続されており、 前記ゲート電圧制御手段は、該ｐＭＯＳトランジスタの
ゲートに接続され、該ゲートに入力する電圧を制御する
ためものであり、 前記ｐＭＯＳトランジスタの前記ゲートに入力する電圧
を変化させることで前記負荷特性を変化させることがで
きることを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１に記載の不揮発性半導体記憶装
置において、 前記メモリセルの前記コントロールゲートにかかる電圧
を制御するコントロールゲート電圧制御回路を更に備え
ており、 該コントロールゲート電圧制御回路は、前記メモリセル
のフローティングゲートから電子を放出させる際に、前
記コントロールゲートに対して負電圧を印加することを
特徴とする不揮発性半導体記憶装置。 - 【請求項５】 コントロールゲート及びフローテイング
ゲートを有しており電気的にデータを消去する事のでき
るメモリセルと、前記メモリセルのフローテイングゲー
トに蓄積された電子を放出する際に前記メモリセルのソ
ースにかかる電圧を制御するソース電圧制御回路とを備
えた不揮発性半導体記憶装置において、 前記ソース電圧制御回路は、前記メモリセルのソースに
ゲート以外の電極の一方が接続されたＭＯＳトランジス
タと、当該ＭＯＳトランジスタのゲート電圧を制御する
ゲート電圧制御手段とを備えており、前記ＭＯＳトラン
ジスタのゲート電圧を制御することにより、電子放出初
期の前記メモリセルのソース電流と、電子放出後期の前
記メモリセルのソース電流とが、実質的に同一となるよ
うな負荷特性を有することを特徴とする不揮発性半導体
記憶装置。 - 【請求項６】 請求項５に記載の不揮発性半導体記憶装
置において、 前記ソース電圧制御回路は、複数のｐＭＯＳトランジス
タを備えており、前記ゲート電圧制御手段は、当該複数のｐＭＯＳトラン
ジスタの夫々のゲート電圧を制御するものであり、 前記ソース電圧制御回路は、前記複数のｐＭＯＳトラン
ジスタのゲート電圧を前記ゲート電極制御手段により制
御することにより、 前記電子放出初期から電子放出後期
にかけて前記メモリセルのソース電流を実質的に同一と
なるような負荷特性を有することを特徴とする不揮発性
半導体記憶装置。 - 【請求項７】 請求項６に記載の不揮発性半導体記憶装
置において、 前記ソース電圧制御回路は、 前記メモリセルのフローティングゲートから電子を放出
させるか否かを示す電子放出信号がゲートに入力される
第１のｐＭＯＳトランジスタと、 該第１のｐＭＯＳトランジスタに対して直列に接続され
た第２のｐＭＯＳトランジスタと、 該第２のｐＭＯＳトランジスタのゲートに対して、接地
電圧と電源電圧との間の電圧値を有する第２ゲート制御
電圧を印加するための第２ゲート電圧制御手段とを備え
ていることを特徴とする不揮発性半導体記憶装置。 - 【請求項８】 請求項７に記載の不揮発性半導体記憶装
置において、 前記第２ゲート電圧制御手段は、第３のｐＭＯＳトラン
ジスタ及び抵抗を備えており、 前記第１のｐＭＯＳトランジスタのソースは、電源に接
続される電源端子であり、 前記第２のｐＭＯＳトランジスタのソースは、前記第１
のｐＭＯＳトランジスタのドレインに接続されており、 前記第２のｐＭＯＳトランジスタのドレインは、前記メ
モリセルのソースに接続されており、 前記第３のｐＭＯＳトランジスタのソースは、電源に接
続される電源端子であり、 前記第３のｐＭＯＳトランジスタのドレイン及びゲート
は、前記第２のｐＭＯＳトランジスタのゲートに接続さ
れており、 前記抵抗は、該第３のｐＭＯＳトランジスタのドレイン
に一端を接続され、他端を接地されていることにより、 前記第２のｐＭＯＳトランジスタのゲートに対して、接
地電圧と電源電圧との間の電圧値を有する第２ゲート制
御電圧を印加することを特徴とする不揮発性半導体記憶
装置。 - 【請求項９】 請求項８に記載の不揮発性半導体記憶装
置において、 前記ソース電圧制御回路は、エンハンスドタイプのｎＭ
ＯＳトランジスタを更に備えており、 該ｎＭＯＳトランジスタのドレイン及びゲートは、前記
第２のｐＭＯＳトランジスタのソースに接続されてお
り、 該ｎＭＯＳトランジスタのソースは、前記第２のｐＭＯ
Ｓトランジスタのドレインに接続されていることを特徴
とする不揮発性半導体記憶装置。 - 【請求項１０】 請求項５に記載の不揮発性半導体記憶
装置において、 前記メモリセルの前記コントロールゲートにかかる電圧
を制御するコントロールゲート電圧制御回路を更に備え
ており、 該コントロールゲート電圧制御回路は、前記メモリセル
のフローティングゲートから電子を放出させる際に、前
記コントロールゲートに対して負電圧を印加することを
特徴とする不揮発性半導体記憶装置。
Priority Applications (3)
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|---|---|---|---|
| JP25494896A JP3114797B2 (ja) | 1996-09-26 | 1996-09-26 | 不揮発性半導体記憶装置 |
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| KR1019970051122A KR100277809B1 (ko) | 1996-09-26 | 1997-09-26 | 비휘발성 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25494896A JP3114797B2 (ja) | 1996-09-26 | 1996-09-26 | 不揮発性半導体記憶装置 |
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|---|---|
| JPH10106281A JPH10106281A (ja) | 1998-04-24 |
| JP3114797B2 true JP3114797B2 (ja) | 2000-12-04 |
Family
ID=17272086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25494896A Expired - Fee Related JP3114797B2 (ja) | 1996-09-26 | 1996-09-26 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5998831A (ja) |
| JP (1) | JP3114797B2 (ja) |
| KR (1) | KR100277809B1 (ja) |
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|---|---|---|---|---|
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| DE4311358C2 (de) * | 1992-04-07 | 1999-07-22 | Mitsubishi Electric Corp | Nicht-flüchtige Halbleiterspeichereinrichtung und Betriebsverfahren für eine nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Programmieren von Information in eine nicht-flüchtige Halbleiterspeichereinrichtung |
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| JPH07235190A (ja) * | 1994-02-24 | 1995-09-05 | Sony Corp | 半導体不揮発性記憶装置 |
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- 1996-09-26 JP JP25494896A patent/JP3114797B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-24 US US08/936,803 patent/US5998831A/en not_active Expired - Fee Related
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| KR19980025178A (ko) | 1998-07-06 |
| US5998831A (en) | 1999-12-07 |
| JPH10106281A (ja) | 1998-04-24 |
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