JPH11232888A - 負の高電圧を放電させるための回路を備えたフラッシュメモリ装置 - Google Patents
負の高電圧を放電させるための回路を備えたフラッシュメモリ装置Info
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- JPH11232888A JPH11232888A JP33478698A JP33478698A JPH11232888A JP H11232888 A JPH11232888 A JP H11232888A JP 33478698 A JP33478698 A JP 33478698A JP 33478698 A JP33478698 A JP 33478698A JP H11232888 A JPH11232888 A JP H11232888A
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Abstract
(57)【要約】
【課題】 消去動作が完了した後、ワードラインに供給
された負の電圧を放電する場合、誘発することができる
ゲート酸化膜の破壊、又はトランジスターの劣化現象が
防止できる放電回路を備えたフラッシュメモリ装置を提
供すること。 【解決手段】 本発明のフラッシュメモリ装置は、負の
高電圧を有するノードと、ノードに接続され、第１及び
第２制御信号に応じて、ノードに充電された負の高電圧
を放電させるための第１放電回路と、ノードに接続さ
れ、第２制御信号及び第３制御信号に応じて、第１放電
回路と共にノードに充電された負の高電圧を放電させる
ための第２放電回路と、ノードに接続され、第４及び第
５制御信号に応じて、第１及び第２放電回路と共にノー
ドに充電された負の高電圧を放電させるための第３放電
回路とを含む。
された負の電圧を放電する場合、誘発することができる
ゲート酸化膜の破壊、又はトランジスターの劣化現象が
防止できる放電回路を備えたフラッシュメモリ装置を提
供すること。 【解決手段】 本発明のフラッシュメモリ装置は、負の
高電圧を有するノードと、ノードに接続され、第１及び
第２制御信号に応じて、ノードに充電された負の高電圧
を放電させるための第１放電回路と、ノードに接続さ
れ、第２制御信号及び第３制御信号に応じて、第１放電
回路と共にノードに充電された負の高電圧を放電させる
ための第２放電回路と、ノードに接続され、第４及び第
５制御信号に応じて、第１及び第２放電回路と共にノー
ドに充電された負の高電圧を放電させるための第３放電
回路とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
装置に関するものであり、より詳しくは、消去動作が行
われた後、負の高電圧を放電するための回路を有するフ
ラッシュメモリ装置に関するものである。
装置に関するものであり、より詳しくは、消去動作が行
われた後、負の高電圧を放電するための回路を有するフ
ラッシュメモリ装置に関するものである。
【０００２】
【従来の技術】図１は、ノア型フラッシュメモリセルの
構造を示す断面図である。フラッシュメモリセルは、図
１に図示されたように、Ｐ型半導体基板２の表面にチャ
ンネル領域を間に置いて、Ｎ＋不純物で形成されたソー
ス３及びドレーン４と、チャンネル領域上に１００オン
グストローム以下の薄い絶縁膜７を間に置いて形成され
たフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔ
ｅ）６とフローティングゲート（ｆｌｏａｔｉｎｇ ｇ
ａｔｅ）６上に絶縁膜（例えば、ＯＮＯ膜）９を間に置
いてコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）
８が形成されている。そして、ソース３、ドレーン４、
コントロールゲート８、そして半導体基板２には、各々
プログラム、消去、そして読出動作時要求される電圧を
印加するための電源端子Ｖｓ、Ｖｄ、Ｖｇ、そしてＶｂ
が接続されている。
構造を示す断面図である。フラッシュメモリセルは、図
１に図示されたように、Ｐ型半導体基板２の表面にチャ
ンネル領域を間に置いて、Ｎ＋不純物で形成されたソー
ス３及びドレーン４と、チャンネル領域上に１００オン
グストローム以下の薄い絶縁膜７を間に置いて形成され
たフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔ
ｅ）６とフローティングゲート（ｆｌｏａｔｉｎｇ ｇ
ａｔｅ）６上に絶縁膜（例えば、ＯＮＯ膜）９を間に置
いてコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）
８が形成されている。そして、ソース３、ドレーン４、
コントロールゲート８、そして半導体基板２には、各々
プログラム、消去、そして読出動作時要求される電圧を
印加するための電源端子Ｖｓ、Ｖｄ、Ｖｇ、そしてＶｂ
が接続されている。
【０００３】通常のフラッシュメモリのプログラム動作
によると、ドレーン領域４と隣接するチャンネル領域で
フローティングゲート８へのホットエレクトロンインジ
ェクション（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔ
ｉｏｎ）を発生させることによって、フラッシュメモリ
セルはプログラムされる。電子注入は、ソース領域３と
Ｐ型半導体基板２を接地させ、コントロールゲート電極
Ｖｇに高い高電圧（例えば、＋１０Ｖ）を印加し、ドレ
ーン領域４にホットエレクトロンを発生させるため、適
当な正の電圧（例えば、５Ｖ〜６Ｖ）を印加することに
よって形成される。このような電圧印加条件によってフ
ラッシュメモリセルがプログラムされると、即ち負の電
荷（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ）がフローティン
グゲート６に十分に蓄積されると、フローティングゲー
ト６に蓄積された（又は、捕獲された）（−）電荷は一
連の読み出し動作が行われる間に、プログラムされたフ
ラッシュメモリセルのスレショルド電圧（ｔｈｒｅｓｈ
ｏｌｄ ｖｏｌｔａｇｅ）を高める役割を果たす。
によると、ドレーン領域４と隣接するチャンネル領域で
フローティングゲート８へのホットエレクトロンインジ
ェクション（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔ
ｉｏｎ）を発生させることによって、フラッシュメモリ
セルはプログラムされる。電子注入は、ソース領域３と
Ｐ型半導体基板２を接地させ、コントロールゲート電極
Ｖｇに高い高電圧（例えば、＋１０Ｖ）を印加し、ドレ
ーン領域４にホットエレクトロンを発生させるため、適
当な正の電圧（例えば、５Ｖ〜６Ｖ）を印加することに
よって形成される。このような電圧印加条件によってフ
ラッシュメモリセルがプログラムされると、即ち負の電
荷（ｎｅｇａｔｉｖｅ ｃｈａｒｇｅ）がフローティン
グゲート６に十分に蓄積されると、フローティングゲー
ト６に蓄積された（又は、捕獲された）（−）電荷は一
連の読み出し動作が行われる間に、プログラムされたフ
ラッシュメモリセルのスレショルド電圧（ｔｈｒｅｓｈ
ｏｌｄ ｖｏｌｔａｇｅ）を高める役割を果たす。
【０００４】一般的に、読み出し動作の電圧印加条件
は、フラッシュメモリセルのドレーン領域４に正の電圧
（例えば、１Ｖ）を印加し、フラッシュメモリセルのコ
ントロールゲート８に所定電圧（例えば、電源電圧、又
は約４．５Ｖ）を印加し、フラッシュメモリセルのソー
ス領域３に０Ｖを印加することである。条件によって読
み出し動作が行われると、ホットエレクトロンインジェ
クション方法によって、それのスレショルド電圧が高ま
り、即ちプログラムされたフラッシュメモリセルは、フ
ラッシュメモリセルのドレーン領域４からそれのソース
領域３に電流が注入されることが防止される。この時、
プログラムされたフラッシュメモリセルは、“オフ（ｏ
ｆｆ）”されたといい、フラッシュメモリセルのスレシ
ョルド電圧は、通常的に約６〜７Ｖの間の分布を有す
る。
は、フラッシュメモリセルのドレーン領域４に正の電圧
（例えば、１Ｖ）を印加し、フラッシュメモリセルのコ
ントロールゲート８に所定電圧（例えば、電源電圧、又
は約４．５Ｖ）を印加し、フラッシュメモリセルのソー
ス領域３に０Ｖを印加することである。条件によって読
み出し動作が行われると、ホットエレクトロンインジェ
クション方法によって、それのスレショルド電圧が高ま
り、即ちプログラムされたフラッシュメモリセルは、フ
ラッシュメモリセルのドレーン領域４からそれのソース
領域３に電流が注入されることが防止される。この時、
プログラムされたフラッシュメモリセルは、“オフ（ｏ
ｆｆ）”されたといい、フラッシュメモリセルのスレシ
ョルド電圧は、通常的に約６〜７Ｖの間の分布を有す
る。
【０００５】続いて、フラッシュメモリセルの消去動作
によると、半導体基板２、即ちバルク領域でコントロー
ルゲート８へのＦ−Ｎトンネルリング（Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）を発生させる
ことによってメモリセルは消去される。一般的に、Ｆ−
Ｎトンネルリングは、負の高電圧（例えば、−１０Ｖ）
をコントロルゲート８に印加し、バルク領域２とコント
ロールゲート８との間のＦ−Ｎトンネルリングを発生さ
せるため適当な正の電圧（例えば、５Ｖ）を印加するこ
とによって形成される。
によると、半導体基板２、即ちバルク領域でコントロー
ルゲート８へのＦ−Ｎトンネルリング（Ｆｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅｌｉｎｇ）を発生させる
ことによってメモリセルは消去される。一般的に、Ｆ−
Ｎトンネルリングは、負の高電圧（例えば、−１０Ｖ）
をコントロルゲート８に印加し、バルク領域２とコント
ロールゲート８との間のＦ−Ｎトンネルリングを発生さ
せるため適当な正の電圧（例えば、５Ｖ）を印加するこ
とによって形成される。
【０００６】この時、それのドレーン領域４は、消去の
効果を極大化させるため、高インピーダンス状態（ｈｉ
ｇｈ ｉｍｐｅｄａｎｃｅ ｓｔａｔｅ）（例えば、フ
ローティング状態）で維持される。このような消去条件
による電圧を対応する電源端子Ｖｇ、Ｖｄ、Ｖｓ、そし
てＶｂに印加すると、コントロルゲート８とバルク領域
２との間に強い電界が形成される。このため、Ｆ−Ｎト
ンネルリングが発生され、その結果、プログラムされた
セルのフローティングゲート６内の負の電荷は、それの
バルク領域２に放出する。
効果を極大化させるため、高インピーダンス状態（ｈｉ
ｇｈ ｉｍｐｅｄａｎｃｅ ｓｔａｔｅ）（例えば、フ
ローティング状態）で維持される。このような消去条件
による電圧を対応する電源端子Ｖｇ、Ｖｄ、Ｖｓ、そし
てＶｂに印加すると、コントロルゲート８とバルク領域
２との間に強い電界が形成される。このため、Ｆ−Ｎト
ンネルリングが発生され、その結果、プログラムされた
セルのフローティングゲート６内の負の電荷は、それの
バルク領域２に放出する。
【０００７】一般的に、Ｆ−Ｎトンネルリングは、６〜
７ＭＶ／ｃｍの電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）
が絶縁膜７の間に形成された時発生される。これはフロ
ーティングゲート６とバルク領域２の間に１００オング
ストローム以下の薄い絶縁膜７が形成されているため可
能である。Ｆ−Ｎトンネルリングによる消去方法によっ
て、負の電荷がフローティングゲート６からバルク領域
２に放電（又は、放出）されることは、一連の読み出し
動作が行われる間、消去されたフラッシュメモリセルの
スレショルド電圧を低める役割を果たす。
７ＭＶ／ｃｍの電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）
が絶縁膜７の間に形成された時発生される。これはフロ
ーティングゲート６とバルク領域２の間に１００オング
ストローム以下の薄い絶縁膜７が形成されているため可
能である。Ｆ−Ｎトンネルリングによる消去方法によっ
て、負の電荷がフローティングゲート６からバルク領域
２に放電（又は、放出）されることは、一連の読み出し
動作が行われる間、消去されたフラッシュメモリセルの
スレショルド電圧を低める役割を果たす。
【０００８】一般的なフラッシュメモリセルアレー構成
において、各々のバルク領域は、メモリ装置の高集積化
のため、複数のセルと共に連結され、このため、消去方
法によって消去動作が行われる場合、複数のメモリセル
が同時に消去される。消去単位は、各々のバルク領域２
が分離された領域によって決定される［例えば、６４Ｋ
ｂｙｔｅ：以下、セクタ（ｓｅｃｔｏｒ）と称す
る］。一連の読み出し動作が行われる間、消去動作によ
ってスレショルド電圧が下がったフラッシュメモリセル
は、コントロルゲート８に一定電圧を印加すると、ドレ
ーン領域４からソース領域３に電流通路（ｃｕｒｒｅｎ
ｔ ｐａｔｈ）が形成される。このようなフラッシュメ
モリセルは、“オン（ｏｎ）”されたというし、それの
スレショルド電圧は、約１〜３Ｖの間の分布を有する。
表１は、フラッシュメモリセルに対するプログラム、消
去、そして読み出し動作時、各電源端子Ｖｇ、Ｖｄ、Ｖ
ｓそしてＶｂに印加される電圧レベルを示す。
において、各々のバルク領域は、メモリ装置の高集積化
のため、複数のセルと共に連結され、このため、消去方
法によって消去動作が行われる場合、複数のメモリセル
が同時に消去される。消去単位は、各々のバルク領域２
が分離された領域によって決定される［例えば、６４Ｋ
ｂｙｔｅ：以下、セクタ（ｓｅｃｔｏｒ）と称す
る］。一連の読み出し動作が行われる間、消去動作によ
ってスレショルド電圧が下がったフラッシュメモリセル
は、コントロルゲート８に一定電圧を印加すると、ドレ
ーン領域４からソース領域３に電流通路（ｃｕｒｒｅｎ
ｔ ｐａｔｈ）が形成される。このようなフラッシュメ
モリセルは、“オン（ｏｎ）”されたというし、それの
スレショルド電圧は、約１〜３Ｖの間の分布を有する。
表１は、フラッシュメモリセルに対するプログラム、消
去、そして読み出し動作時、各電源端子Ｖｇ、Ｖｄ、Ｖ
ｓそしてＶｂに印加される電圧レベルを示す。
【０００９】
【表１】
【００１０】しかし、メモリセルのスレショルド電圧を
低めるＦ−Ｎトンネルリングによる複数のメモリセルの
スレショルド電圧に均一性（ｕｎｉｆｏｒｍｉｔｙ）の
ため、特定メモリセルのスレショルド電圧は、０Ｖの接
地電圧以下になる。０Ｖ以下のスレショルド電圧を有す
るメモリセルを一般的に過消去されたセル（ｏｖｅｒｅ
ｒａｓｅｄ ｃｅｌｌ）と称し、セルに対しては一連の
治療動作（以下、消去修正（ｒｅｐａｉｒ）と称する）
による０Ｖ以上のスレショルド電圧を有さなければなら
ない。
低めるＦ−Ｎトンネルリングによる複数のメモリセルの
スレショルド電圧に均一性（ｕｎｉｆｏｒｍｉｔｙ）の
ため、特定メモリセルのスレショルド電圧は、０Ｖの接
地電圧以下になる。０Ｖ以下のスレショルド電圧を有す
るメモリセルを一般的に過消去されたセル（ｏｖｅｒｅ
ｒａｓｅｄ ｃｅｌｌ）と称し、セルに対しては一連の
治療動作（以下、消去修正（ｒｅｐａｉｒ）と称する）
による０Ｖ以上のスレショルド電圧を有さなければなら
ない。
【００１１】一般的な消去修正動作は、既に消去された
メモリセルのソース領域とＰ型基板を接地させ、制御ゲ
ート電極にはプログラム動作時印加される電圧（例え
ば、＋１０Ｖ）の割に低い適当な正の電圧（即ち、３
Ｖ）を印加し、ドレーン領域には適当な正の電圧（即
ち、５〜６Ｖ）を印加することによって行われる。消去
修正方法によってプログラム方法よりは小さい量の負の
電荷が浮遊ゲート電極に蓄積されて、ゲート電極の
（−）電位は、メモリセルのスレショルド電圧を０Ｖの
接地電圧以上で高める役割を果たす。
メモリセルのソース領域とＰ型基板を接地させ、制御ゲ
ート電極にはプログラム動作時印加される電圧（例え
ば、＋１０Ｖ）の割に低い適当な正の電圧（即ち、３
Ｖ）を印加し、ドレーン領域には適当な正の電圧（即
ち、５〜６Ｖ）を印加することによって行われる。消去
修正方法によってプログラム方法よりは小さい量の負の
電荷が浮遊ゲート電極に蓄積されて、ゲート電極の
（−）電位は、メモリセルのスレショルド電圧を０Ｖの
接地電圧以上で高める役割を果たす。
【００１２】消去動作が行われる間に、表１で分かるよ
うに、セクタ内の全てのセルのゲートであるワードライ
ンは、負の電圧にチャージされなければならない。しか
し、消去動作が完了した後、消去が進行されたセクタの
メモリセルに対する消去動作が必要とするスレショルド
電圧で設定されたかの可否を検証する検証動作や、又は
他のモードのプログラム動作や、読み出し動作を行わな
ければならない。そのような場合、ワードラインは負の
電圧状態で、まず０Ｖ（ＧＮＤ）に放電されなければな
らない。従って、セクタ内の全てのワードラインに供給
された負の電圧Ｖｎｅｇを０Ｖに放電しなければならな
い。
うに、セクタ内の全てのセルのゲートであるワードライ
ンは、負の電圧にチャージされなければならない。しか
し、消去動作が完了した後、消去が進行されたセクタの
メモリセルに対する消去動作が必要とするスレショルド
電圧で設定されたかの可否を検証する検証動作や、又は
他のモードのプログラム動作や、読み出し動作を行わな
ければならない。そのような場合、ワードラインは負の
電圧状態で、まず０Ｖ（ＧＮＤ）に放電されなければな
らない。従って、セクタ内の全てのワードラインに供給
された負の電圧Ｖｎｅｇを０Ｖに放電しなければならな
い。
【００１３】しかし、そのような場合、急速に負の電圧
Ｖｎｅｇ（例えば、−１０Ｖ）から０Ｖに放電する動作
が行われると、ある特定トランジスターのゲート端子と
ソース端子との間に、又はゲート端子とドレーン端子と
の間の高い電圧差で発生する高電界のため、ゲート酸化
膜の破壊を誘発するだけではなく、バルクと接合との間
のブレークダウン等、トランジスターの劣化現象が誘発
される。
Ｖｎｅｇ（例えば、−１０Ｖ）から０Ｖに放電する動作
が行われると、ある特定トランジスターのゲート端子と
ソース端子との間に、又はゲート端子とドレーン端子と
の間の高い電圧差で発生する高電界のため、ゲート酸化
膜の破壊を誘発するだけではなく、バルクと接合との間
のブレークダウン等、トランジスターの劣化現象が誘発
される。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は、消去動作が完了した後、ワードラインに供給された
負の電圧を放電する場合、誘発することができるゲート
酸化膜の破壊、又はトランジスターの劣化現象が防止で
きる放電回路を備えたフラッシュメモリ装置を提供する
ことである。
は、消去動作が完了した後、ワードラインに供給された
負の電圧を放電する場合、誘発することができるゲート
酸化膜の破壊、又はトランジスターの劣化現象が防止で
きる放電回路を備えたフラッシュメモリ装置を提供する
ことである。
【００１５】
【課題を解決するための手段】上述のような目的を達成
するための本発明の１特徴によると、フラッシュメモリ
装置において、負の高電圧を有するノードと、ノードに
接続され、第１及び第２制御信号に応じて、ノードに充
電された負の高電圧を放電させるための第１放電回路
と、ノードに接続され、第２制御信号及び第３制御信号
に応じて、第１放電回路と共にノードに充電された負の
高電圧を放電させるための第２放電回路と、ノードに接
続され、第４及び第５制御信号に応じて、第１及び第２
放電回路と共にノードに充電された負の高電圧を放電さ
せるための第３放電回路とを含む。
するための本発明の１特徴によると、フラッシュメモリ
装置において、負の高電圧を有するノードと、ノードに
接続され、第１及び第２制御信号に応じて、ノードに充
電された負の高電圧を放電させるための第１放電回路
と、ノードに接続され、第２制御信号及び第３制御信号
に応じて、第１放電回路と共にノードに充電された負の
高電圧を放電させるための第２放電回路と、ノードに接
続され、第４及び第５制御信号に応じて、第１及び第２
放電回路と共にノードに充電された負の高電圧を放電さ
せるための第３放電回路とを含む。
【００１６】この望ましい態様において、第１制御信号
は、消去動作が実質的に行われる間に活性化される信号
であり、第２制御信号は、ノードの電位を検出した信号
として、ノードの電位が第１レベルより高い場合に活性
化され、第１レベル電圧より低い場合に非活性化される
信号であり、第１放電回路は、第１及び第２制御信号が
非活性化される場合に動作する。
は、消去動作が実質的に行われる間に活性化される信号
であり、第２制御信号は、ノードの電位を検出した信号
として、ノードの電位が第１レベルより高い場合に活性
化され、第１レベル電圧より低い場合に非活性化される
信号であり、第１放電回路は、第１及び第２制御信号が
非活性化される場合に動作する。
【００１７】この望ましい態様において、第１放電回路
は、ソース、ドレーン、そしてゲートを有し、ノードに
ゲート及びドレーンが連結された第１ＰＭＯＳトランジ
スターと、ソース、ドレーン、そしてゲートを有し、第
２制御信号がゲートに印加される第２ＰＭＯＳトランジ
スターと、第１ＰＭＯＳトランジスターのソースに第２
ＰＭＯＳトランジスターのドレーンが連結され、第２Ｐ
ＭＯＳトランジスターのバルクがそのソースに連結さ
れ、第２ＰＭＯＳトランジスターのソースに１端子が連
結された第１抵抗と、第１制御信号を反転させるための
第１インバータと、第１インバータの出力に入力が連結
され、第１抵抗の他の端子に出力された第２インバータ
と、第２抵抗と第１ＰＭＯＳトランジスターのバルクの
間に並列に連結されたキャパシタとを含み、第１ＰＭＯ
Ｓトランジスターのバルクは、第２抵抗を通して第１抵
抗の１端子に連結される。
は、ソース、ドレーン、そしてゲートを有し、ノードに
ゲート及びドレーンが連結された第１ＰＭＯＳトランジ
スターと、ソース、ドレーン、そしてゲートを有し、第
２制御信号がゲートに印加される第２ＰＭＯＳトランジ
スターと、第１ＰＭＯＳトランジスターのソースに第２
ＰＭＯＳトランジスターのドレーンが連結され、第２Ｐ
ＭＯＳトランジスターのバルクがそのソースに連結さ
れ、第２ＰＭＯＳトランジスターのソースに１端子が連
結された第１抵抗と、第１制御信号を反転させるための
第１インバータと、第１インバータの出力に入力が連結
され、第１抵抗の他の端子に出力された第２インバータ
と、第２抵抗と第１ＰＭＯＳトランジスターのバルクの
間に並列に連結されたキャパシタとを含み、第１ＰＭＯ
Ｓトランジスターのバルクは、第２抵抗を通して第１抵
抗の１端子に連結される。
【００１８】この望ましい態様において、第１レベル電
圧は、約−５Ｖであり、負の高電圧は、約−１０Ｖであ
る。
圧は、約−５Ｖであり、負の高電圧は、約−１０Ｖであ
る。
【００１９】この望ましい態様において、第３制御信号
は、消去動作が始まる時、高レベルに遷移された後、負
の高電圧がそれの半分である場合、低レベルに遷移され
る信号である。
は、消去動作が始まる時、高レベルに遷移された後、負
の高電圧がそれの半分である場合、低レベルに遷移され
る信号である。
【００２０】この望ましい態様において、第２放電回路
は、ソース、ドレーン、そしてゲートを有し、ソースが
第２制御信号を提供され、ゲートが第３制御信号に制御
され、バルクがソースに連結されたＰＭＯＳトランジス
ターと、抵抗を通してＰＭＯＳトランジスターのドレー
ンに連結されるドレーン、第３制御信号にゲーティング
されるゲート、ノードに連結されたソースを有し、ノー
ドにバルクが連結されたＮＭＯＳトランジスターとを含
む。
は、ソース、ドレーン、そしてゲートを有し、ソースが
第２制御信号を提供され、ゲートが第３制御信号に制御
され、バルクがソースに連結されたＰＭＯＳトランジス
ターと、抵抗を通してＰＭＯＳトランジスターのドレー
ンに連結されるドレーン、第３制御信号にゲーティング
されるゲート、ノードに連結されたソースを有し、ノー
ドにバルクが連結されたＮＭＯＳトランジスターとを含
む。
【００２１】この望ましい態様において、第４制御信号
は、ノードの電圧が０Ｖになる時、電源電圧で維持さ
れ、ノードの電圧が負の電圧になると、ノードのレベル
に沿って動く信号であり、第５制御信号は、消去動作が
進行される間に活性化される信号である。
は、ノードの電圧が０Ｖになる時、電源電圧で維持さ
れ、ノードの電圧が負の電圧になると、ノードのレベル
に沿って動く信号であり、第５制御信号は、消去動作が
進行される間に活性化される信号である。
【００２２】この望ましい態様において、第３放電回路
は、第４及び第５制御信号に各々制御され、ノードと接
地との間に電流通路が形成される第１及び第２ＮＭＯＳ
トランジスターを含み、第２ＮＭＯＳトランジスターの
バルクは接地され、第１ＮＭＯＳトランジスターのバル
クはノードに連結される。
は、第４及び第５制御信号に各々制御され、ノードと接
地との間に電流通路が形成される第１及び第２ＮＭＯＳ
トランジスターを含み、第２ＮＭＯＳトランジスターの
バルクは接地され、第１ＮＭＯＳトランジスターのバル
クはノードに連結される。
【００２３】本発明の他の特徴によると、フラッシュメ
モリ装置において、負の高電圧を有するノードと、ノー
ドに接続され、第１及び第２制御信号に応じて、ノード
に充電された負の高電圧を放電させるための第１放電回
路と、ノードに接続され、第３及び第４制御信号に応じ
て、第１放電回路と共にノードに充電された負の高電圧
を放電させるための第２放電回路とを含み、第１乃至第
２放電回路は、負の電圧が放電されることによって実質
的な消去動作が完了された後、順次的に活性化される。
モリ装置において、負の高電圧を有するノードと、ノー
ドに接続され、第１及び第２制御信号に応じて、ノード
に充電された負の高電圧を放電させるための第１放電回
路と、ノードに接続され、第３及び第４制御信号に応じ
て、第１放電回路と共にノードに充電された負の高電圧
を放電させるための第２放電回路とを含み、第１乃至第
２放電回路は、負の電圧が放電されることによって実質
的な消去動作が完了された後、順次的に活性化される。
【００２４】これらの装置によって、消去動作時、セク
タ内の全てのセルのゲートであるワードラインを負の電
圧で使用するフラッシュメモリ装置で、消去動作完了
後、ワードラインを負の電圧状態から０Ｖに放電する
時、発生される特定トランジスターのゲート酸化膜及び
接合破壊等が防止できる。
タ内の全てのセルのゲートであるワードラインを負の電
圧で使用するフラッシュメモリ装置で、消去動作完了
後、ワードラインを負の電圧状態から０Ｖに放電する
時、発生される特定トランジスターのゲート酸化膜及び
接合破壊等が防止できる。
【００２５】
【発明の実施の形態】以下、本発明の実施形態による参
照図面、図２及び図３に基づいて詳細に説明する。
照図面、図２及び図３に基づいて詳細に説明する。
【００２６】電気的に消去及びプログラムできるロム
（ＲＯＭ）及びフラッシュメモリ装置において、消去動
作時、セクタ内の全てのセルのゲートに連結されたワー
ドラインは、負の電圧（例えば、−１０Ｖ）にならなけ
ればならない。又は、セクタ内の全てのセルバルクは、
電源電圧Ｖｃｃの割に高いレベルを有する電圧（例え
ば、＋５Ｖ）にならなければならない。しかし、消去動
作が完了された後には、消去が進行されたセクタのセル
の消去が正常的に進行されたかを検証する検証動作と
か、又は他のモードであるプログラム動作とか、読み出
し動作をしなければならないが、この場合、ワードライ
ンは、負の電圧状態で、まず０Ｖに放電されなければな
らない。
（ＲＯＭ）及びフラッシュメモリ装置において、消去動
作時、セクタ内の全てのセルのゲートに連結されたワー
ドラインは、負の電圧（例えば、−１０Ｖ）にならなけ
ればならない。又は、セクタ内の全てのセルバルクは、
電源電圧Ｖｃｃの割に高いレベルを有する電圧（例え
ば、＋５Ｖ）にならなければならない。しかし、消去動
作が完了された後には、消去が進行されたセクタのセル
の消去が正常的に進行されたかを検証する検証動作と
か、又は他のモードであるプログラム動作とか、読み出
し動作をしなければならないが、この場合、ワードライ
ンは、負の電圧状態で、まず０Ｖに放電されなければな
らない。
【００２７】従って、セクタ内の全てのワードラインに
負の電圧Ｖｎｅｇが０Ｖに放電されなければならない。
しかし、前述した負の電圧Ｖｎｅｇ（例えば、−１０
Ｖ）を０Ｖに急速に放電させると、ある特定トランジス
ターのゲート端子とソース端子との間に、又はゲート端
子とドレーン端子との間の高い電圧差で発する高電界の
ため、ゲート酸化膜の破壊、又はバルクと接合との間の
破壊等で、トランジスターの劣化現象が誘発されること
がある。
負の電圧Ｖｎｅｇが０Ｖに放電されなければならない。
しかし、前述した負の電圧Ｖｎｅｇ（例えば、−１０
Ｖ）を０Ｖに急速に放電させると、ある特定トランジス
ターのゲート端子とソース端子との間に、又はゲート端
子とドレーン端子との間の高い電圧差で発する高電界の
ため、ゲート酸化膜の破壊、又はバルクと接合との間の
破壊等で、トランジスターの劣化現象が誘発されること
がある。
【００２８】その故、本発明は、負の電圧Ｖｎｅｇを０
Ｖに放電する時、３段階に亙って放電するための放電回
路を提供することによって、前述の問題点を解決しよう
とする。本発明による放電回路が図２に図示されてお
り、図３は、本発明による動作タイミング図である。
Ｖに放電する時、３段階に亙って放電するための放電回
路を提供することによって、前述の問題点を解決しよう
とする。本発明による放電回路が図２に図示されてお
り、図３は、本発明による動作タイミング図である。
【００２９】図２を参照すると、第１放電回路１０は、
２つのＰＭＯＳトランジスターＭＰ１及びＭＰ２、２つ
の抵抗Ｒ１及びＲ２、１つのキャパシタＣ１、そして２
つのインバータＩＮＶ０及びＩＮＶ１とを含む。ノード
Ｎ１は、消去動作時、負の電圧Ｖｎｅｇ（例えば、−１
０Ｖ）でチャージされる所として、図面には図示しなか
ったが、そこにワードラインが連結されることは、この
分野の通常的な知識を持っている者には自明である。
２つのＰＭＯＳトランジスターＭＰ１及びＭＰ２、２つ
の抵抗Ｒ１及びＲ２、１つのキャパシタＣ１、そして２
つのインバータＩＮＶ０及びＩＮＶ１とを含む。ノード
Ｎ１は、消去動作時、負の電圧Ｖｎｅｇ（例えば、−１
０Ｖ）でチャージされる所として、図面には図示しなか
ったが、そこにワードラインが連結されることは、この
分野の通常的な知識を持っている者には自明である。
【００３０】ＰＭＯＳトランジスターＭＰ２は、ソー
ス、ドレーン、そしてゲートを有し、信号ＶＨがゲート
に印加される。そして、ＰＭＯＳトランジスターＭＰ１
は、ソース、ドレーン、そしてゲートを有し、ノードに
ゲート及びドレーンが連結されている。ＰＭＯＳトラン
ジスターＭＰ２のドレーンは、ＰＭＯＳトランジスター
ＭＰ１のソースに連結されているし、ＰＭＯＳトランジ
スターＭＰ２のバルクは、ソースに連結されている。
ス、ドレーン、そしてゲートを有し、信号ＶＨがゲート
に印加される。そして、ＰＭＯＳトランジスターＭＰ１
は、ソース、ドレーン、そしてゲートを有し、ノードに
ゲート及びドレーンが連結されている。ＰＭＯＳトラン
ジスターＭＰ２のドレーンは、ＰＭＯＳトランジスター
ＭＰ１のソースに連結されているし、ＰＭＯＳトランジ
スターＭＰ２のバルクは、ソースに連結されている。
【００３１】抵抗Ｒ１の一つの端子は、ＰＭＯＳトラン
ジスターＭＰ２のソースに連結されているし、抵抗Ｒ１
の他の端子は、インバータＩＮＶ０及びＩＮＶ１を通し
て信号ｎＥＲＡｓを提供される。ＰＭＯＳトランジスタ
ーＭＰ１のバルクは、抵抗Ｒ２を通して抵抗Ｒ１の１端
子に連結され、キャパシタＣ１は、抵抗Ｒ２とＰＭＯＳ
トランジスターＭＰ１のバルクとの間に、並列に連結さ
れている。
ジスターＭＰ２のソースに連結されているし、抵抗Ｒ１
の他の端子は、インバータＩＮＶ０及びＩＮＶ１を通し
て信号ｎＥＲＡｓを提供される。ＰＭＯＳトランジスタ
ーＭＰ１のバルクは、抵抗Ｒ２を通して抵抗Ｒ１の１端
子に連結され、キャパシタＣ１は、抵抗Ｒ２とＰＭＯＳ
トランジスターＭＰ１のバルクとの間に、並列に連結さ
れている。
【００３２】第２放電回路２０は、１つのＰＭＯＳトラ
ンジスターＭＰ０、１つの抵抗Ｒ３、そして１つのＮＭ
ＯＳトランジスターＭＮ０とを含む。トランジスターＭ
Ｐ０及びＭＮ０のゲートは、信号Ｖｎｅｇ＿ｄｓに制御
され、トランジスターＭＰ０及びＭＮ０の電流通路は、
信号ＶＨとノードＮ１との間に形成されている。そし
て、トランジスターＭＰ０及びＭＮ０の電流通路の間に
抵抗Ｒ３が連結されている。トランジスターＭＰ０のバ
ルクは、信号ＶＨによって駆動され、トランジスターＭ
Ｎ０のバルクは、ノードＮ１に連結されている。
ンジスターＭＰ０、１つの抵抗Ｒ３、そして１つのＮＭ
ＯＳトランジスターＭＮ０とを含む。トランジスターＭ
Ｐ０及びＭＮ０のゲートは、信号Ｖｎｅｇ＿ｄｓに制御
され、トランジスターＭＰ０及びＭＮ０の電流通路は、
信号ＶＨとノードＮ１との間に形成されている。そし
て、トランジスターＭＰ０及びＭＮ０の電流通路の間に
抵抗Ｒ３が連結されている。トランジスターＭＰ０のバ
ルクは、信号ＶＨによって駆動され、トランジスターＭ
Ｎ０のバルクは、ノードＮ１に連結されている。
【００３３】そして、第３放電回路３０は、２つのＮＭ
ＯＳトランジスターＭＮ１及びＭＮ２とを含む。トラン
ジスターＭＮ１及びＭＮ２の電流通路は、ノードＮ１と
接地電位との間に直列に順次的に連結され、ＮＭＯＳト
ランジスターＭＮ１及びＭＮ２のゲートは、信号ｎＮＳ
ｌｃｈ及びｎＥＲＡに各々制御される。そして、ＮＭＯ
ＳトランジスターＭＮ１のバルクは、ノードＮ１に連結
され、ＮＭＯＳトランジスターＭＮ２のバルクは、接地
電位で駆動される。
ＯＳトランジスターＭＮ１及びＭＮ２とを含む。トラン
ジスターＭＮ１及びＭＮ２の電流通路は、ノードＮ１と
接地電位との間に直列に順次的に連結され、ＮＭＯＳト
ランジスターＭＮ１及びＭＮ２のゲートは、信号ｎＮＳ
ｌｃｈ及びｎＥＲＡに各々制御される。そして、ＮＭＯ
ＳトランジスターＭＮ１のバルクは、ノードＮ１に連結
され、ＮＭＯＳトランジスターＭＮ２のバルクは、接地
電位で駆動される。
【００３４】信号ｎＥＲＡは、消去動作が進行されてい
る間は、論理‘０’で活性化され、消去動作が完了する
と、論理‘１’で非活性化される。そして、信号ｎＥＲ
Ａｓは、消去しようと選択されたセクタ内の全てのワー
ドラインが負の電圧Ｖｎｅｇでチャージされ、バルクが
正の電圧で設定される間、即ち、実際に消去動作が行わ
れる間に、論理‘０’で活性化され、その外の区間では
論理‘１’で非活性化される。続いて、信号ＶＨは、図
面には図示しなかったが、電圧Ｖｎｅｇの値が半分（例
えば、−５Ｖ）になることを検出して、負の電圧Ｖｎｅ
ｇが０Ｖの場合、電源電圧Ｖｃｃのレベルになり、負の
電圧Ｖｎｅｇが−１０Ｖの場合、信号ＶＨのレベルは、
−５Ｖになるようにする。
る間は、論理‘０’で活性化され、消去動作が完了する
と、論理‘１’で非活性化される。そして、信号ｎＥＲ
Ａｓは、消去しようと選択されたセクタ内の全てのワー
ドラインが負の電圧Ｖｎｅｇでチャージされ、バルクが
正の電圧で設定される間、即ち、実際に消去動作が行わ
れる間に、論理‘０’で活性化され、その外の区間では
論理‘１’で非活性化される。続いて、信号ＶＨは、図
面には図示しなかったが、電圧Ｖｎｅｇの値が半分（例
えば、−５Ｖ）になることを検出して、負の電圧Ｖｎｅ
ｇが０Ｖの場合、電源電圧Ｖｃｃのレベルになり、負の
電圧Ｖｎｅｇが−１０Ｖの場合、信号ＶＨのレベルは、
−５Ｖになるようにする。
【００３５】そして、信号ＶＨが消去動作以外の正常な
動作の間、電源電圧で維持されるため、信号ＶＨの電圧
は消去動作時、選択されたセクタ内の全てのワードライ
ンに負の電圧を印加する回路で電源として使用される。
電圧Ｖｎｅｇが約−５Ｖ以下に下がる時に信号ＶＨは電
源電圧Ｖｃｃから接地電圧０Ｖに下がり、その結果、高
い電圧差によって発生する高電界のため回路（即ち、ワ
ードラインに負の電圧を印加する回路）のある特定トラ
ンジスターのゲート酸化膜破壊及び劣化現象を防止する
ことができる。まとめると、信号ＶＨは負の電圧Ｖｎｅ
ｇが−５Ｖ以下の時、接地電圧レベル０Ｖとなり、負の
電圧Ｖｎｅｇが−５Ｖ以上である時、電源電圧レベルと
なる。
動作の間、電源電圧で維持されるため、信号ＶＨの電圧
は消去動作時、選択されたセクタ内の全てのワードライ
ンに負の電圧を印加する回路で電源として使用される。
電圧Ｖｎｅｇが約−５Ｖ以下に下がる時に信号ＶＨは電
源電圧Ｖｃｃから接地電圧０Ｖに下がり、その結果、高
い電圧差によって発生する高電界のため回路（即ち、ワ
ードラインに負の電圧を印加する回路）のある特定トラ
ンジスターのゲート酸化膜破壊及び劣化現象を防止する
ことができる。まとめると、信号ＶＨは負の電圧Ｖｎｅ
ｇが−５Ｖ以下の時、接地電圧レベル０Ｖとなり、負の
電圧Ｖｎｅｇが−５Ｖ以上である時、電源電圧レベルと
なる。
【００３６】信号Ｖｎｅｇ＿ｄｓは、消去動作が終わっ
た後、負の電圧Ｖｎｅｇを放電する時、使用する信号と
して消去動作が始まる時、論理‘１’になるが、負の電
圧Ｖｎｅｇが必要とする値（例えば、−１０Ｖ）の半分
（例えば、−５Ｖ）程度に下がると、再び論理‘０’で
活性化される信号である。信号ｎＮＳｌｃｈは、図面に
は図示しなかったが、消去動作時、選択されたセクタ内
の全てのワードラインに負の電圧を印加するレベルシフ
ト回路で負の電圧が電圧ＶＨと短絡（ｓｈｏｒｔ）しな
いように防ぐ信号として、通常はＶｃｃの状態で存在す
るが、電圧Ｖｎｅｇが負の領域を有する電圧まで下がる
と、電圧Ｖｎｅｇと同一に変化する。最後に、電圧Ｖｎ
ｅｇは、通常は０Ｖの状態で、消去動作が発生すると、
負の電圧になる。
た後、負の電圧Ｖｎｅｇを放電する時、使用する信号と
して消去動作が始まる時、論理‘１’になるが、負の電
圧Ｖｎｅｇが必要とする値（例えば、−１０Ｖ）の半分
（例えば、−５Ｖ）程度に下がると、再び論理‘０’で
活性化される信号である。信号ｎＮＳｌｃｈは、図面に
は図示しなかったが、消去動作時、選択されたセクタ内
の全てのワードラインに負の電圧を印加するレベルシフ
ト回路で負の電圧が電圧ＶＨと短絡（ｓｈｏｒｔ）しな
いように防ぐ信号として、通常はＶｃｃの状態で存在す
るが、電圧Ｖｎｅｇが負の領域を有する電圧まで下がる
と、電圧Ｖｎｅｇと同一に変化する。最後に、電圧Ｖｎ
ｅｇは、通常は０Ｖの状態で、消去動作が発生すると、
負の電圧になる。
【００３７】以下、図２及び図３を参照して、本発明の
動作が説明される。
動作が説明される。
【００３８】まず、消去動作が始まると、信号ｎＥＲＡ
及びｎＥＲＡｓが論理‘０’で活性化され、電圧Ｖｎｅ
ｇが負のチャージポンプ回路（図面に図示せず）によっ
て、負の電圧まで下がるようになる。この時、図２の第
１放電経路を調べると、電圧Ｖｎｅｇが−５Ｖになる前
までは、トランジスターＭＰ１は、ターン−オンされ、
トランジスターＭＰ２は、そのゲートに印加される信号
ＶＨが論理‘１’であるため、ターン−オフされてい
る。従って電圧Ｖｎｅｇが−５Ｖ以下になって信号ＶＨ
が論理‘０’がなってもトランジスターＭＰ２は、依然
としてターン−オフされている。
及びｎＥＲＡｓが論理‘０’で活性化され、電圧Ｖｎｅ
ｇが負のチャージポンプ回路（図面に図示せず）によっ
て、負の電圧まで下がるようになる。この時、図２の第
１放電経路を調べると、電圧Ｖｎｅｇが−５Ｖになる前
までは、トランジスターＭＰ１は、ターン−オンされ、
トランジスターＭＰ２は、そのゲートに印加される信号
ＶＨが論理‘１’であるため、ターン−オフされてい
る。従って電圧Ｖｎｅｇが−５Ｖ以下になって信号ＶＨ
が論理‘０’がなってもトランジスターＭＰ２は、依然
としてターン−オフされている。
【００３９】第２放電経路を調べると、電圧Ｖｎｅｇが
−５Ｖになる前までは、信号Ｖｎｅｇ＿ｄｓ及びＶＨの
レベルがＶｃｃであるため、トランジスターＭＰ０は、
ターン−オフされ、トランジスターＭＮ０は、ターン−
オンされている。この後、電圧Ｖｎｅｇが−５Ｖ以下に
なっても依然としてトランジスターＭＰ０はターン−オ
フで、トランジスターＭＮ０はターン−オンした状態で
維持される。続いて、第３放電経路を調べると、電圧Ｖ
ｎｅｇが負の領域まで下がると、トランジスターＭＮ１
及びＭＮ２は、ターン−オフされる。
−５Ｖになる前までは、信号Ｖｎｅｇ＿ｄｓ及びＶＨの
レベルがＶｃｃであるため、トランジスターＭＰ０は、
ターン−オフされ、トランジスターＭＮ０は、ターン−
オンされている。この後、電圧Ｖｎｅｇが−５Ｖ以下に
なっても依然としてトランジスターＭＰ０はターン−オ
フで、トランジスターＭＮ０はターン−オンした状態で
維持される。続いて、第３放電経路を調べると、電圧Ｖ
ｎｅｇが負の領域まで下がると、トランジスターＭＮ１
及びＭＮ２は、ターン−オフされる。
【００４０】以後、消去動作が行われた後、負の電圧を
０Ｖに放電させる時、本発明による放電動作を説明する
と、次のようである。
０Ｖに放電させる時、本発明による放電動作を説明する
と、次のようである。
【００４１】まず、信号ｎＥＲＡｓが論理‘０’から論
理‘１’に非活性化され、実際的な消去動作（ＷＬ＝−
１０Ｖ、ＢＵＬＫ＝＋５Ｖ）が終わると、第１放電経路
を通して電圧Ｖｎｅｇを０Ｖ方向に放電する動作を行
う。即ち、信号ｎＥＲＡｓが論理‘１’になると、抵抗
Ｒ１を通してトランジスターＭＰ２のソース及びバルク
端子がＶｃｃになり、信号ＶＨが論理‘０’であるた
め、トランジスターＭＰ２がターン−オンする。
理‘１’に非活性化され、実際的な消去動作（ＷＬ＝−
１０Ｖ、ＢＵＬＫ＝＋５Ｖ）が終わると、第１放電経路
を通して電圧Ｖｎｅｇを０Ｖ方向に放電する動作を行
う。即ち、信号ｎＥＲＡｓが論理‘１’になると、抵抗
Ｒ１を通してトランジスターＭＰ２のソース及びバルク
端子がＶｃｃになり、信号ＶＨが論理‘０’であるた
め、トランジスターＭＰ２がターン−オンする。
【００４２】これによって、トランジスターＭＰ２と連
結されたトランジスターＭＰ１のソース端子はＶｃｃに
なり、この時、トランジスターＭＰ１がソース端子の電
圧が上がることによって、トランジスターＭＰ１はター
ン−オンする。このため、ノードＮ１の負の電圧Ｖｎｅ
ｇは放電される。そして、トランジスターＭＰ１及びＭ
Ｐ２のバルクの間に配列された抵抗Ｒ１の割に大きい値
を有する抵抗Ｒ２とキャパシタＣ１が存在するが、この
目的は、トランジスターＭＰ１のバルクがＶｃｃでチャ
ージされる速度を遅延させてトランジスターＭＰ１のド
レーン−バルクの電圧差を減らして接合ブレークダウン
を防止することである。
結されたトランジスターＭＰ１のソース端子はＶｃｃに
なり、この時、トランジスターＭＰ１がソース端子の電
圧が上がることによって、トランジスターＭＰ１はター
ン−オンする。このため、ノードＮ１の負の電圧Ｖｎｅ
ｇは放電される。そして、トランジスターＭＰ１及びＭ
Ｐ２のバルクの間に配列された抵抗Ｒ１の割に大きい値
を有する抵抗Ｒ２とキャパシタＣ１が存在するが、この
目的は、トランジスターＭＰ１のバルクがＶｃｃでチャ
ージされる速度を遅延させてトランジスターＭＰ１のド
レーン−バルクの電圧差を減らして接合ブレークダウン
を防止することである。
【００４３】以後、電圧Ｖｎｅｇが−５Ｖ程度まで放電
されると、信号ＶＨがＧＮＤからＶｃｃに変わり、トラ
ンジスターＭＰ０がターン−オンして、図３に図示され
たように急速に第２放電経路にノードＮ１の負の電圧Ｖ
ｎｅｇが放電され、トランジスターＭＮ０のスレショル
ド電圧によってトランジスターＭＮ０がターン−オフす
る時まで、続いて放電動作が行われる。最後に、電圧Ｖ
ｎｅｇが約−１Ｖ程度が残っている状態で、信号ｎＥＲ
Ａが論理‘０’から論理‘１’に活性化されると、図面
には図示しなかったが、信号ｎＮＳｌｃｈが負の電圧Ｖ
ｃｃに変わる。これによって、第３放電経路を通して負
の電圧がＧＮＤレベルに放電される。
されると、信号ＶＨがＧＮＤからＶｃｃに変わり、トラ
ンジスターＭＰ０がターン−オンして、図３に図示され
たように急速に第２放電経路にノードＮ１の負の電圧Ｖ
ｎｅｇが放電され、トランジスターＭＮ０のスレショル
ド電圧によってトランジスターＭＮ０がターン−オフす
る時まで、続いて放電動作が行われる。最後に、電圧Ｖ
ｎｅｇが約−１Ｖ程度が残っている状態で、信号ｎＥＲ
Ａが論理‘０’から論理‘１’に活性化されると、図面
には図示しなかったが、信号ｎＮＳｌｃｈが負の電圧Ｖ
ｃｃに変わる。これによって、第３放電経路を通して負
の電圧がＧＮＤレベルに放電される。
【００４４】本発明による回路の構成及び動作を上の説
明及び図面によって示したが、これは、例を挙げて説明
したことに過ぎず、本発明の技術思想及び範囲を外れな
い範囲内で、多様な変化及び変更が可能である。
明及び図面によって示したが、これは、例を挙げて説明
したことに過ぎず、本発明の技術思想及び範囲を外れな
い範囲内で、多様な変化及び変更が可能である。
【００４５】
【発明の効果】実質的な消去動作が完了された後、３段
階に亙って負の電圧を接地電位に放電することによっ
て、特定トランジスターのゲート酸化膜及び接合の破壊
が防止できる。
階に亙って負の電圧を接地電位に放電することによっ
て、特定トランジスターのゲート酸化膜及び接合の破壊
が防止できる。
【図１】 電気的に消去及びプログラムできるフラッシ
ュメモリセルの構造を示す断面図である。
ュメモリセルの構造を示す断面図である。
【図２】 本発明の望ましい実施形態による放電回路を
示す回路図である。
示す回路図である。
【図３】 本発明による動作タイミング図である。
１０、２０、３０：放電回路
Claims (9)
- 【請求項１】 フラッシュメモリ装置において、 負の高電圧を有するノードと、 前記ノードに接続され、第１及び第２制御信号に応じ
て、前記ノードに充電された負の高電圧を放電させるた
めの第１放電回路と、 前記ノードに接続され、前記第２制御信号及び第３制御
信号に応じて、前記第１放電回路と共に前記ノードに充
電された負の高電圧を放電させるための第２放電回路
と、 前記ノードに接続され、第４及び第５制御信号に応じ
て、前記第１及び第２放電回路と共に前記ノードに充電
された負の高電圧を放電させるための第３放電回路とを
含むことを特徴とするフラッシュメモリ装置。 - 【請求項２】 前記第１制御信号は、消去動作が実質的
に行われる間に活性化される信号であり、前記第２制御
信号は、前記ノードの電位を検出した信号として、前記
ノードの電位が第１レベルより高い場合に活性化され、
前記第１レベル電圧より低い場合に非活性化される信号
であり、前記第１放電回路は、前記第１及び第２制御信
号が非活性化される場合に動作することを特徴とする請
求項１に記載のフラッシュメモリ装置。 - 【請求項３】 前記第１放電回路は、ソース、ドレー
ン、そしてゲートを有し、前記ノードにゲート及び前記
ドレーンが連結された第１ＰＭＯＳトランジスターと、
ソース、ドレーン、そしてゲートを有し、前記第２制御
信号が前記ゲートに印加される第２ＰＭＯＳトランジス
ターと、前記第１ＰＭＯＳトランジスターのソースに前
記第２ＰＭＯＳトランジスターのドレーンが連結され、
前記第２ＰＭＯＳトランジスターのバルクがそのソース
に連結され、前記第２ＰＭＯＳトランジスターのソース
に１端子が連結された第１抵抗と、前記第１制御信号を
反転させるための第１インバータと、前記第１インバー
タの出力に入力が連結され、前記第１抵抗の他の端子に
出力が連結された第２インバータと、第２抵抗と前記第
１ＰＭＯＳトランジスターのバルクの間に並列に連結さ
れたキャパシタとを含み、前記第１ＰＭＯＳトランジス
ターのバルクは、前記第２抵抗を通して前記第１抵抗の
１端子に連結されることを特徴とする請求項２に記載の
フラッシュメモリ装置。 - 【請求項４】 前記第１レベル電圧は、約−５Ｖであ
り、前記負の高電圧は、約−１０Ｖであることを特徴と
する請求項２に記載のフラッシュメモリ装置。 - 【請求項５】 前記第３制御信号は、消去動作が始まる
時、高レベルに遷移された後、前記負の高電圧がそれの
半分である場合、低レベルに遷移される信号であること
を特徴とする請求項１に記載のフラッシュメモリ装置。 - 【請求項６】 前記第２放電回路は、ソース、ドレー
ン、そしてゲートを有し、前記ソースが前記第２制御信
号を提供され、前記ゲートが前記第３制御信号に制御さ
れ、バルクが前記ソースに連結されたＰＭＯＳトランジ
スターと、抵抗を通して前記ＰＭＯＳトランジスターの
ドレーンに連結されるドレーン、前記第３制御信号にゲ
ーティングされるゲート、前記ノードに連結されたソー
スを有し、前記ノードにバルクが連結されたＮＭＯＳト
ランジスターとを含むことを特徴とする請求項５に記載
のフラッシュメモリ装置。 - 【請求項７】 前記第４制御信号は、前記ノードの電圧
が０Ｖになる時、電源電圧で維持され、ノードの電圧が
負の電圧になると、前記ノードのレベルに沿って動く信
号であり、前記第５制御信号は、消去動作が進行される
間に活性化される信号であることを特徴とする請求項１
に記載のフラッシュメモリ装置。 - 【請求項８】 前記第３放電回路は、前記第４及び第５
制御信号に各々制御され、前記ノードと接地との間に電
流通路が形成される第１及び第２ＮＭＯＳトランジスタ
ーを含み、前記第２ＮＭＯＳトランジスターのバルクは
接地され、前記第１ＮＭＯＳトランジスターのバルクは
前記ノードに連結されることを特徴とする請求項１に記
載のフラッシュメモリ装置。 - 【請求項９】 フラッシュメモリ装置において、 負の高電圧を有するノードと、 前記ノードに接続され、第１及び第２制御信号に応じ
て、前記ノードに充電された負の高電圧を放電させるた
めの第１放電回路と、 前記ノードに接続され、第３及び第４制御信号に応じ
て、前記第１放電回路と共に前記ノードに充電された負
の高電圧を放電させるための第２放電回路とを含み、前
記第１乃至第２放電回路は、負の電圧が放電されること
によって実質的な消去動作が完了された後、順次的に活
性化されることを特徴とするフラッシュメモリ装置。
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