KR19990042161A - 음의 고전압을 방전시키기 위한 회로를 구비한 플래시 메모리장치 - Google Patents

음의 고전압을 방전시키기 위한 회로를 구비한 플래시 메모리장치 Download PDF

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Abstract

본 발명의 플래시 메모리 장치는 음의 고전압을 가지는 노드와; 상기 노드에 접속되며, 제 1 및 제 2 제어 신호들에 응답하여서 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 1 방전 회로와; 상기 노드에 접속되며, 상기 제 2 제어 신호 및 제 3 제어 신호에 응답하여서 상기 제 1 방전 회로와 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 2 방전 회로 및; 상기 노드에 접속되며, 제 4 및 제 5 제어 신호들에 응답하여서 상기 제 1 및 제 2 방전 회로들과 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 3 방전 회로를 포함한다.

Description

음의 고전압을 방전시키기 위한 회로를 구비한 플래시 메모리 장치(FLASH MEMORY DEVICE)
본 발명은 플래시 메모리 장치에 관한 것으로서, 구체적으로는 소거 동작이 수행된 후 음의 고전압을 방전하기 위한 회로를 가지는 플래시 메모리 장치에 관한 것이다.
도 1은 노어형 플래시 메모리 셀의 구조를 보여주는 단면도이다. 플래시 메모리 셀은, 도 1에 도시된 바와같이, P형 반도체 기판 (2)의 표면에 채널 영역을 사이에 두고 N+ 불순물로 형성된 소오스 (3) 및 드레인 (4)와, 상기 채널 영역 상에 100Å 이하의 얇은 절연막 (7)을 사이에 두고 형성된 플로팅 게이트 (floating gate) (6)과, 상기 플로팅 게이트 (floating gate) (6) 상에 절연막 (예를들면, ONO막) (9)를 사이에 두고 콘트롤 게이트 (control gate) (8)이 형성되어 있다. 그리고, 상기 소오스 (3), 상기 드레인 (4), 상기 콘트롤 게이트 (8), 그리고 상기 반도체 기판 (2)에는 각각 프로그램, 소거, 그리고 독출 동작시 요구되는 전압들을 인가하기 위한 전원 단자들 (Vs), (Vd), (Vg), 그리고 (Vb)이 접속되어 있다.
통상적인 플래시 메모리의 프로그램 동작에 의하면, 드레인 영역 (4)와 인접한 채널 영역에서 플로팅 게이트 (8)로의 핫 일렉트론 인젝션 (hot electron injection)이 발생되도록 함으로써 플래시 메모리 셀은 프로그램된다. 상기한 전자 주입은 상기 소오스 영역 (3)과 상기 P형 반도체 기판 (2)를 접지시키고, 상기 콘트롤 게이트 전극 (Vg)에 높은 고전압 (예를들면, +10V)를 인가하고, 그리고 상기 드레인 영역 (4)에 핫 일렉트론을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V∼6V)를 인가함으로써 이루어진다. 이러한 전압 인가 조건에 따라 플래시 메모리 셀이 프로그램되면, 즉 음의 전하 (negative charge)가 상기 플로팅 게이트 (6)에 충분히 축적되면, 상기 플로팅 게이트 (6)에 축적된(또는 포획된) (-) 전하는 일련의 독출 동작이 수행되는 동안 상기 프로그램된 플래시 메모리 셀의 드레솔드 전압 (threshold voltage)를 높이는 역할을 한다.
통상적으로, 독출 동작의 전압 인가 조건은 플래시 메모리 셀의 상기 드레인 영역 (4)에 양의 전압 (예를들면, 1V)를 인가하고, 그것의 콘트롤 게이트 (8)에 소정 전압 (예를들면, 전원 전압 또는 약 4.5V)를 인가하고, 그리고 그것의 소오스 영역 (3)에 0V를 인가하는 것이다. 상기한 조건에 따라 독출 동작이 수행되면, 상기한 핫 일렉트론 인젝션 방법에 의해서 그것의 드레솔드 전압이 높아진, 즉 프로그램된 플래시 메모리 셀은 그것의 드레인 영역 (4)로부터 그것의 소오스 영역 (3)으로 전류가 주입되는 것이 방지된다. 이때, 상기 프로그램된 플래시 메모리 셀은 "오프" (off)되었다고 하며, 그것의 드레솔드 전압은, 통상적으로, 약 6V∼7V 사이의 분포를 갖는다.
계속해서, 플래시 메모리 셀의 소거 동작에 의하면, 상기 반도체 기판 (2), 즉 벌크 영역, 에서 상기 콘트롤 게이트 (8)로의 F-N 터널링 (Fowler-Nordheim tunneling)을 발생시킴으로써 메모리 셀은 소거된다. 일반적으로, 상기 F-N 터널링은 음의 고전압 (예를들면, -10V)를 상기 콘트롤 게이트 (8)에 인가하고, 상기 벌크 영역 (2)와 상기 콘트롤 게이트 (8) 사이의 F-N 터널링을 발생시키기 위해 적당한 양의 전압 (예를들면, 5V)를 인가함으로써 이루어진다. 이때, 그것의 드레인 영역 (4)는 소거의 효과를 극대화시키기 위해 고 임피던스 상태 (high impedance state) (예를들면, 플로팅 상태)로 유지된다. 이러한 소거 조건에 따른 전압들을 대응하는 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)로 인가하면, 상기 콘트롤 게이트 (8)과 상기 벌크 영역 (2) 사이에 강한 전계가 형성된다. 이로인해 상기한 F-N 터널링이 발생되고, 그 결과 프로그램된 셀의 플로팅 게이트 (6) 내의 음의 전하는 그것의 벌크 영역 (2)으로 방출된다.
통상적으로, 상기 F-N 터널링은 6∼7MV/cm의 전계 (electric field)가 상기 절연막 (7) 사이에 형성되었을 때 발생된다. 이는 플로팅 게이트 (6)과 벌크 영역 (2) 사이에 100Å 이하의 상기 얇은 절연막 (7)이 형성되어 있기 때문에 가능하다. 상기 F-N 터널링에 따른 소거 방법에 의해서 음의 전하가 플로팅 게이트 (6)으로부터 벌크 영역 (2)로 방전 (또는 방출)되는 것은, 일련의 독출 동작이 수행되는 동안, 상기 소거된 플래시 메모리 셀의 드레솔드 전압을 낮추는 역할을 한다.
일반적인 플래시 메모리 셀 어레이 구성에 있어서, 각각의 벌크 영역은 메모리 장치의 고집적화를 위해 복수 개의 셀들이 함께 연결되며, 이로인해 상기한 소거 방법에 따라 소거 동작이 수행될 경우 복수 개의 메모리 셀들이 동시에 소거된다. 소거 단위는 각각의 벌크 영역 (2)가 분리된 영역에 따라 결정된다. {예를들면, 64K byte : 이하, 섹터(sector)라 칭한다.} 일련의 독출 동작이 수행되는 동안 상기 소거 동작에 의해 드레솔드 전압이 낮아진 플래시 메모리 셀은 콘트롤 게이트 (8)에 일정 전압을 인가하면, 드레인 영역 (4)로부터 소오스 영역 (3)으로 전류 통로 (current path)가 형성된다. 이러한 플래시 메모리 셀은 "온" (on)되었다고 하며, 그것의 드레솔드 전압은 약 1V∼3V 사이의 분포를 갖는다. 표 1은 플래시 메모리 셀에 대한 프로그램, 소거, 및 독출 동작시 각 전원 단자들 (Vg), (Vd), (Vs) 및 (Vb)에 인가되는 전압 레벨을 보여준다.
[표 1]
동작 모드 Vg Vd Vs Vb
프로그램 +10V +5V∼+6V 0V 0V
소 거 -10V Floating Floating +5V
독 출 +4.5V +1V 0V 0V
소거 리페어 +3V +5V ~ +6V 0V OV
하지만, 메모리 셀의 드레솔드 전압을 낮추는 상기의 F-N 터널링에 의한 복수 개의 메모리 셀의 드레솔드 전압에 대한 균일성 (uniformity) 때문에 특정 메모리 셀의 드레솔드 전압은 0V의 접지 전압 이하가 되게 된다. 상기와 같이 0V 이하의 드레솔드 전압을 가지는 메모리 셀을 일반적으로 과소거된 셀 (over erased cell)이라 하며, 상기의 셀에 대해서는 일련의 치료 동작 (이하, 소거 리페어라 칭한다)에 의한 0V 이상의 드레솔드 전압을 가지게 하지 않으면 안된다.
일반적인 상기의 소거 리페어 동작은 과소거된 메모리 셀의 소오스 영역과 P형 기판을 접지시키고, 상기 제어 게이트 전극에는 프로그램 동작시 인가되는 전압 (예컨대, +10V)에 비해서 낮은 적당한 양의 전압 (즉, 3V)를 인가하고, 상기의 드레인 영역에는 적당한 양의 전압 (즉, 5-6V)를 인가함으로써 이루어진다. 상기의 소거 리페어 방법에 의해 상기의 프로그램 방법보다는 적은 양의 음의 전하가 부유 게이트 전극에 축적되게 되어, 상기 게이트 전극의 (-) 전위는 상기 메모리 셀의 드레솔드 전압을 0V의 접지 전압 이상으로 높이는 역할을 한다.
소거 동작이 수행되는 동안에, 표 1에서 알 수 있듯이, 섹터 내의 모든 셀들의 게이트들인 워드 라인은 음의 전압으로 챠아지되어야 한다. 그러나, 소거 동작이 완료된 후 소거가 진행된 섹터의 메모리 셀들에 대한 소거 동작이 원하는 드레솔드 전압으로 설정되었는지 여부를 검증하는 검증 동작이나 또는 기타 다른 모드인 프로그램 동작이나 독출 동작을 수행해야 한다. 그러한 경우, 워드 라인은 음의 전압 상태에서 먼저 0V (GND)로 방전되어야 한다. 따라서, 섹터 내의 모든 워드 라인에 공급된 음의 전압 (Vneg)을 0V로 방전해야 한다.
그러나, 그러한 경우 급속하게 음의 전압 (Vneg) (예컨대, -10V)에서 0V로 방전하는 동작을 수행하게 되면 어떤 특정 트랜지스터의 게이트 단자와 소오스 단자 사이에 또는 게이트 단자와 드레인 단자 사이의 높은 전압차로 발생하는 고전계로 인해서 게이트 산화막의 파괴를 유발할 뿐만 아니라, 벌크와 접합 사이의 브레이크 다운 등 트랜지스터의 열화 현상이 유발되게 된다.
따라서 본 발명의 목적은 소거 동작이 완료된 후 워드 라인에 공급된 음의 전압을 방전할 때 유발될 수 있는 게이트 산화막의 파괴 또는 트랜지스터의 열화 현상을 방지할 수 있는 방전 회로를 구비한 플래시 메모리 장치를 제공하는 것이다.
도 1은 전기적으로 소거 및 프로그램 가능한 플래시 메모리 셀의 구조를 보여주는 단면도;
도 2는 본 발명의 바람직한 실시예에 따른 방전 회로를 보여주는 회로도;
도 3은 본 발명에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
10, 20, 30 : 방전 회로
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 플래시 메모리 장치에 있어서: 음의 고전압을 가지는 노드와; 상기 노드에 접속되며, 제 1 및 제 2 제어 신호들에 응답하여서 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 1 방전 회로와; 상기 노드에 접속되며, 상기 제 2 제어 신호 및 제 3 제어 신호에 응답하여서 상기 제 1 방전 회로와 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 2 방전 회로 및; 상기 노드에 접속되며, 제 4 및 제 5 제어 신호들에 응답하여서 상기 제 1 및 제 2 방전 회로들과 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 3 방전 회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 제어 신호는 소거 동작이 실질적으로 수행되는 동안에 비활성화되는 신호이고, 상기 제 2 제어 신호는 상기 노드의 전위를 검출한 신호로서 상기 노드의 전위가 제 1 레벨 전압보다 높을 때 활성화되고 상기 제 1 레벨 전압보다 낮을 때 활성화되는 신호이며; 상기 제 1 방전 회로는 상기 제 1 및 제 2 제어 신호들이 비활성화될 때 동작하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 방전 회로는, 소오스, 드레인 및 게이트를 가지며, 상기 노드에 게이트 및 상기 드레인이 연결된 제 1 PMOS 트랜지스터와; 소오스, 드레인 및 게이트를 가지며, 상기 제 2 제어 신호가 상기 게이트에 인가되는 제 2 PMOS 트랜지스터와; 상기 제 1 PMOS 트랜지스터의 소오스에 상기 제 2 PMOS 트랜지스터의 드레인이 연결되고, 상기 제 2 PMOS 트랜지스터의 벌크가 그것의 소오스에 연결되며; 상기 제 2 PMOS 트랜지스터의 소오스에 일단자가 연결된 제 1 저항과; 상기 제 1 제어 신호를 반전시키기 위한 제 1 인버터와; 상기 제 1 인버터의 출력에 입력이 연결되고 상기 제 1 저항의 타단자에 출력이 연결된 제 2 인버터와; 상기 제 1 PMOS 트랜지스터의 벌크는 제 2 저항을 통해서 상기 제 1 저항의 일단자에 연결되며; 상기 제 2 저항과 상기 제 1 PMOS 트랜지스터의 벌크 사이에 그리고 병렬로 연결된 커패시터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 레벨 전압은 약 -5V이고 상기 음의 고전압은 약 -10V인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 제어 신호는 소거 동작이 시작될 때 하이 레벨로 천이된 후 상기 음의 고전압이 그것의 절반일 때 로우 레벨로 천이되는 신호인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 방전 회로는 소오스, 드레인 및 게이트를 가지며, 상기 소오스가 상기 제 2 제어 신호를 제공받고 그리고 상기 게이트가 상기 제 3 제어 신호에 제어되며, 벌크가 상기 소오스에 연결된 PMOS 트랜지스터와; 저항을 통해서 상기 PMOS 트랜지스터의 드레인에 연결되는 드레인, 상기 제 3 제어 신호에 게이팅되는 게이트, 상기 노드에 연결된 소오스를 가지며, 상기 노드에 벌크가 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 4 제어 신호는 상기 노드의 전압이 0V가 될 때 전원 전압이 되고, 그리고 상기 노드의 전압이 음의 전압이 될 때 상기 노드의 레벨을 따라서 움직이는 신호이고 상기 제 5 제어 신호는 소거 동작이 진행되는 동안에 활성화되는 신호인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 방전 회로는, 상기 제 4 및 제 5 제어 신호들에 각각 제어되며, 상기 노드와 접지 전위 사이에 전류 통로들이 형성되는 제 1 및 제 2 NMOS 트랜지스터들을 포함하며; 상기 제 2 NMOS 트랜지스터의 벌크는 접지되고 그리고 상기 제 1 NMOS 트랜지스터의 벌크는 상기 노드에 연결되는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 플래시 메모리 장치에 있어서: 음의 고전압을 가지는 노드와; 상기 노드에 접속되며, 제 1 및 제 2 제어 신호들에 응답하여서 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 1 방전 회로와; 상기 노드에 접속되며, 제 3 및 제 4 제어 신호들에 응답하여서 상기 제 1 방전 회로와 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 2 방전 회로를 포함하며; 상기 제 1 내지 제 2 방전 회로들은 음의 전압이 방전됨에 따라서 실질적인 소거 동작이 완료된 후 순차적으로 활성화되는 것을 특징으로 한다.
(작용)
이와같은 장치에 의해서, 소거 동작시 섹터 내의 모든 셀의 게이트인 워드 워드 라인을 음의 전압으로 사용하는 플래시 메모리 장치에서 소거 동작 완료 후 워드 라인을 음의 전압 상태에서 0V로 방전할 때 발생되는 특정 트랜지스터의 게이트 산화막 및 접합 파괴 등을 방지할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 2 및 도 3에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
전기적으로 소거 및 프로그램 가능한 롬 및 플래시 메모리 장치에 있어서, 소거 동작시 섹터 내의 모든 셀들의 게이트들에 연결된 워드 라인은 음의 전압 (예컨대, -10V)가 되어야 한다. 또한, 섹터 내의 모든 셀들의 벌크는 전원 전압 (Vcc)에 비해서 높은 레벨을 갖는 전압 (예컨대, +5V)가 되어야 한다. 그러나, 소거 동작이 완료된 후에는 소거가 진행된 섹터의 셀들이 소거가 제대로 되었는지 검증하는 검증 동작이나 또는 기타 다른 모드인 프로그램 동작이나 독출 동작을 해야 하는데 이 경우 상기 워드 라인은 음의 전압 상태에서 먼저 0V로 방전되어야 한다.
따라서, 상기 섹터 내의 모든 워드 라인에 음의 전압 (Vneg)이 0V로 방전되어야 한다. 그러나, 앞서 언급된 바와 같이, 음의 전압 (Vneg) (예컨대, -10V)를 0V로 급속하게 방전시키게 되면, 어떤 특정 트랜지스터의 게이트 단자와 소오스 단자 사이에 또는 게이트 단자와 드레인 단자 사이의 높은 전압차로 생길 수 있는 고전계로 인해서 게이트 산화막의 파괴 또는 벌크와 접한 사이의 파괴 등으로 트랜지스터의 열화 현상이 유발될 수 있다.
그러므로, 본 발명은 음의 전압 (Vneg)을 0V로 방전할 때 3 단계에 걸쳐 방전하기 위한 방전 회로를 제공함으로써 앞서 언급된 문제점들을 해결하고자 한다. 본 발명에 따른 방전 회로가 도 2에 도시되어 있고, 그리고 도 3은 본 발명에 따른 동작 타이밍도이다.
도 2를 참조하면, 제 1 방전 회로 (10)은 2 개의 PMOS 트랜지스터들 (MP1) 및 (MP2), 2 개의 저항들 (R1) 및 (R2), 하나의 커패시터 (C1) 그리고 2 개의 인버터들 (INV0) 및 (INV1)을 포함한다. 노드 (N1)은 소거 동작시 음의 전압 (Vneg) (예컨대, -10V)로 챠아지되는 곳으로서, 도면에는 도시되지 않았지만, 그곳에 워드 라인이 연결됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. PMOS 트랜지스터 (MP2)는 소오스, 드레인 및 게이트를 가지며, 신호 (VH)가 상기 게이트에 인가된다. 그리고 PMOS 트랜지스터 (MP1)은 소오스, 드레인 및 게이트를 가지며, 상기 노드에 게이트 및 상기 드레인이 연결되어 있다. PMOS 트랜지스터 (MP2)의 드레인은 PMOS 트랜지스터 (MP1)의 소오스에 연결되고, PMOS 트랜지스터 (MP2)의 벌크는 소오스에 연결되어 있다.
저항 (R1)의 일단자는 PMOS 트랜지스터 (MP2)의 소오스에 연결되어 있고, 그것의 타단자는 인버터들 (INV0) 및 (INV1)을 통해서 신호 (nERAs)를 제공받는다. PMOS 트랜지스터 (MP1)의 벌크는 저항 (R2)를 통해서 상기 저항 (R1)의 일단자에 연결되고, 커패시터 (C1)은 저항 (R2)와 PMOS 트랜지스터 (MP1)의 벌크 사이에 그리고 병렬로 연결되어 있다.
제 2 방전 회로 (20)은 하나의 PMOS 트랜지스터 (MP0), 하나의 저항 (R3), 그리고 하나의 NMOS 트랜지스터 (MN0)을 포함한다. 트랜지스터들 (MP0) 및 (MN0)의 게이트들은 신호 (Vneg_ds)에 제어되며, 그것의 전류 통로들은 신호 (VH)와 노드 (N1) 사이에 형성되어 있다. 그리고, 트랜지스터들 (MP0) 및 (MN0)의 전류 통로들 사이에 저항 (R3)이 연결되어 있다. 트랜지스터 (MP0)의 벌크는 신호 (VH)에 의해서 구동되고, 트랜지스터 (MN0)의 벌크는 노드 (N1)에 연결되어 있다.
그리고, 제 3 방전 회로 (30)은 2 개의 NMOS 트랜지스터들 (MN1) 및 (MN2)를 포함한다. 트랜지스터들 (MN1) 및 (MN2)의 전류 통로들은 노드 (N1)과 접지 전위 사이에 직렬로 순차적으로 연결되며, 그것의 게이트들은 신호들 (nNSlch) 및 (nERA)에 각각 제어된다. 그리고, 트랜지스터 (MN1)의 벌크는 노드 (N1)에 연결되고, 트랜지스터 (MN2)의 벌크는 접지 전위로 구동된다.
상기 신호 (nERA)는 소거 동작이 진행되고 있는 동안에만 논리 '0'으로 활성화되며, 소거 동작이 완료되면 논리 '1'로 비활성화된다. 그리고 신호 (nERAs)는 소거하고자 선택된 섹터 내의 모든 워드 라인들이 음의 전압 (Vneg)으로 챠아지되고 벌크가 양의 전압으로 설정되는 동안 즉, 실제로 소거 동작이 이루어지는 동안에 논리 '0'으로 활성화되며, 그 외의 구간에서는 논리 '1'로 비활성화된다. 계속해서, 신호 (VH)는 도면에는 도시되지 않았지만 전압 (Vneg)의 값이 그것의 절반 (예컨대, -5V)가 되는 것을 검출하여서 음의 전압 (Vneg)가 0V일 때 전원 전압 (Vcc)의 레벨이 되고, 음의 전압 (Vneg)가 -10V가 될 때 신호 (VH)의 레벨은 -5V가 되도록 한다.
그리고, 소거 동작시 선택된 섹터 내의 모든 워드 라인들에 음의 전압을 인가하는 회로에서 평상시에는 신호 (VH)가 전원 전압 (Vcc)로 있어 회로의 전원으로 사용되다가 전압 (Vneg)가 -5V 정도로 내려가게 되면 0V로 천이하여 상기 워드 라인에 음의 전압을 인가하는 회로의 어떤 특정 트랜지스터에 높은 전압차로 발생하는 고전계로 인해 게이트 산화막의 파괴 및 트랜지스터의 열화 현상 등을 방지하도록 사용된다. 따라서, 신호 (VH)는 음의 전압 (Vneg)이 -5V이하 일 때 0V이고, 음의 전압 (Vneg)가 -5V 이상일 때 Vcc이다.
신호 (Vneg_ds)는 소거 동작이 끝난 후 음의 전압 (Vneg)을 방전할 때 사용하는 신호로써 소거 동작이 시작될 때 논리 '1'이 되었다가 음의 전압 (Vneg)이 원하는 값 (예컨대, -10V)의 절반 (예컨대, -5V) 정도로 내려가면 다시 논리 '0'으로 활성화되는 신호이다. 신호 (nNSlch)는 도면에는 도시되지 않았지만 소거 동작시 선택된 섹터 내의 모든 워드 라인들에 음의 전압을 인가하는 레벨 쉬프트 회로에서 음의 전압이 전압 (VH)와 숏트(short)되지 않도록 막아주는 신호로써, 평상시에는 Vcc로 있다가 전압 (Vneg)이 음의 영역을 갖는 전압으로 내려가게 되면, 전압 (Vneg)와 동일하게 변화된다. 마지막으로, 전압 (Vneg)은 평상시에는 0V로 있으며, 소거 동작이 발생하면 음의 전압이 된다.
이하 도 2 및 도 3을 참조하여서 본 발명의 동작이 설명된다.
먼저 소거 동작이 시작되면 신호들 (nERA) 및 (nERAs)가 논리 '0'으로 활성화되며, 전압 (Vneg)가 음의 챠아지 펌프 회로 (미도시된)에 의해서 음의 전압으로 내려가게 된다. 이때, 도 2의 제 1 방전 경로를 보면, 전압 (Vneg)가 -5V가 되기 전까지는 트랜지스터 (MP1)은 턴-온되고 트랜지스터 (MP2)의 게이트에 인가되는 신호 (VH)가 논리 '1'이기 때문에 턴-오프되어 있다. 그러다가 전압 (Vneg)이 -5V 이하가 되어 신호 (VH)가 논리 '0'이 되어도 트랜지스터 (MP2)는 여전히 턴-오프되어 있다.
제 2 방전 경로를 보면, 전압 (Vneg)가 -5V가 되기 전까지는 신호들 (Vneg_ds) 및 (VH)의 레벨이 Vcc이기 때문에 트랜지스터 (MP0)은 턴-오프되고 트랜지스터 (MN0)은 턴-온되어 있다. 그 후, 전압 (Vneg)가 -5V이하가 되더라도 여전히 트랜지스터 (MP0)은 턴-오프로 트랜지스터 (MN0)은 턴-온된 상태로 유지된다. 계속해서, 제 3 방전 경로를 살펴보면, 전압 (Vneg)가 음의 영역으로 내려가게 되면 트랜지스터들 (MN1) 및 (MN2)는 턴-오프된다.
이후, 소거 동작이 수행된 후 음의 전압을 0V로 방전하게 될 때 본 발명에 따른 방전 동작을 설명하면 다음과 같다.
먼저 신호 (nERAs)가 논리 '0'에서 논리 '1'로 비활성화되면서 실제적인 소거 동작 (WL = -10V, BULK = +5V)가 끝나게 되면, 제 1 방전 경로를 통해서 전압 (Vneg)이 0V 방향으로 방전 동작이 일어나게 된다. 즉, 신호 (nERAs)가 논리 '1'이 되면 저항 (R1)을 통해 트랜지스터 (MP2)의 소오스 및 벌크 단자가 Vcc가 되며, 신호 (VH)가 논리 '0'이기 때문에 트랜지스터 (MP2)가 턴-온된다. 이에 따라서, 트랜지스터 (MP2)와 연결된 트랜지스터 (MP1)의 소오스 단자는 Vcc로 되며, 이때 트랜지스터 (MP1)이 소오스 단자의 전압이 올라감에 따라 트랜지스터 (MP1)은 턴-온된다. 이로 인해서, 노드 (N1)의 음의 전압 (Vneg)은 방전된다. 그리고, 트랜지스터들 (MP1) 및 (MP2)의 벌크 사이에 배열된 저항 (R1)에 비해서 큰 값을 갖는 저항 (R2)와 커패시터 (C1)이 존재하며, 이의 목적은 트랜지스터 (MP1)의 벌크가 Vcc로 챠아지되는 속도를 지연시켜 트랜지스터 (MP1)의 드레인-벌크의 전압차를 줄여서 접합 브레이크 다운을 방지하기 위함이다.
이후 전압 (Vneg)가 -5V 정도까지 방전되게 되면 신호 (VH)가 GND에서 Vcc로 바뀌게 되고 트랜지스터 (MP0)이 턴-온되어 도 3에 도시된 바와같이 급속하게 제 2 방전 경로로 노드 (N1)의 음의 전압 (Vneg)가 방전되며, 트랜지스터 (MN0)의 드레솔드 전압에 의해 트랜지스터 (MN0)이 턴-오프될 때까지 계속해서 방전 동작이 이루어진다. 마지막으로, 전압 (Vneg)가 약 -1V 정도가 남게 된 상태에서 신호 (nERA)가 논리 '0'에서 논리 '1'로 비활성화되면 도면에는 도시되지 않았지만 신호 (nNSlch)가 음의 전압에서 Vcc로 바뀌게 된다. 이에 따라서 제 3 방전 경로를 통해서 음의 전압이 GND 레벨로 방전된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 실질적인 소거 동작이 완료된 후 3단계에 걸쳐 음의 전압을 접지 전위로 방전함으로써 특정 트랜지스터의 게이트 산화막 및 접합의 파괴를 방지할 수 있다.

Claims (9)

  1. 플래시 메모리 장치에 있어서:
    음의 고전압을 가지는 노드와;
    상기 노드에 접속되며, 제 1 및 제 2 제어 신호들에 응답하여서 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 1 방전 회로와;
    상기 노드에 접속되며, 상기 제 2 제어 신호 및 제 3 제어 신호에 응답하여서 상기 제 1 방전 회로와 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 2 방전 회로 및;
    상기 노드에 접속되며, 제 4 및 제 5 제어 신호들에 응답하여서 상기 제 1 및 제 2 방전 회로들과 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 3 방전 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 제어 신호는 소거 동작이 실질적으로 수행되는 동안에 활성화되는 신호이고, 상기 제 2 제어 신호는 상기 노드의 전위를 검출한 신호로서 상기 노드의 전위가 제 1 레벨 전압보다 높을 때 활성화되고 상기 제 1 레벨 전압보다 낮을 때 비활성화되는 신호이며; 상기 제 1 방전 회로는 상기 제 1 및 제 2 제어 신호들이 비활성화될 때 동작하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 방전 회로는, 소오스, 드레인 및 게이트를 가지며, 상기 노드에 게이트 및 상기 드레인이 연결된 제 1 PMOS 트랜지스터와; 소오스, 드레인 및 게이트를 가지며, 상기 제 2 제어 신호가 상기 게이트에 인가되는 제 2 PMOS 트랜지스터와; 상기 제 1 PMOS 트랜지스터의 소오스에 상기 제 2 PMOS 트랜지스터의 드레인이 연결되고, 상기 제 2 PMOS 트랜지스터의 벌크가 그것의 소오스에 연결되며; 상기 제 2 PMOS 트랜지스터의 소오스에 일단자가 연결된 제 1 저항과; 상기 제 1 제어 신호를 반전시키기 위한 제 1 인버터와; 상기 제 1 인버터의 출력에 입력이 연결되고 상기 제 1 저항의 타단자에 출력이 연결된 제 2 인버터와; 상기 제 1 PMOS 트랜지스터의 벌크는 제 2 저항을 통해서 상기 제 1 저항의 일단자에 연결되며; 상기 제 2 저항과 상기 제 1 PMOS 트랜지스터의 벌크 사이에 그리고 병렬로 연결된 커패시터를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 레벨 전압은 약 -5V이고 상기 음의 고전압은 약 -10V인 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 3 제어 신호는 소거 동작이 시작될 때 하이 레벨로 천이된 후 상기 음의 고전압이 그것의 절반일 때 로우 레벨로 천이되는 신호인 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 방전 회로는 소오스, 드레인 및 게이트를 가지며, 상기 소오스가 상기 제 2 제어 신호를 제공받고 그리고 상기 게이트가 상기 제 3 제어 신호에 제어되며, 벌크가 상기 소오스에 연결된 PMOS 트랜지스터와; 저항을 통해서 상기 PMOS 트랜지스터의 드레인에 연결되는 드레인, 상기 제 3 제어 신호에 게이팅되는 게이트, 상기 노드에 연결된 소오스를 가지며, 상기 노드에 벌크가 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 4 제어 신호는 상기 노드의 전압이 0V가 될 때 전원 전압으로 유지되고, 그리고 상기 노드의 전압이 음의 전압이 되면 상기 노드의 레벨을 따라서 움직이는 신호이고 상기 제 5 제어 신호는 소거 동작이 진행되는 동안에 활성화되는 신호인 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 3 방전 회로는, 상기 제 4 및 제 5 제어 신호들에 각각 제어되며, 상기 노드와 접지 전위 사이에 전류 통로들이 형성되는 제 1 및 제 2 NMOS 트랜지스터들을 포함하며; 상기 제 2 NMOS 트랜지스터의 벌크는 접지되고 그리고 상기 제 1 NMOS 트랜지스터의 벌크는 상기 노드에 연결되는 것을 특징으로 하는 플래시 메모리 장치.
  9. 플래시 메모리 장치에 있어서:
    음의 고전압을 가지는 노드와;
    상기 노드에 접속되며, 제 1 및 제 2 제어 신호들에 응답하여서 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 1 방전 회로와;
    상기 노드에 접속되며, 제 3 및 제 4 제어 신호들에 응답하여서 상기 제 1 방전 회로와 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 2 방전 회로를 포함하며; 상기 제 1 내지 제 2 방전 회로들은 음의 전압이 방전됨에 따라서 실질적인 소거 동작이 완료된 후 순차적으로 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
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