KR100769811B1 - 메모리 소자의 웰 바이어스 회로 및 그 동작 방법 - Google Patents

메모리 소자의 웰 바이어스 회로 및 그 동작 방법 Download PDF

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Abstract

본 발명은 메모리의 메모리 셀의 데이터 소거를 위한 웰 바이어스 회로에 관한 것으로, 메모리 셀의 데이터 소거를 위해 웰에 고전압을 인가하기 위한 웰 전압 공급부; 상기 메모리 셀의 데이터 소거가 완료된 후 제 1 제어신호에 의해 웰에 인가된 고전압을 방전시키기 위한 웰 디스차지부; 상기 메모리 셀의 데이터 소거 이외의 경우, 제 2 제어신호에 의해 웰 바이어스를 그라운드로 유지시키기 위한 웰투그라운드 회로부; 및 파워온 시 상기 웰 디스차지부를 일정시간 동안 활성화시키기 위한 제어블록을 포함하는 웰 바이어스 회로로 구성되며, 파워온 시에는 웰 디스차지부가 활성화되고, 파워온 이후에 웰투그라운드 회로부가 활성화되도록 하여 웰에 남아있는 전압을 디스차지 시켜 회로에 포함된 소자를 보호한다.
웰 바이어스, 스냅백 트랜지스터, 디스차지

Description

메모리 소자의 웰 바이어스 회로 및 그 동작 방법{Well bias circuit in memory device and method of operating the same}
도 1은 종래의 기술에 따른 낸드 플래시 메모리의 웰 바이어스 회로도이다.
도 2는 상기 도 1의 웰 전압 디스차지 시뮬레이션 결과를 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 소자의 웰 바이어스 회로도이다.
도 4는 도 3의 웰 바이어스 회로의 웰 전압 디스차지 시뮬레이션 결과를 나타낸 도면이다.
*도면의 주요 부분의 간단한 설명*
100 : 웰 전압 공급부 200 : 웰투그라운드 회로부
300 : 웰 디스차지부 400 : 제어부
본 발명은 메모리 소자에 관한 것으로, 특히 소거 동작시에 웰에 높은 전압을 공급하고 이를 효과적으로 디스차지하는 웰 바이어스 회로에서 비정상적인 전원 오프후에 전원이 온 될 때 웰 바이어스 회로를 보호 할 수 있도록 하는 메모리 소 자의 웰 바이어스 회로 및 그 동작 방법에 관한 것이다.
반도체 기억소자 중에서 비휘발성 메모리 소자는 전원이 공급되지 않을지라도 메모리 셀 내에 저장된 정보가 소멸되지 않는 특징이 있다. 이에 따라, 비휘발성 메모리소자는 컴퓨터 또는 메모리 카드 등에 널리 사용되고 있다.
비휘발성 메모리소자 중에 낸드형 플래쉬 메모리 소자는 노어형 플래쉬 메모리소자에 비하여 집적도를 증가시키기가 용이하므로 고집적 플래쉬 메모리소자에 널리 채택되고 있다.
낸드형 플래시 메모리 소자의 메모리 셀 어레이는 다수의 메모리 셀들과, 비트라인과 소스라인에 각각 연결된 두개의 셀렉트 트랜지스터(SST; Source Select Transistor 및 GST; Ground Select Transistor)가 직렬 접속된 스트링(String)이라는 단위로 구성된다.
상기 셀렉트 트랜지스터(GST)는 기준 공통라인과 연결을 위한 스위칭 동작을 수행하며, 또 다른 셀렉트 트랜지스터(SST)는 데이터 입출력을 위해 메모리 셀과 비트라인을 연결하기 위한 스위칭 동작을 수행한다.
낸드형 플래쉬 메모리 소자에서는 메모리 셀에 저장된 정보를 독출(Read) 하기 위하여, 셀렉트 트랜지스터(SST 및 GLT)의 게이트에 4.5V정도의 전압을 인가하여 턴온(turn on) 시킨 상태에서 선택된 메모리 셀의 워드라인에는 0V를 인가하고, 선택되지 않은 메모리 셀의 워드라인에는 4.5V를 인가하여 턴온 되도록 한다. 따라서 선택된 메모리 셀에 저장된 정보를 주변의 다른 메모리 셀의 양향을 받지 않고 독출할 수 있다.
또한 메모리 소자의 메모리 셀에 데이터의 소거(erase)를 위해서는 기판, 즉 웰(Well)에 높은 전압을 인가하여 프로그램된 메모리 셀의 소거를 수행한다. 이를 위해서 웰 바이어스를 인가하는 회로는 고전압의 웰 바이어스를 인가하는 패스와, 웰 디스차지를 하는 패스가 서로 다르게 구성되며, 소거 동작을 하지 않는 경우는 웰 바이어스를 항상 0V의 그라운드(GND)로 잡아주는 회로도 포함하여 구성된다.
도 1은 종래의 기술에 따른 낸드 플래시 메모리의 웰 바이어스 회로도이다.
도 1을 참조하면, 메모리의 웰 바이어스 회로는 메모리 셀(미도시)의 소거를 위해 고전압을 웰에 인가하기 위한 웰 전압 공급부(10)와, 소거동작을 수행하지 않을때 웰 바이어스를 0V로 잡아주기 위한 웰투그라운드(Well to Ground) 회로부(20)와, 상기 웰 전압 공급부(10)로부터 웰에 공급된 고전압이 소거동작 이후에 디스차지 될 수 있도록 디스차지 패스를 제공하기 위한 웰 디스차지부(30) 및 상기 웰투그라운드 회로부(20)와 웰 디스차지부(30)의 동작을 제어하기 위한 제어신호를 출력하는 제어부(40)를 포함하여 구성된다.
웰 전압 공급부(10)는 소거를 위한 고전압(
Figure 112006066189123-pat00001
)입력과 노드 (1) 사이에 제 1 스냅백 트랜지스터(Sb1)가 연결되고, 상기 제 1스냅백 트랜지스터(Sb1)의 게이트가 스위칭 제어신호(SW_HV)와 연결되어 구성된다. 상기 노드 (1)는 낸드 플래시 메모리의 웰(WELL)과 연결된다.
이때, 상기 스냅백 트랜지스터(Sb1)는 고전압에 견딜 수 있는 특성을 가지는 트랜지스터로 고전압에 견딜 수 있도록 하는 특성을 가지는 다른 트랜지스터로 구성하는 것이 가능하다.
그리고 웰투그라운드 회로부(20)는 제 2 및 제 3 인버터(IN2, IN3)와, NMOS 트랜지스터(N1)를 포함한다. 상기 제 2 및 제 3 인버터(IN2, IN3)는 제어부(40)의 웰투그라운드 반전신호(WELLTOGND_N)를반전시키기 위한 제 1 인버터(IN1)의 출력단과 노드(2) 사이에 직렬 연결된다. NMOS 트랜지스터(N1)는 노드(1)와 그라운드(GND)사이에 연결되고 노드(2)와 게이트 연결된다. 상기 NMOS 트랜지스터(N1)는 웰의 캐패시터용량이 크기 때문에 큰 사이즈의 트랜지스터를 이용해서 웰 바이어스를 잡아주어야 0V로 안정적으로 유지된다. 이때 사용되는 NMOS 트랜지스터(N1)는 일반적인 NMOS 트랜지스터를 사용한다.
또한 웰 디스차지부(30)는 제 4 및 제 5 인버터(IN4, IN5)와 제 2 스냅백 트랜지스터(Sb2)를 포함한다. 상기 제 4 및 제 5 인버터(IN4, IN5)는 제어부(40)의 디스차지 제어신호(DISCH) 단자와 노드(3) 사이에 직렬 연결된다. 제 2 스냅백 트랜지스터(Sb2)는 노드(1)와 그라운드(GND)사이에 연결되고 노드(3)와 제 2 스냅백 트랜지스터(Sb2)의 게이트가 서로 연결된다.
그리고 제어부(40)는 메모리의 소거 동작을 위하여 웰에 인가되는 고전압의 디스차지를 위한 디스차지 제어신호(DISCH)와 소거 동작 이외에 웰 바이어스를 0V로 잡아주기 위한 웰투그라운드 반전 신호(WELLTOGND_N)를 출력한다. 상기 웰투그라운드 반전신호(WELLTOGND_N)는 제 1 인버터(IN1)에 의해 웰투그라운드 제어신호(WELLTOGND)로 다시 반전된 다음, 제 2 및 제 3 인버터(IN2 및IN3)를 거쳐 웰투그라운드 회로부(20)에 입력된다.
메모리의 소거를 수행하기 위해서는, 우선 제어부(40)가 웰투그라운드 반전 신호(WELLTOGND_N)를 하이레벨로 출력하고, 상기 출력된 웰투그라운드 반전신호(WELLTOGND_N)는 제 1 인버터(IN1)를 통해 로우 레벨의 웰투그라운드 제어신호(WELLTOGND)가 된다. 웰투그라운드 제어신호(WELLTOGND)는 제2 및 제 3 인버터(IN2 및 IN3)을 거쳐 웰투그라운드 회로부(20)에 입력된다. 상기 웰투그라운드 제어신호(WELLTOGND)에 의해 NMOS 트랜지스터(N1)는 턴 오프 되고, 상기 웰 전압 공급부(10)의 제 1 스냅백 트랜지스터(Sb1)의 게이트에는 상기 스위칭 제어신호(SW_HV)가 인가된다. 이때 상기 스위칭 제어신호(SW_HV)는 소거를 위한 고전압 인가를 위해 고전압 스위치(미도시)로부터 인가된다. 상기 스위칭 제어신호(SW_HV)가 하이 레벨로 인가되면 제 1 스냅백 트랜지스터(Sb1)가 턴 온 되어 고전압(
Figure 112006066189123-pat00002
)이 패스(a)와 같이 웰(WELL)로 인가된다. 상기 고전압(
Figure 112006066189123-pat00003
)은 메모리의 특성에 따라 다르며 20V 내외의 높은 전압이다.
상기 웰에 인가되는 고전압(
Figure 112006066189123-pat00004
)에 의해 메모리 셀의 데이터가 소거된 이후에는 스위칭 제어신호(SW_HV)가 로우레벨로 전환되어 웰 전압 공급부(10)의 제 1 스냅백 트랜지스터(Sb1)가 턴오프 되고, 웰에 이미 인가된 고전압(
Figure 112006066189123-pat00005
)을 디스차지 시키기 위하여 제어부(40)의 디스차지 제어신호(DISCH)가 하이 레벨로 출력된다. 상기 디스차지 제어신호(DISCH)에 의해 웰 디스차지부(30)의 제 2 스냅백 트랜지스터(Sb2)는 턴 온 되고 노드(1)과 연결된 웰의 고전압을 디스차지 하도록 하는 디스차지 패스(b)가 형성된다.
상기의 웰 바이어스 회로는 소거동작 중에 전원이 오프되었다가 다시 온되는 경우에 문제가 발생할 수 있다. 즉, 소거 동작 중에 전원이 오프되었던 메모리에 전원이 다시 온 되면 제어부(40)는 일반적인 전원 온 때의 동작과 동일하게 웰투그라운드 제어신호 반전신호(WELLTOGND_N)를 로우레벨로 출력하고, 이는 제 1 인버터(IN1)를 통해 하이레벨의 웰투그라운드 제어신호(WELLTOGND)로 출력되어 NMOS 트랜지스터(N1)를 턴온 시킴으로써, 웰 바이어스를 0V로 잡아주도록 동작한다. 그러나 앞서 소거 동작을 하던 중에 전원이 오프되었기 때문에 웰에는 이미 고전압(
Figure 112006066189123-pat00006
)이 인가되어 있고, 이로 인해 NMOS 트랜지스터(N1)는 웰로부터의 고전압을 견디지 못하여 손상을 입을 수 있다.
상기의 웰 바이어스 회로의 동작을 시뮬레이션한 결과는 도 2와 같다.
도 2는 상기 도 1의 웰 전압 디스차지 시뮬레이션 결과를 나타낸 도면이다.
도 2를 참조하면, 파워온 반전신호(PWRONEN_N)에 의해 파워 온이 수행되는 동안, 제어부(40)의 웰투그라운드 제어신호(SWDW_WELLTOGND)는 하이레벨로 유지가 된다. 따라서 앞서 설명한 바와 같이, 이전에 소거동작중에 전원이 오프된 경우 웰투그라운드 회로부(20)의 NMOS 트랜지스터(N1)는 고전압을 웰로부터 받게 되고 이로 인해 손상을 입을 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 메모리의 파워온 구간에서 웰이 인가된 고전압을 디스차지 시킨 후, 웰 바이어스를 0V로 잡아주도록 하여 회로의 손상을 방지하는 메모리 소자의 웰 바이어스 회로 및 동작 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 소자의 웰 바이어스 회로는,
메모리 셀의 데이터 소거를 위해 웰에 고전압을 인가하기 위한 웰 전압 공급부; 상기 메모리 셀의 데이터 소거가 완료된 후 제 1 제어신호에 의해 웰에 인가된 고전압을 방전시키기 위한 웰 디스차지부; 상기 메모리 셀의 데이터 소거 이외의 경우, 제 2 제어신호에 의해 웰 바이어스를 그라운드로 유지시키기 위한 웰투그라운드 회로부; 및 파워온 시 상기 웰 디스차지부를 일정시간 동안 활성화시키기 위한 제어블록을 포함한다.
상기 제어 블록은, 상기 제 1 및 제 2 제어신호를 출력하는 제어부; 파워온 시 생성되는 신호에 따라 상기 제 1 제어신호 또는 전원전압을 선택적으로 출력하는 제 1 MUX; 및 파워온 시 생성되는 신호에 따라 상기 제 2 제어신호 또는 전원전압을 선택적으로 출력하는 제 2 MUX를 포함한다.
이때, 상기 제 1 MUX는, 상기 제 1 제어신호 및 전원전압을 각각 입력받고, 파워온 시에는 전원전압을 출력하고, 파워온 이후에 상기 제 1 제어신호를 출력하는 것을 특징으로 한다.
그리고 상기 제 2 MUX는, 상기 제 2 제어신호 및 전원전압을 각각 입력받고, 파워온 시에는 전원전압을 출력하고, 파워온 이후에 상기 제 2 제어신호를 출력하는 것을 특징으로 한다.
본 발명의 또다른 일면에 따른 메모리 소자의 웰 바이어스 회로의 동작 방법 은,
파워 온 시에 메모리 셀의 웰에 인가되는 전압을 방전시키기 위한 웰 디스차지부를 활성화 시키는 단계; 및 파워 온 이후에 상기 웰 디스차지부를 비활성화시키고, 상기 웰 바이어스가 0V가 되도록 하는 웰투그라운드 회로부를 활성화시키는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시 예에 따른 메모리 소자의 웰 바이어스 회로도이다.
도 3을 참조하면, 메모리에 웰 바이어스 인가를 위한 웰 전압 공급부(100)와, 소거동작을 수행하지 않을때 웰 바이어스를 0V로 잡아주기 위한 웰투그라운드 회로부(200)와, 상기 웰 전압 공급부(100)가 웰에 공급하는 고전압이 소거 동작 이후에 디스차지 되도록 디스차지 패스를 제공하기 위한 웰 디스차지부(300) 및 상기 웰투그라운드 회로부(200)와 웰 디스차지부(300)의 동작을 위한 제어신호를 출력하는 제어 블록(400)을 포함하여 구성된다.
웰 전압 공급부(100)는 소거를 위한 고전압(
Figure 112006066189123-pat00007
)과 노드 (10) 사이에 제 1 스냅백 트랜지스터(Sb10)가 연결되고, 상기 제 1 스냅백 트랜지스터(Sb10)의 게이트에 스위칭 제어신호(SW_HV)가 입력되도록 구성된다. 상기 노드 (10)는 낸드 플래시 메모리의 웰(WELL)과 연결된다.
그리고 웰투그라운드 회로부(200)는 제 1 내지 제 3 인버터(IN10 내지 IN30)와, NMOS 트랜지스터(N10)를 포함한다. 상기 제 1 내지 제 3 인버터(IN10 내지 IN30)는 제어 블록(400)의 제 2 MUX(420)의 출력단과 노드(200) 사이에 직렬 연결된다. NMOS 트랜지스터(N10)는 노드(10)와 그라운드(GND)사이에 연결되고 노드(20)가 NMOS 트랜지스터(N10)의 게이트에 연결된다. 상기 NMOS 트랜지스터(N10)는 웰의 캐패시터용량이 크기 때문에 큰 사이즈의 트랜지스터를 이용해서 웰 바이어스를 잡아주어야 0V로 안정적으로 유지된다. 이때 사용되는 NMOS 트랜지스터(N10)는 일반적인 NMOS 트랜지스터를 사용한다.
또한 웰 디스차지부(300)는 제 4 및 제 5 인버터(IN40, IN50)와 제 2 스냅백 트랜지스터(Sb20)를 포함한다. 상기 제 4 및 제 5 인버터(IN40, IN50)는 제어 블록(400)의 제 1 MUX(430)의 출력단자와 노드(30) 사이에 직렬 연결된다. 제 2 스냅백 트랜지스터(Sb20)는 노드(10)와 그라운드(GND)사이에 연결되고 노드(30)가 제 2 스냅백 트랜지스터(Sb20)의 게이트에 연결된다.
제어 블록(400)은 웰투그라운드 반전신호(WELLTOGND_N)와 디스차지 제어신호(DISCH)를 출력하는 제어부(410)와, 파워온 반전신호(PWRONEN_N)에 의해 동작하는 제 1 및 제 2 MUX(430, 420)를 포함한다.
상기 파워 온 반전 신호(PWRONEN_N)는 파워 온 구간에서 로우 상태를 유지하고, 파워온이 끝나고 준비상태로 가면 하이상태로 가는 신호이다.
상기 제 1 또는 제 2 MUX(430, 420)는 "1"과 "0"의 두 개의 입력단자를 포함하며, 제어신호에 의해 두 개의 입력 신호 중 하나를 출력한다. 제 2 MUX(420)는 "1"입력 단자에 웰투그라운드 반전신호(WELLTOGND_N)가 입력되고 "0"입력 단자에 전원전압(
Figure 112007028466186-pat00008
)이 입력된다. 그리고 파워온 반전신호(PWRONEN_N)에 의해 출력 제어를 받는다. 상기 파워온 반전신호(PWRONEN_N) 신호가 하이레벨이면 "1"입력단자의 신호를 출력하고, 로우 레벨이면 "0"입력단자의 신호를 출력한다.
상기 제 1 MUX(430)은 "1" 입력 단자에 디스차지 제어신호(DISCH)가 입력되고, "0" 입력 단자에 전원전압(
Figure 112007028466186-pat00009
)이 입력된다. 상기 제 1 MUX(430) 역시 파워온 반전신호(PWRONEN_N) 신호에 의해 제어되며, 출력은 상기 도 2 MUX(420)와 동일하게 한다.
상기의 웰 바이어스 회로의 동작을 시뮬레이션 결과를 참조하여 자세히 설명하면 다음과 같다.
도 4는 도 3의 웰 바이어스 회로의 웰 전압 디스차지 시뮬레이션 결과를 나타낸 도면이다.
도 4를 참조하면, 파워온 반전신호(PWRONEN_N)가 초기에 로우 레벨로 입력되면, 제어 블록(400)의 제 2 MUX(420) 및 제 1 MUX(430)에 파워온 반전신호(PWRONEN_N)가 로우 레벨로 입력되어 "0"입력 단자의 전원전압(
Figure 112007028466186-pat00010
)이 출력된다.
따라서 제 1 및 제 2 MUX(430, 420)는
Figure 112007028466186-pat00011
인 하이레벨 신호가 출력되며, 제 2 MUX(420)의 출력신호
Figure 112007028466186-pat00012
는 웰투그라운드 회로부(200)에 입력된다. 그리고 제 1 MUX(430)의 출력신호
Figure 112007028466186-pat00013
는 하이레벨인 상태 그대로 웰 디스차지부(300)로 입력된다.
상기의 입력으로 인해 웰투그라운드 회로부(200)의 NMOS 트랜지스터(N10)는 턴 오프되고, 웰 디스차지부(300)의 제 2 스냅백 트랜지스터(Sb20)는 턴 온 된다.
따라서 이전에 웰(WELL)에 고전압이 충전된 상태로 전원이 오프되었다 하더라도, 파워온이 되는 초기의 일정 시간동안 제 2 스냅백 트랜지스터(Sb20)를 통해 안전하게 방전됨으로써 상기 웰투그라운드 회로부(200)의 NMOS 트랜지스터(N10)를 보호한다.
그리고 다시 파워온 반전신호(PWRONEN_N)가 하이 레벨로 변환되면, 제 1 및 제 2 MUX(430, 420)의 "1" 입력단자로 입력되는 웰투그라운드 반전신호(WELLTOGND_N) 및 디스차지 제어신호(DISCH)가 출력된다.
이때, 상기 웰투그라운드 반전신호(WELLTOGND_N)는 파워온 구간에서 항상 로우 레벨이므로 웰투그라운드 회로부(200)로 입력되는 신호는 제 1 내지 제 3 인버터(IN10 내지 IN30)을 통해 반전되어 하이레벨의 신호가 되어 NMOS 트랜지스터(N10)를 턴 온 시키고, 디스차지 제어신호(DISCH)는 로우 레벨이므로 웰 디스차지부(300)의 제 2 스냅백 트랜지스터(Sb20)를 턴 오프시킨다.
따라서 파워온이 완료되면 NMOS 트랜지스터(N10)를 통해 웰 바이어스는 0V로 유지된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 메모리 소자의 웰 바이어스 회로 및 그 동작 방법은 파워온이 시작되면서 웰에 충전되어 있는 전압을 고전압용 트랜지스터를 통해 방전하도록 하고, 이후에 웰 바이어스를 0V로 잡아주도록 함으로써 트랜지스터를 보호하여 에러발생을 방지하도록 한다.

Claims (5)

  1. 메모리 셀의 데이터 소거를 위해 웰에 고전압을 인가하기 위한 웰 전압 공급부;
    상기 메모리 셀의 데이터 소거가 완료된 후 제 1 제어신호에 의해 웰에 인가된 고전압을 방전시키기 위한 웰 디스차지부;
    상기 메모리 셀의 데이터 소거 이외의 경우, 제 2 제어신호에 의해 웰 바이어스를 그라운드로 유지시키기 위한 웰투그라운드 회로부; 및
    파워온 시 상기 웰 디스차지부를 일정시간 동안 활성화시키기 위한 제어블록
    을 포함하는 메모리 소자의 웰 바이어스 회로.
  2. 제 1항에 있어서,
    상기 제어 블록은,
    상기 제 1 및 제 2 제어신호를 출력하는 제어부;
    파워온 시 생성되는 신호에 따라 상기 제 1 제어신호 또는 전원전압을 선택적으로 출력하는 제 1 MUX; 및
    파워온 시 생성되는 신호에 따라 상기 제 2 제어신호 또는 전원전압을 선택적으로 출력하는 제 2 MUX를 포함하는 메모리 소자의 웰 바이어스 회로.
  3. 제 2항에 있어서,
    상기 제 1 MUX는,
    상기 제 1 제어신호 및 전원전압을 각각 입력받고, 파워온 시에는 전원전압을 출력하고, 파워온 이후에 상기 제 1 제어신호를 출력하는 것을 특징으로 하는 메모리 소자의 웰 바이어스 회로.
  4. 제 2항에 있어서,
    상기 제 2 MUX는,
    상기 제 2 제어신호 및 전원전압을 각각 입력받고, 파워온 시에는 전원전압을 출력하고, 파워온 이후에 상기 제 2 제어신호를 출력하는 것을 특징으로 하는 메모리 소자의 웰 바이어스 회로.
  5. 파워 온 시에 메모리 셀의 웰에 인가되는 전압을 방전시키기 위한 웰 디스차지부를 활성화 시키는 단계; 및
    파워 온 이후에 상기 웰 디스차지부를 비활성화시키고, 상기 웰 바이어스가 0V가 되도록 하는 웰투그라운드 회로부를 활성화시키는 단계
    를 포함하는 메모리 소자의 웰 바이어스 회로 동작 방법.
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