KR100274442B1 - Eeprom 메모리 어레이를 소거하기 위한 회로 및 방법 - Google Patents

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윌리엄 비. 켐플러
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Abstract

본 발명의 디바이스 및 프로세스는 EEPROM 어레이의 셀에 플래시 소거 펄스(Vee), 및 플래시 프로그래밍 펄스(Vpp)를 인가함으로써 과도-소거된 셀(10)에 의해 발생된 판독 에러를 제거하기 위한 것이다. 플래시 소거 펄스(Vee)는 셀(10)을 과도-소거하기에 세기가 충분하다. 제어 게이트(14)에 인가된 플래시 프로그래밍 펄스(Vpp)는 별개의 셀(10)을 프로그램하기위해 사용된 전압과 동일한 전압을 갖고 있다. 부유 게이트(13)에 인접한 프로그래밍 전계의 세기는 셀의 소오스/드레인 영역(11/12)들중 하나의 영역에 바이어싱 전압(Vbb)을 인가시킴으로써 제어된다. 셀(10)의 임계 전압이 선정된 워드 라인 선택 전압(Vcc)값 미만의 정(+) 전압값을 갖게 하기 위해 부유 게이트(13)에 단지 충분한 전하가 전송되도록 바이어싱 전압(Vbb)은 프로그래밍 전계 펄스의 에너지 레벨을 제어한다.

Description

EEPROM 메모리 어레이를 소거하기 위한 회로 및 방법
제1도는 본 발명에 따른 메모리 셀 및 관련된 회로의 어레이를 도시한 도면.
제2(a)도는 제조후 또는 자외선 소거후 및 프로그램전의 메모리 셀의 어레이의 임계 전압 분포예 및 프로그램후의 임계 전압 분포예를 도시한 도면.
제2(b)도는 소거후의 메모리 셀의 어레이의 임계 전압의 분포예를 도시한 도면.
제2(c)도는 비교적 높은 에너지 레벨에서 순간 소거 동작에 의해 소거된 후 및 비교적 낮은 에너지 레벨에서 순간 프로그램 동작 후, 본 발명의 메모리 셀의 어레이의 임계 전압의 분포예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 소오스 12 : 드레인
13 : 부유 게이트 14 : 제어 게이트
15 : 워드 라인 17 : 소오스-열 라인
19 : 드레인-열 라인 21 : 판독/기입 제어 회로
본 발명은 전기적으로 소거가능하고, 전기적으로 프로그램가능한 단일 트랜지스터형 판독 전용 메모리(EEPROM)와 같은 비휘발성 메모리 어레이(nonvolatile memory arrays)에 관한 것이고, 과도 소거된 셀을 갖는 EEPROM 셀을 판독할 때 발생하는 에러를 제거하기 위한 것이다.
특히, 본 발명은 비휘발성 메모리 어레이의 부유 게이트 도체(floating-gate conductors)를 과도 소거함으로써 발생하는 판독 에러를 방지하거나 제거하는 회로 및 방법에 관한 것이다. EEPROM 셀은 소거 동작중에 과도 전자수가 부유 게이트로부터 제거될 때 과도 소거된다. 과도 소거된 EEPROM 셀의 소오스-드레인 경로는 동일한 전위에서 제어 게이트 및 소오스 또는 드레인과 도통 상태가 된다.
EEPROM 어레이는 행 및 열로 배열된 부유-게이트 메모리 셀을 포함한다. 프로그램된 메모리 셀의 부유 게이트는 전자로 충전되고, 다음에 선택된 워드 라인 선택 전압이 제어 게이트에 인가될 때 전자들은 충전된 부유 게이트 아래의 소오스-드레인 경로를 비도통상태가 되게 한다. 비도통 상태는 “0” 비트로 판독된다.
프로그램되지 않은 셀의 부유 게이트는 양성으로 충전되고, 중성으로 충전되거나 또는 미세하게 음성으로 충전되므로, 동일하게 선택된 워드라인 선택 전압이 제어 게이트에 인가될 때 프로그램되지 않은 부유 게이트 아래의 소오스-드레인 경로는 도통 상태가 된다. 도통 상태는 “1”비트로 판독된다.
각각의 열 및 행 EEPROM 어레이는 수천개의 셀을 포함할 수 있다. 한 열내의 각각의 셀의 소오스는 비트 라인(소오스-열 라인)에 접속된다. 한 열내의 각각의 셀의 드레인들은 별개의 비트 라인(드레인-열 라인)에 접속된다. 한 행내의 각각의 셀의 제어 게이트는 워드 라인에 접속된다. 최초 프로그램전에, 혹은 자외선에 의해 소거된 후에, 셀들의 소오스-드레인 경로는 균일한 제어-게이트 임계 전압(Vt)에서 도통되기 시작하는데, 그 이유는 부유 게이트가 중성(과도 전자 또는 결핍 전자를 갖지 않음)으로 충전되기 때문이다. 초기 균일 임계 전압(Vt)은 예를들어 제어 게이트와 소오스사이에 +2.5 볼트일 수 있다. 초기 균일 임계 전압(Vt)은 제조중에 셀의 채널 영역을 적절하게 도핑함으로써 조정될 수 있다.
프로그램밍후에, 프로그램된 셀의 소오스-드레인 경로는 예를 들어 +6볼트 내지 +9볼트의 범위에 걸쳐 분포된 제어 게이트 임계 전압(Vt)을 갖는다. 각각의 셀들중 임계 전압(Vt)의 분포는 별개의 셀에 인가된 프로그램밍 전압에서의 변동뿐만 아니라, 터널 산화물 두께와 터널링 영역의 범위, 및 부유 게이트에 대한 제어-게이트 전압의 결합비의 변동을 포함하는 변동들을 처리함으로써 발생된다.
셀의 전기적 소거후에, 소거된 셀의 임계 전압(Vt)은 예를 들어 다수의 셀이 +1.5 볼트 근처의 소거된 임계 전압(Vt)을 갖고 있는 +0.5 부터 2.5볼트까지의 범위에 걸쳐 분포될 수 있는데, 상기 범위는 터널 산화물 두께, 터널링 영역의 범위, 워드라인과 부유 게이트사이의 용량성 결합비, 및 소거 펄스의 강도의 국부화된 변동에 따라 변한다. 낮은 강도의 소거 펄스를 사용하면, 범위는 다수의 셀들이 +2.5볼트 근처의 소거된 임계 전압(Vt)을 갖고 있는 +1.5 부터 +3.5 볼트까지 될 수 있다. 높은 강도의 소거 펄스가 인가되면, 다수의 셀들이 +0.5 볼트 근처의 소거된 임계 전압을 갖고 있는 -0.5 부터 +1.5볼트까지의 범위로 분포될 수 있다. 소거된 임계 전압(Vt)이 제조 프로세스중에 설정된 임계 전압미만인 셀들은 부유 게이트상에 결핍 전자(또는 순수 양성 전하)를 갖는다. 부유 게이트 상의 과도 양성 전하는 이러한 게이트아래의 채널 영역들이 전자들에 의해 증대되게 한다.
일반적으로, 선택된 워드라인 선택 전압이 제어 게이트에 인가될때 셀의 소오스-드레인 경로가 도통 상태가 되거나 비도통 상태로 되도록 채널 도핑의 크기, 프로그램밍 펄스 세기, 소거 펄스 세기 및 그외의 다른 요소들이 선택된다. 선택된 전압은 소거된 셀들의 가장 높은 소거된 임계 전압값과 프로그램된 셀들의 가장 낮은 임계 전압값사이의 소정 위치에서 한 임계 전압값을 갖는다. 다수의 메모리 어레이에서, 워드 선택 전압이 +5 볼트일 수 있는 적합한 칩 공급 전압(Vcc)과 동일하도록 채널 도핑, 프로그래밍/소거 전압 및 그외의 다른 요소가 선택된다. 5볼트가 제어 게이트에 인가됨에 따라, 적합하게 소거된 모든 셀의 소오스-드레인 경로는 이러한 셀들이 +5 볼트 선택 전압 이하의 임계 전압(Vt)를 갖는 경우에만 도통 상태로 된다. 유사하게, 적합하게 프로그램된 모든 셀들의 소오스-드레인 경로는 이러한 셀들이 +5 볼트 선택 전압 이상인 임계 전압(Vt)을 갖는 경우에만 비도통 상태로 된다. 정확한 셀의 상태가 합당한 속도로 확실하게 감지되도록, 잡음 칩 공급 전압(Vcc)및 드레인 비트 라인 전압의 다른 전형적인 변동에서도 소거된 셀의 모든 임계 전압(Vt)은 +5 볼트미만이거나, 혹은 +3.5 볼트미만으로 되어야 하고, 프로그램된 셀의 모든 임계 전압(Vt)는 +5 볼트, 혹은 +6.0 볼트 이상으로 되어야 한다.
스플리트 게이트가 없는 형태의 EEPROM에 관련된 문제점들중 한가지 문제점은 소정의 셀들이 과도-소거된 후에, 판독 메모리 어레이가 공핍형 디바이스(depletion-mode devices)로 되는것이 어렵다는 것이다. 과도-소거된 셀들의 채널 영역이 한 열내의 다른 셀의 모든 소오스-드레인 경로와 병렬로 접속되기 때문에, 이러한 열내에 저장된 데이타가 과도-소거된 셀에 의해 단락-회로로 되는 곳에서 판독 동작중의 부정확도가 발생한다. 부유 게이트상의 과도 양성 전하가 채널 영역이 P-형에서 N-형으로 반전되게 하기 때문에 최소한 소정의 과도-소거된 셀은 도통 상태로 될 수 있다.
셀들을 통과 게이트, 또는 스플리트 게이트로 구성함으로써 과도-소거 문제점이 방지될 수 있고, 소오스-드레인사이의 채널이 2개의 영역을 포함하는데, 제어 게이트를 갖고 있는 제1 영역은 게이트 절연체에 의해 채널 영역으로 부터 분리되고, 부유 게이트를 갖고 있는 제2 영역은 게이트 절연체에 의해 채널 영역으로 부터 분리된다. 그러나, 이러한 메모리 셀들은 스플리트 게이트없이 셀로 되는 것보다 실리콘 칩상에 보다 많은 영역을 필요로 한다.
과도-소거의 문제점은 각각의 동작이 부유 게이트에 인가된 소거 에너지를 증가시키는 다중 소거 동작을 실행함으로써 최소화된다.
각각의 동작사이에서, 소정의 최대 임계 전압(Vt)이 과도되지 않는다는 것을 관찰하도록 모든 셀의 임계 전압(Vt)은 검사될 수 있다. 그러나, 이러한 절차는 과도 소거될 수 있는 소저의 셀에 정정을 제공하지 않는다.
다른 방법으로는, 최소 소거된 임계 전압(Vt)이 0 이상인 소정 값이하인지를 결정하도록 증가된-에너지 소거 펄스사이에서 검사되는데 유사한 절차가 사용될 수 있다. 그러나, 이것이 항상 최고 소거된 임계 전압(Vt)가 충분히 낮다는 것을 보장하지 않으므로, 소정의 셀은 프로그램된채로 유지될 수 있다. 최고 소거된 임계 전압(Vt)은 메모리가 동작하는 속도를 결정한다.
1989년 6월 19일자로 출원되어 텍사스 인스트루먼츠 인코포레이티드(Texas Instruments Incorporated)에 양도된 미합중국 특허 출원 제 07/367,597 호의 회로 및 방법은 어레이를 프로그램하기 전에 셀에 비교적 에너지의 낮은 예비-상태 펄스를 적용하는 방법이 따르는 메모리 어레이의 셀의 통상적인 소거 방법에 관련된다. 0 볼트와 선택 워드라인 전압사이에 임계 전압을 분배할 필요에 따라 낮은 에너지 펄스는 셀을 프로그램 및/또는 소거할 수 있다. 출원되고 텍사스 인스트루먼츠 인코포레이티드에 양도된 미합중국 특허 출원 제(임시 표시로 Tl-14798)호의 회로 및 방법은 에너지 레벨을 증가시킴으로써 펄스를 교호로 프로그램 및 소거하는 다른 적용이 따르는 펄스를 비교적 높은 에너지로 프로그램 및 소거하는 다른 적용을 통해 메모리 어레이의 셀을 소거하는데 관련된다.
다른 방법으로는, 1989년 11월 17일자로 출원되고 텍사스 인스트루먼츠 인코포레이티드에 양도된 미합중국 특허 출원 제07/437,553호의 부(-)전압은 메모리 셀의 과도-소거 악영향을 제거하기 위해 사용될 수 있다. 그러나, 워드라인에 인가된 부(-)전압을 사용하면 특정한 구동 회로를 필요로 한다.
과도-소거 에러를 제거하는 또다른 방법으로서는, EEPROM 셀의 채널 영역은 증가된 도핑을 가질 수 있고, 판독 전압은 1989년 11월 16일자로 출원되고 텍사스 인스트루먼츠 인코포레이티드에 양도된 미합중국 특허 출원 제07/437,553호에 기술된 바와같이 증가될 수 있다.
특정한 구동 회로를 필요로 하지 않고 EEPROM 어레이를 판독하게 하고, 동시에 스플리트 게이트없이 최소-크기의 메모리 셀을 허용하는 다른 회로 및 절차가 필요하게 된다. 상기 회로 및 절차는 종래의 소거 방법에 의해 발생된 상당히 높거나 낮은 임계 전압(Vt)을 갖는 셀에 의해 발생된 오차를 제거해야한다.
본 발명의 회로 및 프로세스는 EEPROM 어레이의 모든 셀의 제어 게이트와 소오스/드레인 영역사이에 어레이의 모든 셀을 과도-소거시키는데 충분한 에너지를 갖고 있는 플래시-소거(flash-erashing) 펄스를 인가함으로써 과도-소거된 셀에 의해 발생된 판독 에러를 제거하기 위한 것이다. 후속적으로, 플래시-프로그래밍 펄스는 모든 셀의 게이트와 바이어스된 소오스/드레인 영역사이에 인가되고, 제어 게이트에 인가된 플래시-프로그래밍 펄스는 각각의 셀을 프로그램하기 위해 사용된 프로그래밍 펄스와 동일한 에너지 레벨을 갖는다.
그러나, 셀들의 소오스/드레인 영역은 플래시-프로그래밍 동작후에, 셀들이 판독 동작을 위해 사용된 선택된 전압이하의 정(+)임계 전압의 범위를 갖도록 셀의 부유 게이트에 전하 전송을 제한하는 전압 레벨로 바이어스된다.
본 발명의 회로 및 방법은 소거/프로그램 동작의 소거 순차중에 모니터되는 셀의 임계 전압(Vt)을 필요로 하지 않는다.
제1도를 참조하면, 메모리 칩의 통합부인 메모리 셀의 예시적인 어레이는 본 발명의 회로의 사용을 도시하기 위해 도시되었다. 각각의 셀은 소오스(11), 드레인(12), 부유 게이트(13) 및 제어 게이트(14)를 갖고 있는 부유-게이트 트랜지스터(10)이다. 셀(10)의 한 행내의 각각의 제어 게이트(14)의 제어 단자는 워드 라인(15)에 접속되고, 각각의 워드 라인(15)는 워드라인 디코더(16)에 접속된다.
셀(10)의 한 열내의 각각의 소오스(11)의 소오스 단자는 소오스-열 라인(17)에 접속되고, 각각의 소오스-열 라인(17)은 열 디코더(18)에 접속된다. 셀(10)의 한 열내의 각각의 드레인(12)의 드레인 단자는 드레인-열 라인(19)에 접속되고, 각각의 드레인-열 라인(19)는 열 디코더(18)에 접속된다.
기입 또는 프로그램 모드에서, 워드 라인 디코더(16)는 라인(20r)의 워드 라인 어드레스 신호 및 판독/기입 제어 회로(21)으로 부터의 신호에 응답하여, 선택된 제어-게이트 도체를 포함하는 선택된 워드 라인(15)상에 미리선택된 제1 프로그래밍 전압(Vpp)(약 +16 내지 +18 볼트)를 배치시키는 기능을 할 수 있다. 라인(20d)의 신호 및 판독/기입 제어 게이트(21)로 부터의 신호에 응답하여 열 디코더(18)은 선택된 소오스(11) 영역을 포함하는 선택된 소오스-열 라인(17)상에 미리선택된 제2 프로그래밍 전압[기준 전위(Vss)또는 접지, 또는 비-정(+) 전압]을 배치시키는 기능을 할수 있다.
미리선택된 제2프로그래밍 전압(Vss)은 폴러-노딤 터널링(Fowler-Nordheim tunnelling)에 의해 과도 전자들이 선택된 부유-게이트 도체(13)으로 이주하여, 제1 미리선택된 프로그래밍 전압 (Vpp)과 상당히 상이하고, 이 결과 선택된 부유 게이트 도체(13)을 프로그램한다. 열 디코더(18)은 선택되지 않은 소오스(11)영역에 관련된 프로그램된 부유-게이트 도체의 방해를 방지하기 위해 라인(20d)상의 신호 및 판독/기입 제어 회로(21)로부터의 신호에 응답하여, 어레이내의 선택되지 않은 소오스(11)영역을 포함하는 선택되지 않은 소오스-열 라인(17)상에 제3 미리선택된 전압(Vhs)(Vss이상 약 +7볼트)을 배치한다. 워드 라인 디코더(16)은 라인(20r)상의 워드 라인 어드레스 신호 및 판독/기입 제어(21)로부터의 신호에 응답하여, 선택되지 않은 제어-게이트 도체(14)를 포함하는 선택되지 않은 워드 라인(15)에 Vhs(약 +7볼트)일 수 있는 제4 미리선택된 전압을 배치한다. 이 결과, 제4미리선택된 전압은 선택되지 않은 워드 라인(15)에 관련된 부유-게이트 도체(13)가 프로그램되지 않는 제2 프로그래밍 전압에 거의 근접해야 하나, 장력이 선택되지 않는 워드 라인(15)에서의 셀(10)의 소정의 터널링 윈도우에 걸쳐 감소되게 너무 높지 않게 됨으로써, 미리 프로그램된 셀(10)을 프로그램하지 않는것을 방지한다. 제3 및 제4 미리선택된 전압은 제1 및 제2 미리 선택된 프로그래밍 전압(Vpp 및 Vss)이 모두 각각의 전극에 배치되기 전에 각각의 전극에 배치되어야 한다. 제1 프로그래밍 전압(Vpp)은 선택된 셀(10)의 전압-유도된 장력을 감소시키도록 점진적인 방법으로 제어-게이트 도체(14)상에 배치될 수 있다. 드레인-열 라인(19)은 좌측으로 부유될 수 있다. 선택된 셀(10)의 부유 게이트(13)는 프로그래밍 중에 전자에 의해 충전되고, 전자는 선택된 셀(10)의 부유 게이트(13) 아래의 소오스-드레인 경로를 “0” 비트로서 판독되는 비도통 상태로 되게한다. 선택되지 않은 셀(10)은 도통 상태로 유지되는 부유 게이트(13) 아래의 소오스-드레인 경로를 갖고, 이 셀(10)은 “1” 비트로서 판독된다.
종래 기술의 플래시-소거 모드중에, 열 디코더(18)는 모든 소오스-열 라인(17)에 정(+)전압(Vcc)(약 +5 볼트)을 인가하는 기능을 한다. 열 디코더(18)는 모든 드레인-열 라인(19)을 부유 상태로 유지시키는 기능을 한다. 워드 라인(16)은 모든 워드 라인(15)에 높은 부(-)전압(Vee)(약 -11 볼트)을 인가하는 기능을 한다. 과잉전자들은 프로그램된 셀(10)의 부유 게이트(13)로부터 제거된다. 선택성 소거는 Vee를 -5볼트로 변화시키고 전압(Vcc)을 선택된 워드 라인(15)에 인가함으로써 달성될 수 있고, 선택되지 않은 워드 라인(15) 및 선택된 소오스-열 라인(17)에 +10 볼트가 인가된다.
접지 또는 기준 전압(Vss)은 선택되지 않은 소오스-열 라인(17)에 인가된다. 그외의 다른 인가된 전압은 플래시-소거 예와 동일하다.
판독 모드중에, 워드 라인 디코더(16)는 라인(20r) 상의 워드 라인 어드레스 신호 및 판독/기입 제어 회로(21)로부터의 신호에 응답하여 선택된 워드 라인(15)[및 선택된 제어 게이트(14)]에 미리선택된 정(+)전압(Vcc)(약 +3 내지 +5 볼트)를 인가하고 선택되지 않은 워드 라인(15)에 로우 전압(접지 또는 Vss)를 인가하는 기능을 한다. 열 디코더(18)는 라인(20d)상의 열 어드레스 신호에 응답하여 선택된 드레인-열 라인(19)에 미리선택된 정(+)전압(Vsen)(약 +1 내지 +5 볼트)을 인가하는 기능을 한다. 열 디코더(18)은 또한 모든 소오스-열 라인(17)을 접지(또는 Vss)에 접속시키는 기능을 한다.
선택된 드레인-열 라인(19) 및 선택된 워드라인(15)에 접속된 셀(10)의 도통상태 또는 비도통 상태는 데이타 출력(DATA OUT) 단자에 접속된 감지 증폭기(도시안함)에 의해 검출된다.
공지된 바와같이, 메모리 셀(10)의 소오스(11)영역 및 드레인(12)영역은 여러가지 동작 모드중에 상호 변경될 수 있다.
예를 들어, 프로그래밍 및/또는 소거하기 위한 플로어-노딘 터널링은 드레인(12)영역과 부유-게이트 도체(13)사이, 또는 소오스(11)영역과 부유-게이트 도체(13)사이에서 발생할 수 있다. 상기 판독 예에서 소오스(11) 및 드레인(12)에 인가된 전압은 상호 변경될 수 있다.
그러므로, 본 명세서에 사용된 바와같은 “소오스” 및 “드레인”은 각각의 동작모드동안 상호 변경될 수 있다고 생각된다. 이해가 용이하도록, 판독, 기입 및 종래의 소거 전압표가 아래의 표 1로 주어졌다.
[표 1]
Figure kpo00001
제1도의 셀(10)은 스플리트 게이트, 또는 통과 게이트를 포함하지 않는 형태라고 가정한다. 본 발명이 열 비트 라인 (17 및/또는 19)를 갖는 열내에 배열된 셀(10)과 동일하게 적용되었음에도 불구하고, 제1도의 셀(10)은 각각의 소오스(11)열에 대해 별개의 소오스-열 라인(17)및 각각의 드레인(12)열에 대해 별개의 드레인-열 라인(19)와 접속하여 도시하였다.
한 열내의 각각의 셀(10)의 소오스-드레인 경로는 병렬로 접속된다. 병렬 접속때문에, 한 열내의 전도성 셀(10)은 상기 열내의 다른 모든 셀(10)을 단락-회로화시킨다 특히, 한 열내의 셀(10)들중 한 셀이 충분히 과도-소거되는 경우, 상기 셀(10)의 채널 영역은 부유 게이트(13)상의 정(+) 전하로 인해 P-형 물질에서 N-형 물질로 반전되어, 셀(10)의 소오스-드레인 경로는 도통상태가 된다.
하나이상의 과도-소거된 셀(10)에 의해 단락-회로화된 한 열의 셀(10)은 셀(10)이 통과 게이트없이 구성되는 경우 판독이 어렵거나 혹은 불가능하게 된다.
선택된 셀(10)에 펄스화 프로그래밍 전압 또는 전류를 인가하면 EEPROM 어레이의 부유 게이트(13)와 선택된 메모리 셀(10)의 기판 사이의 절연된 영역내에 펄스화 프로그래밍 전계를 발생시키고, 전계는 부유 게이트(13)의 최소한 한 영역에 근접하고 각각의 부유 게이트(13)의 영역으로부터 멀어지는 쪽으로 배향된다. 제2(a)도의 곡선 A로 도시한 바와같이, 일반적으로 어레이의 셀(10)은 이 셀(10)의 프로그래밍전에 상당히 균일한 초기 임계 전압(Vts)를 갖는다. 초기 임계 전압(Vts)은 통상적으로 소오스(11) 및 드레인(12) 영역을 도프하는데 사용된 형태와 반대인 전도형(P-형 또는 N-형) 불순물로 셀(10)의 채널 영역을 도프함으로써 제조하는중에 설정된다. 부유-게이트-형 메모리 셀(10)의 초기 임계 전압(Vts)는 통상적으로 판독동작중에 제어 게이트에 인가된 워드 라인 선택 전압(Vcc)의 1/2 범위에 있게된다. 워드 라인 선택 전압(Vcc)은 종종 칩 공급 전압으로 된다. 예를 들어, 유용한 셀(10)의 초기 임계 전압(Vt)은 +1.5 내지 +3.5 볼트의 범위에 있을 수 있는데, Vcc는 5볼트이다.
펄스화 프로그래밍 전압/전류의 인가 후에, 제2(a)도에 도시한 바와같이, 선택된 셀(10)은 최소 프로그램된 임계 전압(Vtp)이상의 분배된 임계 전압(Vt)을 갖는데, 분배는 등속 프로세싱 변화에 의해 발생된다. Vtp 값은 예를들어, 워드라인 전압(Vcc) 1 볼트 이상(공급 전압이상 1 볼트)으로 될 수 있다. 소정의 셀(10)은 아마도 위치-종속 프로세스로 부터 발생된 국부화 박막 절연체를 가질 수 있다. 그외의 다른 셀(10)은 마스킹 크기의 변화때문에 보다 작은 지역의 채널 영역을 가질 수 있다. 실제 분배가 특정한 형태의 프로세싱 변화에 따라 여러가지 형태를 가질 수 있음에도 불구하고, 프로그램된 임계 전압(Vt) 분배(B)는 제2(a)도에 가우시안 또는 벨형으로 도시하였다.
제2(b)도의 곡선 C는 공지된 절차에 따라 모든 셀(17)이 상술한 최대 임계전압(Vtmax)이하이고 선택된 전압(Vcc)미만인 임계 전압(Vt)를 가질 때까지 상이한 에너지 레벨의 펄스화 소거 전압/전류의 적용사이에서 검사된다. 곡선 C의 부(-)임계 전압(Vt)으로 도시한 바와같이, 공지된 방법의 단점은 최대 임계 전압 제한(Vtmax)을 달성하기 위해 소정의 셀(10)이 과도-소거될 수 있다는 것이다. 이러한 과도-소거된 셀(10)은 접속된 소오스-열 및 드레인-열 라인(17 및 19)를 단락-회로화시켜, 과도-소거된 셀(10)이 배치되는 열을 나누는 프로그램된 셀(10)의 잘못된 판독을 발생시킨다.
제2(b)도의 곡선 D는 모든 셀(10)이 상술한 최소 임계 전압(Vtmin)이상의 임계 전압(Vt)을 가질 때까지 셀(10)이 상이한 에너지 레벨의 펄스화 소거 전압/전류의 적용사이에서 검사되는 소거된 임계 전압(Vt) 형태를 도시한 것이다. 곡선 D로 도시한 바와같이, 이 방법은 소정의 셀(10)이 선택된 전압(Vcc)를 초과하는 임계 전압(Vt)를 가질 수 있는 단점이 있다. 이 셀(17)은 프로그램된 셀로 판독된다.
제2(b)도의 곡선 E는 소정의 셀(10)이 과도-소거되고 소정의 셀(10)이 프로그램된 상태로 유지되는 소거된 임계 전압(Vt)의 최종 형태를 도시한 것이다.
본 발명에 따르면, 셀(10)은 어레이에 플래시-소거 동작을 적용시킴으로써 개별적으로 프로그래밍하기 위해 준비된다. 열 디코더(18) 및 워드라인 디코더(16)은 소거 제어 회로(22)로부터의 신호에 응답하여 셀(10)이 플래시-소거되게 한 다음, 플래시-프로그램되게 한다. 소거 제어 회로(22)는 EEPROM 어레이의 메모리 셀(10)의 각각의 부유 게이트의 표면에 근접한 펄스화 전계를 발생시키는데, 전계는 각각의 부유 게이트의 표면으로 향하거나 또는 표면으로부터 멀어지는 쪽으로 배향된다. 소거 제어 회로(22)는 각각의 부유 게이트(13)에 인접하게 비교적 고에너지-레벨 소거 펄스화 전계를 발생시킨다. 다음 소거 제어 회로(22)는 각각의 부유 게이트(13)에 인접하게 비교적 저에너지 프로그래밍 펄스화 전계를 발생시킨다.
셀(10)의 제어 게이트(14)에 인가된 펄스화 전압은 별개의 셀(10)을 프로그램하는데 사용된 동일한 프로그래밍 전압(Vpp)과 동일하다.
그러나, 소거 제어 회로(22)는 바이어스 전압(Vbb)을 셀(10)의 소오스(11) 또는 드레인(12)에 인가시킨다. 전압(Vbb)은 펄스화 플래시 프로그래밍 전계의 에너지-레벨을 감소시킴으로써 부유 게이트 및 소오스(11)/드레인(12)사이의 전압을 감소시키므로, 플래시-프로그래밍 전압의 인가중에 부유 게이트(13)과 소오스(11)/드레인(12) 사이의 전송된 전하의 양을 감소시킨다.
(Vbb)를 적합하게 선택함으로써, 각각의 셀(10)은 선정된 워드라인 선택 전압(Vcc 일 수 있음), 또는 판독 전압과 동일한 극성을 갖고 판독 전압미만인 정(+)임계 전압(Vt)을 갖게된다. 플래시-소거 동작후에 임계 전압(Vt)의 예시적인 분포는 제2(c)도의 벨형 곡선 F로 도시하였다. 후속적인 플래시-프로그래밍 동작후의 임계 전압(Vt)의 예시적인 분포는 제2(c)도의 벨형 곡선 G로 도시하였다. 실제 분포는 필수적으로 상기 형태를 갖지않는다.
터널-소거형 메모리 셀(10)이 플래시-소거형으로 설계되나 상기 표 1에서 10 내지 15 볼트의 범위의 소거 전압을 사용하는 과도-소거형으로 설계되는 경우, 전압의 펄스 길이가 두경우에서 동일하다고 가정하면 예를들어 16 내지 22 볼트 범위의 소거 펄스는 본 발명에 따라 셀(10)을 과도-소거하는데 사용되어야 한다. 어레이의 별개의 터널-프로그램 셀(10)에 통상적으로 사용된 전기 에너지 펄스의 전압이 15 내지 20 볼트 범위에 있는 경우, 다시 전압의 펄스 길이가 두 경우에서 동일하다고 가정하면 바이어스 전압(Vbb)은 예를들어 3 내지 4 볼트의 범위에 있을 수 있다. 또한, 공지된 바와같이, 셀(10)의 각각의 제어 게이트(14)와 각각의 소오스(11) 또는 드레인(12) 사이에 인가된 전기 펄스 에너지의 일부분은 부유 게이트(13)에 결합된다.
소거 순차 펄스의 비교 에너지 레벨은 전류-제한 회로, 임펄스-길이-시간 회로, 또는 전압, 전류 및 시간의 에너지-관련 적을 제어하는 그외의 다른 수단에 의해 제어된다. 이러한 회로는 공지된 종래 기술이다. 예를 들어, 전기 프로그래밍 및 소거 펄스의 펄스 길이가 소거 순차중에 동일하게 유지되면, 전압 및 전류의 적은 각각의 프로그램/소거 사이클을 갖는 펄스 에너지를 감소시키도록 제어될 수 있다. 유사하게, 전기 프로그래밍 및 소거 펄스의 전압 또는 전류가 소거 순차 중에 동일하게 유지되면, 전기 펄스의 길이는 각각의 프로그램/소거 사이클을 갖는 펄스 에너지를 감소시키도록 제어될 수 있다. 실제로, 펄스들의 비교 에너지 레벨은 각각의 플래시-프로그램/플래시-소거 사이클을 갖는 펄스 에너지를 감소시키도록 펄스 전압, 펄스 전류 및 펄스 길이의 적을 제어함으로써 감소될 수 있다.
셀(10)이 본 발명에 따라 소거된 후, 별개의 셀(10)은 프로그램될 수 있다. 프로그램된 셀(10)의 임계 전압(Vt)은 다시 제2(a)도의 곡선 B로 도시한 바와 같은 범위에 걸쳐 분포된다.
본 명세서에 예시한 실시예는 프로그래밍용 폴러-노드린 터널링을 사용하는 셀(10) 구조에 관련되나, 개념을 채널-핫-전자 또는 유사한 형태의 프로그래밍을 사용하는 셀(10) 구조에 대해서도 동일하게 유효하다. 실제로, 본 발명의 개념은 전계 펄스를 사용하여 프로그램가능하고 소거가능한 부유-게이트 셀(10)을 갖고 있는 공지된 비휘발성 메모리 어레이에 모두 적용할 수 있다.
본 발명의 회로 및 절차의 사용은 간단하다. 부유 게이트용 셀 구조 및 충전/방전 구조 형태는 선택되어야 한다. 다른 도전 표면으로부터 부유 게이트의 표면을 격리하기 위한 절연체, 산화물 또는 그외의 다른 형태의 물질은 선택되어야 한다. 터널링형 구조가 부유 게이트를 충전 및/또는 방전하기위해 사용되면, 산화물 또는 그외의 다른 절연체가 파괴되도록 터널양단에 충분한 전압이 인가되어야 한다. 터널 양단의 전압은 제어 전극과 소오스/드레인 경로사이에 인가된 전압의 일 부분일 수 있다. 펄스의 개시부의 비율은 캐패시턴스 비로부터 결정될 수 있다. 전계 세기가 가장 높은 점에서 파괴가 발생한다 제어 전극 및 가장 높은 전계에 인가된 전압사이의 관계는 종종 핸드북으로부터 계산되거나 유도될 수 있고, 종종 문헌(예를 들어, 직물형 산화물 표면에 관련된 문헌)에서 발견될 수 있으며, 종종 검사 구조로 부터 유도될 수 있다. 핫-캐리어 프로그래밍 및/또는 소거 방법이 사용되는데, 유사한 절차가 구조 및 회로의 설계에 적용된다. 터널링, 핫-캐리어, 또는 그외의 다른 소정의 방법을 사용하든, 검사-셀 구조는 프로그래밍 및 소거 회로의 최종 설계 이전에 집적 회로상에 형성될 수 있고, 셀 구조는 동작에 필요한 프로그래밍 및 소거 전압을 결정하기위해 탐침을 사용하여 칩상에서 검사되며, 다음에 회로는 제조된 메모리 어레이에 이 전압들을 제공하도록 설계된다.
예를들어, 소오스(11)측상에 터널링 윈도우를 갖는 9개의 부유-게이트형 메모리 셀(10)은 1.01 볼트 내지 1.07 볼트 범위의 제조된 전압 임계치를 갖는 것으로 알려졌다. 9 개의 셀(10)은 검사 기판상에 있고, 탐침을 사용하여 -8.30 볼트의 동일한 임계 전압(Vt)을 갖도록 과도-소거된다. 그 다음에 셀(10)은 4 볼트에서 바이어스된 소오스(11)로 프로그램되어, 3.0 볼트의 판독 전압이하의 0.76 볼트 내지 1.39 볼트 범위의 임계 전압(Vt)을 발생시킨다.
후속적으로 셀(10)은 바이어스 전압없이 프로그램되어, 3.0 볼트의 판독 전압 이상의 3.94 볼트 내지 5.03 볼트 범위의 임계 전압을 발생시킨다.
공지된 바와같이 프로그래밍 및 소거 펄스는 부유 게이트 절연에 대한 피해를 최소화하도록 경사지게 될 수 있다.
본 발명을 도시한 실시예에 관련하여 설명하였으나, 본 발명은 제한되는 의미로 설명하지는 않았다. 본 발명의 설명을 참조하여, 본 분야에 숙련된 기술자들은 본 발명의 다른 실시예뿐만 아니라 도시한 실시예에 여러가지 변형을 가할수 있다.
본 발명의 보호 범위내에 있는 이러한 변형 또는 실시예는 첨부한 특허 청구의 범위에 의해 커버된다.

Claims (16)

  1. 최소한 한개의 제어 단자, 부유 게이트(floating gate), 소오스 단자 및 드레인 단자를 갖고, 상기 부유 게이트에 인접하게 프로그래밍 및 소거 펄스화 전계(programming and erasing pulsed electric fields)를 발생시키도록 상기 소오스 및 드레인 단자중 최소한 한개의 단자와 상기 제어 단자 사이에 전기 에너지를 인가함으로써 프로그램/소거가능하며, 상기 소오스 단자 및 상기 드레인 단자들중 최소한 한개의 단자와 상기 제어 단자 사이에 인가된 선정된 판독 전압을 사용하여 판독이 가능한 메모리 셀을 소거하는 방법에 있어서, 먼저, 상기 셀의 상기 부유 게이트에 인접하게 높은 에너지 레벨을 갖는 상기 소거 펄스화 전계를 발생시키는 단계, 및 다음에는, 상기 셀의 상기 부유 게이트에 인접하게 낮은 에너지 레벨을 갖는 상기 프로그래밍 펄스화 전계를 발생시키는 단계를 포함하고, 상기 소거 펄스화 전계의 상기 에너지 레벨은 상기 셀이 상기 선정의 판독 전압에 반대 극성의 임계 전압을 갖게 하는데 충분하고, 상기 프로그래밍 펄스화 전계의 상기 에너지 레벨은 상기 셀이 상기 판독 전압과 같은 극성의 임계 전압을 가지지만 상기 판독 전압 미만인 것을 측정으로 하는 메모리 셀 소거 방법.
  2. 제1항에 있어서, 상기 프로그래밍 펄스화 전계는 상기 부유 게이트로부터 멀어지는 쪽으로 배향되고, 상기 소거 펄스화 전계는 상기 부유 게이트를 향하는 쪽으로 배향되는 것을 특징으로 하는 메모리 셀 소거 방법.
  3. 제1항에 있어서, 상기 제어 단자가 워드 라인에 접속되고, 상기 소오스 단자가 소오스-열 라인에 접속되며, 상기 드레인 단자가 드레인-열 라인에 접속되고, 상기 펄스화 전계의 상기 에너지-레벨이 상기 워드 라인과 상기 소오스-열 라인 및 상기 드레인-열 라인중 최소한 한개의 라인 사이에 인가된 펄스화 프로그래밍 전압 및 펄스화 소거 전압에 의해 발생되는 것을 특징으로 하는 메모리 셀 소거 방법.
  4. 제1항에 있어서, 상기 제어 단자가 워드 라인에 접속되고, 상기 소오스 단자가 소오스-열 라인에 접속되며, 상기 드레인 단자가 드레인-열 라인에 접속되고, 상기 펄스화 전계의 상기 에너지-레벨이 상기 워드 라인과 상기 소오스-열 라인 및 상기 드레인-열 라인중 최소한 한개의 라인 사이에 인가된 펄스화 프로그래밍 전압 및 펄스화 소거 전압에 의해 발생되며, 상기 프로그래밍 펄스화 전계의 상기 에너지-레벨이 상기 소오스-열 라인 또는 상기 드레인-열 라인들중 최소한 한 라인에 바이어스 전압을 인가함으로써 제어되는 것을 특징으로 하는 메모리 셀 소거 방법.
  5. 제1항에 있어서, 상기 제어 단자가 워드 라인에 접속되고, 상기 소오스 단자가 소오스-열 라인에 접속되며, 상기 드레인 단자가 드레인-열 라인에 접속되고, 상기 펄스화 전계의 상기 에너지-레벨이 상기 워드 라인과 상기 소오스-열 라인 및 상기 드레인-열 라인중 최소한 한개의 라인 사이에 인가된 펄스화 프로그래밍 전류 및 펄스화 소거 전류에 의해 발생되는 것을 특징으로 하는 메모리 셀 소거 방법.
  6. 제1항에 있어서, 상기 제어 단자가 워드 라인에 접속되고, 상기 소오스 단자가 소오스-열 라인에 접속되며, 상기 드레인 단자가 드레인-열 라인에 접속되고, 상기 펄스화 전계의 상기 에너지-레벨이 상기 워드 라인과 상기 소오스-열 라인 및 상기 드레인-열 라인중 최소한 한개의 라인 사이에 인가된 전기적 프로그래밍 및 소거 펄스의 길이에 관련되는 것을 특징으로 하는 메모리 셀 소거 방법.
  7. 행 및 열로 배열되고, 각각의 메모리 셀이 제1 및 제2 단자들 사이에 소오스-드레인 경로를 갖고 제어-게이트 단자를 가지며, 상기 소오스-드레인 경로 및 상기 제어 게이트로부터 절연된 부유-게이트 도체를 갖는 메모리 셀, 상기 한 열내의 각각의 상기 메모리 셀의 상기 각각의 제1 단자에 접속된 소오스-열 라인, 상기 한 열내의 각각의 상기 메모리 셀의 상기 각각의 제2 단자에 접속된 드레인-열 라인, 상기 한 행내의 각각의 상기 메모리 셀의 상기 각각의 제어-게이트 단자에 접속된 워드 라인, 상기 워드 라인 및 상기 소오스-열 라인과 상기 드레인-열 라인들중 최소한 한개의 라인을 통해 상기 메모리 셀에 상기 프로그래밍 및 소거 펄스화 전계를 제공하기 위해 상기 소오스-열 라인 및 상기 드레인 열 라인에 접속된 열 디코더 및 상기 워드 라인에 접속된 워드 라인 디코더, 및 상기 열 디코더 및 상기 워드 라인 디코더가 상기 워드 라인 및 상기 소오스-열 라인과 상기 드레인-열 라인들중 최소한 한 개의 라인을 통해 상기 메모리 셀에 상기 프로그래밍 및 소거 펄스화 전계를 제공하게 하는 소거 제어 회로를 포함하고, 각각의 메모리 셀에서, 상기 부유-게이트 도체는 상기 부유-게이트 도체로부터 멀어지는 쪽으로 배향된 프로그래밍 펄스화 전계에 의해 프로그램가능하고, 상기 부유-게이트 도체를 향하는 쪽으로 배향된 소거 펄스화 전계에 의해 소거가능하며, 상기 제어 회로가 상기 부유 게이트를 초기에 과도-소거되게 하도록 충분히 높은 에너지 레벨을 갖고 있는 상기 소거 펄스들을 발생시키고, 상기 제어 회로가 후속적으로 상기 열 디코더 및 상기 워드 라인 디코더가 상기 워드 라인 및 상기 소오스-열 라인과 상기 드레인-열 라인들중 최소한 한 개의 라인을 통해 상기 셀에 상기 프로그래밍 펄스를 제공하게 하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  8. 제7항에 있어서, 상기 프로그래밍 및 소거 펄스화 전계의 상기 에너지-레벨이 상기 워드 라인 및 상기 소오스-열 라인과 상기 드레인-열 라인들중 최소한 한개의 라인에 인가된 전압을 변경시킴으로써 제어되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  9. 제7항에 있어서, 상기 열 디코더가 상기 소오스 열 라인 및 상기 드레인 열 라인들중 최소한 한 라인에 선정된 바이어스 전압을 제공하고, 상기 소거 제어 회로가 상기 소오스-열 라인 및 상기 드레인-열 라인들중 최소한 한 라인에 상기 바이어스 전압을 인가시키며, 상기 선정된 바이어스 전압이 상기 셀이 선정된 정(+) 워드 라인 선택 전압 미만의 정(+) 임계 전압을 갖도록 하는 값을 갖는 것을 특징으로 하는 비휘발성 메모리 어레이.
  10. 제7항에 있어서, 상기 프로그래밍 및 소거 펄스화 전계의 상기 에너지-레벨이 상기 워드 라인 및 상기 소오스-열 라인과 상기 드레인 열 라인들중 최소한 한 라인에 인가된 전류를 변경시킴으로써 제어되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  11. 제7항에 있어서, 상기 프로그래밍 및 소거 펄스화 전계의 상기 에너지-레벨이 상기 워드 라인 및 상기 소오스-열 라인과 상기 드레인-열 라인들중 최소한 한 라인에 인가된 전계 펄스의 길이를 변경시키므로써 제어되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  12. 상기 어레이를 프로그래밍하기 전에 메모리-셀 어레이를 소거하기 위한 방법에 있어서, 각각의 상기 메모리 셀이 부유 게이트를 포함하고, 먼저, 상기 메모리 셀 어레이의 상기 부유 게이트에 근접하게 소거 펄스화 전계를 발생시키는 단계, 및 다음에는, 상기 메모리 셀 어레이의 상기 부유 게이트에 근접하게 프로그래밍 펄스화 전계를 발생시키는 단계를 포함하고, 상기 소거 펄스화 전계가 초기에 상기 어레이의 각 메모리 셀이 부(-) 임계전압을 갖도록 충분히 높은 에너지-레벨을 갖고, 상기 프로그래밍 펄스화 전계가 상기 어레이의 각 셀이 상기 인계 전압의 선정된 범위내의 임계 전압을 갖도록 에너지-레벨을 갖는 것을 특징으로 하는 메모리-셀 어레이를 소거하기 위한 방법.
  13. 제12항에 있어서, 상기 어레이가 다수의 워드 라인, 소오스-열 라인 및 드레인-열 라인을 포함하고, 각각의 상기 메모리 셀이 상기 워드 라인에 접속된 단자, 상기 소오스-열 라인에 접속된 단자 및 상기 드레인-열 라인에 접속된 단자를 갖고, 펄스화 프로그래밍 및 소거 전압이 상기 소오스-열 라인 및 상기 메모리 어레이의 상기 드레인-열 라인들중 최소한 한 라인과 상기 메모리 어레이의 상기 워드 라인 사이에 인가되며, 상기 펄스화 전계의 에너지-레벨이 상기 프로그래밍 및 소거 전압을 펄스화 함으로써 발생되는 것을 특징으로 하는 메모리-셀 어레이를 소거하기 위한 방법.
  14. 제12항에 있어서, 상기 어레이가 다수의 워드 라인, 소오스-열 라인 및 드레인-열 라인을 포함하고, 각각의 상기 메모리 셀이 상기 워드 라인에 접속된 단자, 상기 소오스-열 라인에 접속된 단자 및 상기 드레인-열 라인에 접속된 단자를 가지며, 펄스화 프로그래밍 및 소거 전류가 상기 소오스-열 라인 및 상기 메모리 어레이의 상기 드레인-열 라인들중 최소한 한 라인과 상기 메모리 어레이의 상기 워드 라인 사이에 인가되고, 상기 펄스화 전계의 상기 에너지-레벨이 상기 펄스화 프로그래밍 소거 전류에 의해 발생되는 것을 특징으로 하는 메모리-셀 어레이를 소거하기 위한 방법.
  15. 제12항에 있어서, 상기 어레이가 다수의 워드 라인, 소오스-열 라인 및 드레인-열 라인을 포함하고, 각각의 상기 메모리 셀이 상기 워드 라인에 접속된 단자, 상기 소오스-열 라인에 접속된 단자 및 상기 드레인-열 라인에 접속된 단자를 갖고, 프로그래밍 및 소거 전기 펄스가 상기 소오스-열 라인및 상기 메모리 어레이의 상기 드레인-열 라인들중 최소한 한 라인과 상기 메모리 어레이의 상기 워드 라인 사이에 인가되며, 상기 펄스화 전계의 에너지-레벨이 상기 프로그래밍 및 소거 전기 펄스의 길이에 관련되는 것을 특징으로 하는 메모리-셀 어레이를 소거하기 위한 방법.
  16. 제12항에 있어서, 상기 소거 펄스화 전계가 상기 부유 게이트를 향하는 쪽으로 배향되고, 상기 프로그래밍 펄스화 전계가 상기 부유 게이트로부터 멀어지는 쪽으로 배향되는 것을 특징으로 하는 메모리-셀 어레이를 소거하기 위한 방법.
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