JP2551394B2 - 不揮発性半導体記憶装置のテスト方法 - Google Patents
不揮発性半導体記憶装置のテスト方法Info
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
のテスト方法に関し、特に内部に電荷を蓄積して情報を
記憶する構造のトランジスタからなるメモリセルを配列
したメモリセルアレイを有するフラッシュメモリ等の不
揮発性半導体記憶装置のテスト方法に関する。
のテスト方法に関し、特に内部に電荷を蓄積して情報を
記憶する構造のトランジスタからなるメモリセルを配列
したメモリセルアレイを有するフラッシュメモリ等の不
揮発性半導体記憶装置のテスト方法に関する。
【０００２】
【従来の技術】データを一括消去するフラッシュメモリ
などの不揮発性半導体記憶装置では、そのメモリセル
は、一般的にｐ型シリコン基板上に、シリコン熱酸化技
術，ＣＶＤ法による薄膜形成技術，フォトリソグラフィ
ー技術及び薄膜のドライエッチング技術等により形成し
た、トンネル酸化膜、多結晶シリコンの浮遊ゲート、ゲ
ート間層間絶縁膜、及び多結晶シリコンの制御ゲートか
らなる多結晶シリコン２層ゲート構造と、燐またはひ素
のイオン注入技術等を用い形成した、ソース拡散層およ
びドレイン拡散層からなるＭＯＳＦＥＴなどがよく使用
される。
などの不揮発性半導体記憶装置では、そのメモリセル
は、一般的にｐ型シリコン基板上に、シリコン熱酸化技
術，ＣＶＤ法による薄膜形成技術，フォトリソグラフィ
ー技術及び薄膜のドライエッチング技術等により形成し
た、トンネル酸化膜、多結晶シリコンの浮遊ゲート、ゲ
ート間層間絶縁膜、及び多結晶シリコンの制御ゲートか
らなる多結晶シリコン２層ゲート構造と、燐またはひ素
のイオン注入技術等を用い形成した、ソース拡散層およ
びドレイン拡散層からなるＭＯＳＦＥＴなどがよく使用
される。
【０００３】このメモリセルへのデータ書込みは、ソー
ス電極（以下、端にソースという、他も同様）を接地
し、ドレイン及び制御ゲートにそれぞれ６Ｖ，１２Ｖ程
度の正の高電圧を印加し、メモリセルのチャネルのドレ
イン端で発生するチャネル・ホット・エレクトロン（Ｃ
ｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ、以下ＣＨＥ
という）を浮遊ゲートに注入し、制御ゲートからみたメ
モリセルのしきい値電圧を高くする。また、データ消去
は、制御ゲートに−２０Ｖ程度の負の高電圧を印加した
り、ソースに７Ｖ程度の正の高電圧を印加してＦｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により浮遊ゲート
に蓄積されている電子を排出し、制御ゲートからみたメ
モリセルのしきい値電圧を低くする。
ス電極（以下、端にソースという、他も同様）を接地
し、ドレイン及び制御ゲートにそれぞれ６Ｖ，１２Ｖ程
度の正の高電圧を印加し、メモリセルのチャネルのドレ
イン端で発生するチャネル・ホット・エレクトロン（Ｃ
ｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ、以下ＣＨＥ
という）を浮遊ゲートに注入し、制御ゲートからみたメ
モリセルのしきい値電圧を高くする。また、データ消去
は、制御ゲートに−２０Ｖ程度の負の高電圧を印加した
り、ソースに７Ｖ程度の正の高電圧を印加してＦｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により浮遊ゲート
に蓄積されている電子を排出し、制御ゲートからみたメ
モリセルのしきい値電圧を低くする。
【０００４】このようなメモリセルを行方向，列方向に
配置したメモリセルアレイを有する不揮発性半導体記憶
装置、中でもフラッシュメモリでは、そのデータ消去が
総てのメモリセルに対して一括処理で行われるため、消
去特性のばらつきによりデータ消去後のメモリセルのし
きい値電圧もばらついてしまう。このばらつきが大きい
と、多数のメモリセルの中にはしきい値電圧が０Ｖ以下
になるものもあり、その結果、通常のメモリセルアレイ
構成では、このメモリセルと同一ビット線に接続された
他のメモリセルのデータが読み出せなくなると言う問題
が発生する。
配置したメモリセルアレイを有する不揮発性半導体記憶
装置、中でもフラッシュメモリでは、そのデータ消去が
総てのメモリセルに対して一括処理で行われるため、消
去特性のばらつきによりデータ消去後のメモリセルのし
きい値電圧もばらついてしまう。このばらつきが大きい
と、多数のメモリセルの中にはしきい値電圧が０Ｖ以下
になるものもあり、その結果、通常のメモリセルアレイ
構成では、このメモリセルと同一ビット線に接続された
他のメモリセルのデータが読み出せなくなると言う問題
が発生する。
【０００５】この問題点を解決するためには、同一サイ
ズの多数のメモリセルの消去特性を測定し、データ消去
後のしきい値電圧のばらつきの程度を調べ、そのばらつ
きの原因を解析する必要があるが、実際のメモリセルア
レイとそれを制御する制御回路を含んだ大規模のテスト
パターンを作成した場合、試作期間が長くかかりすぎ解
析の効率が非常に悪くなる。それゆえ、消去特性のばら
つきを効率よく評価するためのテストパターン（テスト
対象ブロックの構成とそのテスト手順）が求められてい
る。
ズの多数のメモリセルの消去特性を測定し、データ消去
後のしきい値電圧のばらつきの程度を調べ、そのばらつ
きの原因を解析する必要があるが、実際のメモリセルア
レイとそれを制御する制御回路を含んだ大規模のテスト
パターンを作成した場合、試作期間が長くかかりすぎ解
析の効率が非常に悪くなる。それゆえ、消去特性のばら
つきを効率よく評価するためのテストパターン（テスト
対象ブロックの構成とそのテスト手順）が求められてい
る。
【０００６】図８（Ａ），（Ｂ）はＣＡＳＴ（Ｃｅｌｌ
Ａｒｒａｙ Ｓｔｒｅｓｓ Ｔｅｓｔ）として知られ
ている並列接続構成のテスト方法を説明するためのテス
ト手順を示すテスト対象ブロックの回路図である（例え
ば、ピー カペッレティ（Ｐ．Ｃａｐｐｅｌｌｅｔｔ
ｉ）他、キャスト：アン エレクトリカル ストレステ
スト ツー モニタ シングル ビット フェイリャズ
イン フラッシュ・イーイーピーロム ストラクチャ
ーズ（ＣＡＳＴ：Ａｎ ｅｌｅｃｔｒｉｃａｌｓｔｒｅ
ｓｓ ｔｅｓｔ ｔｏ ｍｏｎｉｔｏｒ ｓｉｎｇｌｅ
ｂｉｔ ｆａｉｌｕｒｅｓ ｉｎ ｆｌａｓｈ−ＥＥ
ＰＲＯＭ ｓｔｒｕｃｔｕｒｅｓ）．Ｔｈｅ １３ｔｈ
Ａｕｎｎｕａｌ ＩＥＥＥ Ｎｏｎｖｏｌａｔｉｌｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒ
ｋｓｈｏｐ １９９４参照）。
Ａｒｒａｙ Ｓｔｒｅｓｓ Ｔｅｓｔ）として知られ
ている並列接続構成のテスト方法を説明するためのテス
ト手順を示すテスト対象ブロックの回路図である（例え
ば、ピー カペッレティ（Ｐ．Ｃａｐｐｅｌｌｅｔｔ
ｉ）他、キャスト：アン エレクトリカル ストレステ
スト ツー モニタ シングル ビット フェイリャズ
イン フラッシュ・イーイーピーロム ストラクチャ
ーズ（ＣＡＳＴ：Ａｎ ｅｌｅｃｔｒｉｃａｌｓｔｒｅ
ｓｓ ｔｅｓｔ ｔｏ ｍｏｎｉｔｏｒ ｓｉｎｇｌｅ
ｂｉｔ ｆａｉｌｕｒｅｓ ｉｎ ｆｌａｓｈ−ＥＥ
ＰＲＯＭ ｓｔｒｕｃｔｕｒｅｓ）．Ｔｈｅ １３ｔｈ
Ａｕｎｎｕａｌ ＩＥＥＥ Ｎｏｎｖｏｌａｔｉｌｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒ
ｋｓｈｏｐ １９９４参照）。
【０００７】この不揮発性半導体記憶装置のテスト方法
は、まず、制御ゲートを互いに共通接続する複数のメモ
リセルＭＣを備えたテスト対象セル行１の全メモリセル
のソースを共に接地電位点と接続しドレインを共通接続
してテスト対象ブロックを構成し、このテスト対象ブロ
ック（テスト対象セル行１）の全メモリセルＭＣを書込
み状態に初期設定した後、共通の制御ゲートに−２０Ｖ
程度のゲート電圧ＶＧを印加して（共通のドレインは開
放状態（ＯＰ））全メモリセルＭＣを消去状態とする
（図８（Ａ））。
は、まず、制御ゲートを互いに共通接続する複数のメモ
リセルＭＣを備えたテスト対象セル行１の全メモリセル
のソースを共に接地電位点と接続しドレインを共通接続
してテスト対象ブロックを構成し、このテスト対象ブロ
ック（テスト対象セル行１）の全メモリセルＭＣを書込
み状態に初期設定した後、共通の制御ゲートに−２０Ｖ
程度のゲート電圧ＶＧを印加して（共通のドレインは開
放状態（ＯＰ））全メモリセルＭＣを消去状態とする
（図８（Ａ））。
【０００８】次に、共通のドレインに１Ｖ程度の電圧
（ＶD ）を印加し、制御ゲートの電圧（ＶＧ）を掃引し
て全メモリセルＭＣのドレイン電流の総和ＩD （以下全
ドレイン電流ＩD という）を測定する。テスト対象セル
行１中に過剰消去セル１１が存在すると、図９に示され
た消去後、全体の曲線ｄ（実線）のような特性となり、
また、過剰消去セル１１が存在しなければ曲線ｂ（実線
及び破線）のような特性となる。これら特性曲線の相違
により、過剰消去セル１１が存在するか否かを判別する
ことができる。なお、曲線ｃは消去前の初期設定段階
（全メモリセル書込み状態）の特性である。
（ＶD ）を印加し、制御ゲートの電圧（ＶＧ）を掃引し
て全メモリセルＭＣのドレイン電流の総和ＩD （以下全
ドレイン電流ＩD という）を測定する。テスト対象セル
行１中に過剰消去セル１１が存在すると、図９に示され
た消去後、全体の曲線ｄ（実線）のような特性となり、
また、過剰消去セル１１が存在しなければ曲線ｂ（実線
及び破線）のような特性となる。これら特性曲線の相違
により、過剰消去セル１１が存在するか否かを判別する
ことができる。なお、曲線ｃは消去前の初期設定段階
（全メモリセル書込み状態）の特性である。
【０００９】このテスト方法の特長は、テスト対象ブロ
ックの構成が単純であり、しかもそのテスト手順も単純
であるので、大規模なテストパターンを作成しなくて済
むので、その試作期間が短かく、また評価，解析等も効
率よく行うことができる。
ックの構成が単純であり、しかもそのテスト手順も単純
であるので、大規模なテストパターンを作成しなくて済
むので、その試作期間が短かく、また評価，解析等も効
率よく行うことができる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来の不揮発性半導体記憶装置のテスト方法では、テ
スト対象セル行１の消去後の全ドレイン電流を測定する
構成となっているので、過剰消去セル１１が存在するか
否かは判別できるものの、過剰消去セル１１の特性とそ
の他の通常の消去セルの特性を別々に測定できず、従っ
て、過剰消去セル１１の消去特性のさらなる解析を目的
とした、過剰測定セル１１のトンネル酸化膜のトンネル
電流特性の調査ができないという問題点があり、実際
に、過剰消去セルのトンネル酸化膜のトンネル電流特性
を調べようとした場合には、大規模なテストパターンを
作成して総てのメモリセルの消去特性を測定し、その結
果から過剰消去セルを特定した後そのメモリセルのトン
ネル酸化膜についての測定を行う必要があるので、結
局、解析の効率は非常に悪くなるという問題がある。
た従来の不揮発性半導体記憶装置のテスト方法では、テ
スト対象セル行１の消去後の全ドレイン電流を測定する
構成となっているので、過剰消去セル１１が存在するか
否かは判別できるものの、過剰消去セル１１の特性とそ
の他の通常の消去セルの特性を別々に測定できず、従っ
て、過剰消去セル１１の消去特性のさらなる解析を目的
とした、過剰測定セル１１のトンネル酸化膜のトンネル
電流特性の調査ができないという問題点があり、実際
に、過剰消去セルのトンネル酸化膜のトンネル電流特性
を調べようとした場合には、大規模なテストパターンを
作成して総てのメモリセルの消去特性を測定し、その結
果から過剰消去セルを特定した後そのメモリセルのトン
ネル酸化膜についての測定を行う必要があるので、結
局、解析の効率は非常に悪くなるという問題がある。
【００１１】本発明の目的は、過剰消去セルが存在する
か否かを判定した後、過剰消去セル及びその他の通常の
メモリセルの特性を別々に測定できてこれらメモリセル
のトンネル酸化膜に対する比較評価，解析等を効率よく
行うことができる不揮発性半導体記憶装置のテスト方法
を提供することにある。
か否かを判定した後、過剰消去セル及びその他の通常の
メモリセルの特性を別々に測定できてこれらメモリセル
のトンネル酸化膜に対する比較評価，解析等を効率よく
行うことができる不揮発性半導体記憶装置のテスト方法
を提供することにある。
【００１２】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置のテスト方法は、制御ゲート，ソース及びドレ
インを備え内部に蓄積される電荷量によって情報を記憶
するトランジスタからなるメモリセルを行方向，列方向
に配置し各行ごとにその行を形成するメモリセルそれぞ
れの制御ゲートを共通接続する行線を備えたメモリセル
アレイを有する不揮発性半導体記憶装置のテスト方法で
あって、前記メモリセルアレイのうちから３行を選択し
てこれら３行のうちの１行をテスト対象セル行、他の２
行をそれぞれ第１及び第２のデコード部とし前記テスト
対象セル行の各メモリセルのソースを共通接続しこれら
メモリセルそれぞれのドレインを前記第２のデコード部
の対応するメモリセルのソースと接続しこの第２のデコ
ード部の各メモリセルそれぞれのドレインを前記第１の
デコード部の対応するメモリセルのソースと接続しこの
第１のデコード部の各メモリセルそれぞれのドレインを
共通接続してテスト対象ブロックを構成する手順と、前
記第１及び第２のデコード部の全メモリセルを消去状
態、前記テスト対象セル行の全メモリセルを書込み状態
にそれぞれ初期設定する手順と、続いて前記テスト対象
セル行の全メモリセルを所定の条件で消去状態とする手
順と、続いて前記テスト対象セル行の全メモリセルのソ
ースを基準電位点と接続し前記第１のデコーダ部の全メ
モリセルのドレインに所定の電源電圧を印加し前記第１
及び第２のデコード部の行線に所定のゲート電圧を印加
してこれらデコード部の全メモリセルをオン状態として
前記テスト対象セル行の行線の電圧を変化させて前記テ
スト対象セル行の全ドレイン電流を測定する手順と、こ
の全ドレイン電流を測定した結果から過剰消去セルが存
在すると判定されたときには前記テスト対象セル行の過
剰消去セルのみをオン状態、前記第１のデコーダ部の全
メモリセルをオン状態として第２のデコーダ部のメモリ
セルの書込み処理を行い前記過剰消去セルと対応するメ
モリセルのみ書込み状態とする手順と、続いて前記第２
のデコーダ部のメモリセルのうちの書込み状態のメモリ
セル以外のメモリセル及び前記第１のデコーダ部の全メ
モリセルをオン状態として前記テスト対象セル行の行線
の電圧を変化させて前記テスト対象セル行の全ドレイン
電流を測定する手順とを含んで構成される。
記憶装置のテスト方法は、制御ゲート，ソース及びドレ
インを備え内部に蓄積される電荷量によって情報を記憶
するトランジスタからなるメモリセルを行方向，列方向
に配置し各行ごとにその行を形成するメモリセルそれぞ
れの制御ゲートを共通接続する行線を備えたメモリセル
アレイを有する不揮発性半導体記憶装置のテスト方法で
あって、前記メモリセルアレイのうちから３行を選択し
てこれら３行のうちの１行をテスト対象セル行、他の２
行をそれぞれ第１及び第２のデコード部とし前記テスト
対象セル行の各メモリセルのソースを共通接続しこれら
メモリセルそれぞれのドレインを前記第２のデコード部
の対応するメモリセルのソースと接続しこの第２のデコ
ード部の各メモリセルそれぞれのドレインを前記第１の
デコード部の対応するメモリセルのソースと接続しこの
第１のデコード部の各メモリセルそれぞれのドレインを
共通接続してテスト対象ブロックを構成する手順と、前
記第１及び第２のデコード部の全メモリセルを消去状
態、前記テスト対象セル行の全メモリセルを書込み状態
にそれぞれ初期設定する手順と、続いて前記テスト対象
セル行の全メモリセルを所定の条件で消去状態とする手
順と、続いて前記テスト対象セル行の全メモリセルのソ
ースを基準電位点と接続し前記第１のデコーダ部の全メ
モリセルのドレインに所定の電源電圧を印加し前記第１
及び第２のデコード部の行線に所定のゲート電圧を印加
してこれらデコード部の全メモリセルをオン状態として
前記テスト対象セル行の行線の電圧を変化させて前記テ
スト対象セル行の全ドレイン電流を測定する手順と、こ
の全ドレイン電流を測定した結果から過剰消去セルが存
在すると判定されたときには前記テスト対象セル行の過
剰消去セルのみをオン状態、前記第１のデコーダ部の全
メモリセルをオン状態として第２のデコーダ部のメモリ
セルの書込み処理を行い前記過剰消去セルと対応するメ
モリセルのみ書込み状態とする手順と、続いて前記第２
のデコーダ部のメモリセルのうちの書込み状態のメモリ
セル以外のメモリセル及び前記第１のデコーダ部の全メ
モリセルをオン状態として前記テスト対象セル行の行線
の電圧を変化させて前記テスト対象セル行の全ドレイン
電流を測定する手順とを含んで構成される。
【００１３】また、テスト対象ブロックを構成する手
順、前記テスト対象ブロックを初期設定する手順、テス
ト対象セル行の全メモリセルを消去状態とする手順、前
記テスト対象セル行の全ドレイン電流を測定する手順、
及びこの全ドレイン電流の測定の結果から過剰消去セル
が存在すると判定され第２のデコーダ部のメモリセルの
うちの前記過剰消去セルと対応するメモリセルを書込み
状態とする手順を経た後、前記第２のデコーダ部の書込
み状態のメモリセル以外のメモリセル及び前記テスト対
象セル行の全メモリセルをオン状態として第１のデコー
ダ部のメモリセルの書込み処理を行い前記過剰消去セル
と対応するメモリセル以外のメモリセルを書込み状態と
する手順と、続いて前記第２のデコーダ部の全メモリセ
ルを消去状態とする手順と、続いて前記第１のデコーダ
部の書込み状態のメモリセル以外のメモリセル及び前記
第２のデコーダ部の全メモリセルをオン状態として前記
テスト対象セル行の行線の電圧を変化させて前記テスト
対象セル行の全ドレイン電流を測定する手順とを含んで
構成される。
順、前記テスト対象ブロックを初期設定する手順、テス
ト対象セル行の全メモリセルを消去状態とする手順、前
記テスト対象セル行の全ドレイン電流を測定する手順、
及びこの全ドレイン電流の測定の結果から過剰消去セル
が存在すると判定され第２のデコーダ部のメモリセルの
うちの前記過剰消去セルと対応するメモリセルを書込み
状態とする手順を経た後、前記第２のデコーダ部の書込
み状態のメモリセル以外のメモリセル及び前記テスト対
象セル行の全メモリセルをオン状態として第１のデコー
ダ部のメモリセルの書込み処理を行い前記過剰消去セル
と対応するメモリセル以外のメモリセルを書込み状態と
する手順と、続いて前記第２のデコーダ部の全メモリセ
ルを消去状態とする手順と、続いて前記第１のデコーダ
部の書込み状態のメモリセル以外のメモリセル及び前記
第２のデコーダ部の全メモリセルをオン状態として前記
テスト対象セル行の行線の電圧を変化させて前記テスト
対象セル行の全ドレイン電流を測定する手順とを含んで
構成される。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１（Ａ）〜（Ｃ）は本発明の第１の実施
例を説明するためのテスト手順を示すテスト対象ブロッ
クの回路図、図２はこの実施例を説明するためのテスト
手順を示すフローチャートである。
例を説明するためのテスト手順を示すテスト対象ブロッ
クの回路図、図２はこの実施例を説明するためのテスト
手順を示すフローチャートである。
【００１６】この実施例のテスト対象の不揮発性半導体
記憶装置のメモリセルアレイは、浮遊ゲート，制御ゲー
ト，ソース及びドレインを備え浮遊ゲートに蓄積される
電荷量によって情報を記憶するＭＯＳＦＥＴからなるメ
モリセルＭＣを行方向，列方向に配置し各行ごとにその
行を形成するメモリセルＭＣそれぞれの制御ゲートと共
通接続する行線を備えている。
記憶装置のメモリセルアレイは、浮遊ゲート，制御ゲー
ト，ソース及びドレインを備え浮遊ゲートに蓄積される
電荷量によって情報を記憶するＭＯＳＦＥＴからなるメ
モリセルＭＣを行方向，列方向に配置し各行ごとにその
行を形成するメモリセルＭＣそれぞれの制御ゲートと共
通接続する行線を備えている。
【００１７】そして、まず、このメモリセルアレイのう
ちから３行を選択してこれら３行のうちの１行をテスト
対象セル行１、他の２行をそれぞれ第１，第２のデコー
ド部２ａ，２ｂとし、テスト対象セル行１の各メモリセ
ルＭＣのソースを共通接続しこれらメモリセルＭＣそれ
ぞれのドレインを第２のデコード部２ｂの対応するメモ
リセルＭＣのソースと接続しこの第２のデコード部２ｂ
の各メモリセルＭＣそれぞれのドレインを第１のデコー
ド部２ａの対応するメモリセルＭＣのソースと接続しこ
の第１のデコード部２ａの各メモリセルＭＣそれぞれの
ドレインを共通接続してテスト対象ブロックを構成する
（図２のステップＳ１）。
ちから３行を選択してこれら３行のうちの１行をテスト
対象セル行１、他の２行をそれぞれ第１，第２のデコー
ド部２ａ，２ｂとし、テスト対象セル行１の各メモリセ
ルＭＣのソースを共通接続しこれらメモリセルＭＣそれ
ぞれのドレインを第２のデコード部２ｂの対応するメモ
リセルＭＣのソースと接続しこの第２のデコード部２ｂ
の各メモリセルＭＣそれぞれのドレインを第１のデコー
ド部２ａの対応するメモリセルＭＣのソースと接続しこ
の第１のデコード部２ａの各メモリセルＭＣそれぞれの
ドレインを共通接続してテスト対象ブロックを構成する
（図２のステップＳ１）。
【００１８】次に、第１，第２のデコード部２ａ，２ｂ
の全メモリセルＭＣを消去状態、テスト対象セル行１の
全メモリセルＭＣを書込み状態にそれぞれ初期設定する
（図２のステップＳ２）。
の全メモリセルＭＣを消去状態、テスト対象セル行１の
全メモリセルＭＣを書込み状態にそれぞれ初期設定する
（図２のステップＳ２）。
【００１９】続いて、テスト対象セル行１の共通接続さ
れた各メモリセルＭＣのソースを接地しその制御ゲート
（行線）に−２０Ｖ程度のゲート電圧ＶＧ１を印加して
テスト対象セル行１の全メモリセルＭＣを消去状態とす
る（図１（Ａ）及び図２のステップＳ３、図１（Ａ）の
ＯＰは開放（フローティング）状態を示す、他の図も同
じ）。
れた各メモリセルＭＣのソースを接地しその制御ゲート
（行線）に−２０Ｖ程度のゲート電圧ＶＧ１を印加して
テスト対象セル行１の全メモリセルＭＣを消去状態とす
る（図１（Ａ）及び図２のステップＳ３、図１（Ａ）の
ＯＰは開放（フローティング）状態を示す、他の図も同
じ）。
【００２０】続いて、テスト対象セル行１の共通のソー
ス線を接地した状態で第１，第２のデコーダ部２ａ，２
ｂそれぞれの行線に５Ｖ程度のゲート電圧ＶＧ２，ＶＧ
３を印加してこれらデコーダ部２ａ，２ｂの全メモリセ
ルＭＣをオン状態とし、第１のデコーダ部２ａの共通ド
レイン線に１〜５Ｖ程度の電源電圧ＶD を印加し、テス
ト対象セル行１の行線のゲート電圧ＶＧ１を変化させて
このテスト対象セル行１の全メモリセルＭＣのドレイン
電流の総和（以下全ドレイン電流という）ＩDを測定す
る（図２のステップＳ４）。測定の結果、全ドレイン電
流ＩD は、過剰消去セル１１が存在すれば、図３の曲線
ｄ（実線）のような特性となり、また、過剰消去セルが
存在しなければ図３の曲線ｂ（実線及び破線）のような
特性となる。全ドレイン電流ＩD が曲線ｄ，ｂの何れの
特性になるかにより、テスト対象セル行１に過剰消去セ
ル１１が存在するか否かを判定する（図２のステップＳ
５）。
ス線を接地した状態で第１，第２のデコーダ部２ａ，２
ｂそれぞれの行線に５Ｖ程度のゲート電圧ＶＧ２，ＶＧ
３を印加してこれらデコーダ部２ａ，２ｂの全メモリセ
ルＭＣをオン状態とし、第１のデコーダ部２ａの共通ド
レイン線に１〜５Ｖ程度の電源電圧ＶD を印加し、テス
ト対象セル行１の行線のゲート電圧ＶＧ１を変化させて
このテスト対象セル行１の全メモリセルＭＣのドレイン
電流の総和（以下全ドレイン電流という）ＩDを測定す
る（図２のステップＳ４）。測定の結果、全ドレイン電
流ＩD は、過剰消去セル１１が存在すれば、図３の曲線
ｄ（実線）のような特性となり、また、過剰消去セルが
存在しなければ図３の曲線ｂ（実線及び破線）のような
特性となる。全ドレイン電流ＩD が曲線ｄ，ｂの何れの
特性になるかにより、テスト対象セル行１に過剰消去セ
ル１１が存在するか否かを判定する（図２のステップＳ
５）。
【００２１】過剰消去セル１１が存在しないと判定され
たときには、ステップ４の状態でテスト対象セル行１に
対するテストに必要なその他の特性の測定を行いテスト
を終了する。
たときには、ステップ４の状態でテスト対象セル行１に
対するテストに必要なその他の特性の測定を行いテスト
を終了する。
【００２２】過剰消去セル１１が存在すると判定された
ときは、テスト対象セル行１の共通ソース線を接地し行
線に０Ｖ程度のゲート電圧ＶＧ１を印加することにより
過剰消去セル１１をオン状態、他のメモリセルＭＣをオ
フ状態とし、第１のデコーダ部２ａの行線には５Ｖ程度
のゲート電圧ＶＧ２を印加し共通のドレイン線には６Ｖ
程度の電源電圧ＶD を印加してその全メモリセルをオン
状態とし、第２のデコーダ部２ｂの行線に１２Ｖ程度の
ゲート電圧ＶＧ３を印加してこの第２のデコーダ部２ｂ
に対しＣＨＥによる書込み処理を行う（図１（Ｂ），図
２のステップＳ６）。その結果、テスト対象セル行１の
メモリセルＭＣは過剰消去セル１１のみがオン状態で他
のメモリセルはオフ状態であるので、第２のデコーダ部
２ｂの過剰消去セル１１を対応するメモリセル（２１）
のみが書込み状態となる。
ときは、テスト対象セル行１の共通ソース線を接地し行
線に０Ｖ程度のゲート電圧ＶＧ１を印加することにより
過剰消去セル１１をオン状態、他のメモリセルＭＣをオ
フ状態とし、第１のデコーダ部２ａの行線には５Ｖ程度
のゲート電圧ＶＧ２を印加し共通のドレイン線には６Ｖ
程度の電源電圧ＶD を印加してその全メモリセルをオン
状態とし、第２のデコーダ部２ｂの行線に１２Ｖ程度の
ゲート電圧ＶＧ３を印加してこの第２のデコーダ部２ｂ
に対しＣＨＥによる書込み処理を行う（図１（Ｂ），図
２のステップＳ６）。その結果、テスト対象セル行１の
メモリセルＭＣは過剰消去セル１１のみがオン状態で他
のメモリセルはオフ状態であるので、第２のデコーダ部
２ｂの過剰消去セル１１を対応するメモリセル（２１）
のみが書込み状態となる。
【００２３】そして、第１，第２のデコーダ部２ａ，２
ｂそれぞれの行線に５Ｖ程度のゲート電圧ＶＧ２，ＶＧ
３を印加し、第１のデコーダ部２ａの共通のドレイン線
には１〜５Ｖ程度の電源電圧ＶD を印加し、テスト対象
セル行１の共通のソース線を接地してその行線の電圧
（ＶＧ１）を変化させて全ドレイン電流ＩD を測定す
る。その結果、過剰消去セル１１と対応する第２のデコ
ーダ部２ｂのメモリセルは書込みセル２１でオフ状態と
なっているので、図４の実線に示すように、テスト対象
セル行１の過剰消去セル１１以外のメモリセルＭＣのゲ
ート電圧ＶＧ１に対する全ドレイン電流ＩD を測定する
ことができる（図１（Ｃ），図２のステップＳ７）。こ
の状態でテスト対象セル行１に対するテストに必要なそ
の他の特性の測定を行い、テストを終了する。
ｂそれぞれの行線に５Ｖ程度のゲート電圧ＶＧ２，ＶＧ
３を印加し、第１のデコーダ部２ａの共通のドレイン線
には１〜５Ｖ程度の電源電圧ＶD を印加し、テスト対象
セル行１の共通のソース線を接地してその行線の電圧
（ＶＧ１）を変化させて全ドレイン電流ＩD を測定す
る。その結果、過剰消去セル１１と対応する第２のデコ
ーダ部２ｂのメモリセルは書込みセル２１でオフ状態と
なっているので、図４の実線に示すように、テスト対象
セル行１の過剰消去セル１１以外のメモリセルＭＣのゲ
ート電圧ＶＧ１に対する全ドレイン電流ＩD を測定する
ことができる（図１（Ｃ），図２のステップＳ７）。こ
の状態でテスト対象セル行１に対するテストに必要なそ
の他の特性の測定を行い、テストを終了する。
【００２４】このように、本実施例で、比較的単純なテ
スト対象ブロックの構成及びテスト手順（テストパター
ン）によって、テスト対象セル行１の過剰消去セル１１
以外のメモリセルＭＣの特性を測定することができ、従
って、これらメモリセルＭＣのトンネル酸化膜に対する
評価，解析等を効率よく行うことができる。
スト対象ブロックの構成及びテスト手順（テストパター
ン）によって、テスト対象セル行１の過剰消去セル１１
以外のメモリセルＭＣの特性を測定することができ、従
って、これらメモリセルＭＣのトンネル酸化膜に対する
評価，解析等を効率よく行うことができる。
【００２５】図５（Ａ）〜（Ｃ），図６及び図７はそれ
ぞれ本発明の第２の実施例を説明するためのテスト手順
を示すテスト対象ブロックの回路図、テスト手順を示す
フローチャート、及びテスト対象セル行の全ドレイン電
流の特性図である。
ぞれ本発明の第２の実施例を説明するためのテスト手順
を示すテスト対象ブロックの回路図、テスト手順を示す
フローチャート、及びテスト対象セル行の全ドレイン電
流の特性図である。
【００２６】この第２の実施例は、過剰消去セル１１が
存在する場合、この過剰消去セル１１のみの特性を測定
するものであって、第１の実施例終了後（ステップＳ７
の後）、またはステップＳ６の後（過剰消去セル１１以
外のメモリセルの特性の測定を必要としない場合）、ま
ず、テスト対象セル行１の共通ソース線を接地しその行
線及び第２のデコーダ部２ｂの行線に５Ｖ程度のゲート
電圧ＶＧ１，ＶＧ３を印加して書込みセル２１以外の全
メモリセルＭＣをオン状態とし、第１のデコーダ部２ａ
の行線に１２Ｖ程度のゲート電圧、その共通ドレイン線
に６Ｖ程度の電源電圧ＶD を印加してこの第１のデコー
ダ２ａの書込み処理を行う（図５（Ａ），図６のステッ
プＳ８）。その結果、第１のデコーダ部２ａの書込みセ
ル２１と対応するメモリセル以外の全メモリセルＭＣが
書込み状態（書込みセル２２）となる。
存在する場合、この過剰消去セル１１のみの特性を測定
するものであって、第１の実施例終了後（ステップＳ７
の後）、またはステップＳ６の後（過剰消去セル１１以
外のメモリセルの特性の測定を必要としない場合）、ま
ず、テスト対象セル行１の共通ソース線を接地しその行
線及び第２のデコーダ部２ｂの行線に５Ｖ程度のゲート
電圧ＶＧ１，ＶＧ３を印加して書込みセル２１以外の全
メモリセルＭＣをオン状態とし、第１のデコーダ部２ａ
の行線に１２Ｖ程度のゲート電圧、その共通ドレイン線
に６Ｖ程度の電源電圧ＶD を印加してこの第１のデコー
ダ２ａの書込み処理を行う（図５（Ａ），図６のステッ
プＳ８）。その結果、第１のデコーダ部２ａの書込みセ
ル２１と対応するメモリセル以外の全メモリセルＭＣが
書込み状態（書込みセル２２）となる。
【００２７】次に、第１のデコーダ部２ａの行線及び共
通ドレイン線、並びにテスト対象セル行１の行線それぞ
れを開放状態（ＯＰ）とし、第２のデコーダ部２ｂの行
線に−２０Ｖ程度のゲート電圧ＶＧ３を印加し、第２の
デコーダ部２ｂに対し消去処理を施し、書込みセル２１
を含む全メモリセルＭＣを消去状態とする（図５
（Ｂ），図６のステップＳ９）。
通ドレイン線、並びにテスト対象セル行１の行線それぞ
れを開放状態（ＯＰ）とし、第２のデコーダ部２ｂの行
線に−２０Ｖ程度のゲート電圧ＶＧ３を印加し、第２の
デコーダ部２ｂに対し消去処理を施し、書込みセル２１
を含む全メモリセルＭＣを消去状態とする（図５
（Ｂ），図６のステップＳ９）。
【００２８】そして第１のデコーダ部２ａの共通ドレイ
ン線に１〜５Ｖ程度の電源電圧ＶD、第１，第２のデコ
ーダ部２ａ，２ｂそれぞれの行線に５Ｖ程度のゲート電
圧ＶＧ２，ＶＧ３を印加し、テスト対象セル行１の全メ
モリセルＭＣの共通ソース線を接地してその行線の電圧
（ＶＧ１）を変化させ、その全ドレイン電流ＩD を測定
する（図５（Ｃ），図６のステップＳ１０）。その結
果、図７の実線に示すように、テスト対象セル行１の過
剰消去セル１１のみのゲート電圧ＶＧ１に対するドレイ
ン電流ＩD を測定することができる。また、この状態で
過剰消去セル１１のテストに必要な他の特性の測定も行
うことができる。
ン線に１〜５Ｖ程度の電源電圧ＶD、第１，第２のデコ
ーダ部２ａ，２ｂそれぞれの行線に５Ｖ程度のゲート電
圧ＶＧ２，ＶＧ３を印加し、テスト対象セル行１の全メ
モリセルＭＣの共通ソース線を接地してその行線の電圧
（ＶＧ１）を変化させ、その全ドレイン電流ＩD を測定
する（図５（Ｃ），図６のステップＳ１０）。その結
果、図７の実線に示すように、テスト対象セル行１の過
剰消去セル１１のみのゲート電圧ＶＧ１に対するドレイ
ン電流ＩD を測定することができる。また、この状態で
過剰消去セル１１のテストに必要な他の特性の測定も行
うことができる。
【００２９】この実施例においては、第１の実施例に続
く単純なテスト手順で過剰消去セル１１の特性を測定す
ることができ、従って、この過剰消去セル１１のトンネ
ル酸化膜に対する評価，解析等を効率よく行うことがで
きる。また、第１の実施例の結果と合せ、過剰消去セル
以外のメモリセルＭＣとの比較評価，解析等を効率よく
行うことができる。
く単純なテスト手順で過剰消去セル１１の特性を測定す
ることができ、従って、この過剰消去セル１１のトンネ
ル酸化膜に対する評価，解析等を効率よく行うことがで
きる。また、第１の実施例の結果と合せ、過剰消去セル
以外のメモリセルＭＣとの比較評価，解析等を効率よく
行うことができる。
【００３０】なお、これら実施例において、消去処理セ
ル，書込み処理及び特性測定時等の各部の電圧は一例で
あって、メモリセルの構造や使用電源電圧等によって適
宜変えることができる。またメモリセルとして浮遊ゲー
トを備えたＭＯＳＦＥＴとしたが、内部に電荷を蓄積で
きる構造の他のトランジスタであってもよい。また、こ
れら実施例におけるテスト対象ブロックの接続とその切
換えや各部への電圧の印加等は、テスト用治具等を用い
ることにより容易に行うことができる。
ル，書込み処理及び特性測定時等の各部の電圧は一例で
あって、メモリセルの構造や使用電源電圧等によって適
宜変えることができる。またメモリセルとして浮遊ゲー
トを備えたＭＯＳＦＥＴとしたが、内部に電荷を蓄積で
きる構造の他のトランジスタであってもよい。また、こ
れら実施例におけるテスト対象ブロックの接続とその切
換えや各部への電圧の印加等は、テスト用治具等を用い
ることにより容易に行うことができる。
【００３１】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイのうちの３行を選択してこれらを第１，第２の
デコーダ部及びテスト対象セル行としてこれらの対応す
るメモリセルを直列接続してテスト対象ブロックを構成
した後、所定の初期設定を行い、続いてテスト対象セル
行の消去処理を行ってその過剰消去セルと対応する第２
のデコーダ部のメモリセルのみ書込み状態としてオフ状
態とすることにより過剰消去セル以外のメモリセルの特
性を測定し、この第２のデコーダ部を利用して第１のデ
コーダ部の上記書込みセルと対応するメモリセル以外の
メモリセルを書込み状態としたのち第２のデコーダ部の
全メモリセルを消去状態とし、第１のデコーダ部の書込
み状態のメモリセル以外の第１，第２のデコーダ部の全
メモリセルをオン状態としてテスト対象セル行の過剰消
去セルの特性を測定する構成とすることにより、簡単な
テスト対象ブロックの構成及びテスト手順（テストパタ
ーン）により過剰消去セル及びその他のメモリセルの電
気的特性を別々に測定することができるので、これらメ
モリセルのトンネル酸化膜の特性を比較評価，解析する
ことができ、これらを効率よく行うことができる効果が
ある。
ルアレイのうちの３行を選択してこれらを第１，第２の
デコーダ部及びテスト対象セル行としてこれらの対応す
るメモリセルを直列接続してテスト対象ブロックを構成
した後、所定の初期設定を行い、続いてテスト対象セル
行の消去処理を行ってその過剰消去セルと対応する第２
のデコーダ部のメモリセルのみ書込み状態としてオフ状
態とすることにより過剰消去セル以外のメモリセルの特
性を測定し、この第２のデコーダ部を利用して第１のデ
コーダ部の上記書込みセルと対応するメモリセル以外の
メモリセルを書込み状態としたのち第２のデコーダ部の
全メモリセルを消去状態とし、第１のデコーダ部の書込
み状態のメモリセル以外の第１，第２のデコーダ部の全
メモリセルをオン状態としてテスト対象セル行の過剰消
去セルの特性を測定する構成とすることにより、簡単な
テスト対象ブロックの構成及びテスト手順（テストパタ
ーン）により過剰消去セル及びその他のメモリセルの電
気的特性を別々に測定することができるので、これらメ
モリセルのトンネル酸化膜の特性を比較評価，解析する
ことができ、これらを効率よく行うことができる効果が
ある。
【図１】本発明の第１の実施例を説明するためのテスト
手順を示すテスト対象ブロックの回路図である。
手順を示すテスト対象ブロックの回路図である。
【図２】本発明の第１の実施例のテスト手順を示すフロ
ーチャートである。
ーチャートである。
【図３】本発明の第１の実施例によって得られたメモリ
セルの特性図である。
セルの特性図である。
【図４】本発明の第１の実施例によって得られたメモリ
セルの特性図である。
セルの特性図である。
【図５】本発明の第２の実施例を説明するためのテスト
手順を示すテスト対象ブロックの回路図である。
手順を示すテスト対象ブロックの回路図である。
【図６】本発明の第２の実施例のテスト手順を示すフロ
ーチャートである。
ーチャートである。
【図７】本発明の第２の実施例によって得られたメモリ
セルの特性図である。
セルの特性図である。
【図８】従来の不揮発性半導体記憶装置のテスト方法を
説明するためのテスト手順を示すテスト対象ブロックの
回路図である。
説明するためのテスト手順を示すテスト対象ブロックの
回路図である。
【図９】従来の不揮発性半導体記憶装置のテスト方法に
よって得られたメモリセルの特性図である。
よって得られたメモリセルの特性図である。
１ テスト対象セル行 ２ａ，２ｂ デコーダ部 １１ 過剰消去セル ２１，２２ 書込みセル ２３ 消去セル ＭＣ メモリセル Ｓ１〜Ｓ１０ ステップ
Claims (3)
- 【請求項１】 制御ゲート，ソース及びドレインを備え
内部に蓄積される電荷量によって情報を記憶するトラン
ジスタからなるメモリセルを行方向，列方向に配置し各
行ごとにその行を形成するメモリセルそれぞれの制御ゲ
ートを共通接続する行線を備えたメモリセルアレイを有
する不揮発性半導体記憶装置のテスト方法であって、前
記メモリセルアレイのうちから３行を選択してこれら３
行のうちの１行をテスト対象セル行、他の２行をそれぞ
れ第１及び第２のデコード部とし前記テスト対象セル行
の各メモリセルのソースを共通接続しこれらメモリセル
それぞれのドレインを前記第２のデコード部の対応する
メモリセルのソースと接続しこの第２のデコード部の各
メモリセルそれぞれのドレインを前記第１のデコード部
の対応するメモリセルのソースと接続しこの第１のデコ
ード部の各メモリセルそれぞれのドレインを共通接続し
てテスト対象ブロックを構成する手順と、前記第１及び
第２のデコード部の全メモリセルを消去状態、前記テス
ト対象セル行の全メモリセルを書込み状態にそれぞれ初
期設定する手順と、続いて前記テスト対象セル行の全メ
モリセルを所定の条件で消去状態とする手順と、続いて
前記テスト対象セル行の全メモリセルのソースを基準電
位点と接続し前記第１のデコーダ部の全メモリセルのド
レインに所定の電源電圧を印加し前記第１及び第２のデ
コード部の行線に所定のゲート電圧を印加してこれらデ
コード部の全メモリセルをオン状態として前記テスト対
象セル行の行線の電圧を変化させて前記テスト対象セル
行の全ドレイン電流を測定する手順と、この全ドレイン
電流を測定した結果から過剰消去セルが存在すると判定
されたときには前記テスト対象セル行の過剰消去セルの
みをオン状態、前記第１のデコーダ部の全メモリセルを
オン状態として第２のデコーダ部のメモリセルの書込み
処理を行い前記過剰消去セルと対応するメモリセルのみ
書込み状態とする手順と、続いて前記第２のデコーダ部
のメモリセルのうちの書込み状態のメモリセル以外のメ
モリセル及び前記第１のデコーダ部の全メモリセルをオ
ン状態として前記テスト対象セル行の行線の電圧を変化
させて前記テスト対象セル行の全ドレイン電流を測定す
る手順とを含むことを特徴とする不揮発性半導体記憶装
置のテスト方法。 - 【請求項２】 テスト対象ブロックを構成する手順、前
記テスト対象ブロックを初期設定する手順、テスト対象
セル行の全メモリセルを消去状態とする手順、前記テス
ト対象セル行の全ドレイン電流を測定する手順、及びこ
の全ドレイン電流の測定の結果から過剰消去セルが存在
すると判定され第２のデコーダ部のメモリセルのうちの
前記過剰消去セルと対応するメモリセルを書込み状態と
する手順を経た後、前記第２のデコーダ部の書込み状態
のメモリセル以外のメモリセル及び前記テスト対象セル
行の全メモリセルをオン状態として第１のデコーダ部の
メモリセルの書込み処理を行い前記過剰消去セルと対応
するメモリセル以外のメモリセルを書込み状態とする手
順と、続いて前記第２のデコーダ部の全メモリセルを消
去状態とする手順と、続いて前記第１のデコーダ部の書
込み状態のメモリセル以外のメモリセル及び前記第２の
デコーダ部の全メモリセルをオン状態として前記テスト
対象セル行の行線の電圧を変化させて前記テスト対象セ
ル行の全ドレイン電流を測定する手順とを含む請求項１
記載の不揮発性半導体記憶装置のテスト方法。 - 【請求項３】 テスト対象セル行に過剰消去セルが存在
すると判定されて第２のデコーダ部のうちの前記過剰消
去セルと対応するメモリセルを書込み状態とする手順に
続いて、前記第２のデコーダ部の書込み状態のメモリセ
ル以外のメモリセル及び第１のデコーダ部の全メモリセ
ルをオン状態として前記テスト対象セル行の行線の電圧
を変化させてこのテスト対象セル行の全ドレイン電流を
測定する手順を経た後、前記第１のデコーダ部のうちの
前記過剰消去セルと対応するメモリセル以外のメモリセ
ルを書込み状態にする手順に移るようにした請求項２記
載の不揮発性半導体記憶装置のテスト方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6257808A JP2551394B2 (ja) | 1994-10-24 | 1994-10-24 | 不揮発性半導体記憶装置のテスト方法 |
| US08/547,322 US5636168A (en) | 1994-10-24 | 1995-10-24 | Method for testing a nonvolatile semiconductor memory device |
| KR1019950037562A KR0183378B1 (ko) | 1994-10-24 | 1995-10-24 | 비휘발성 반도체 메모리 장치 테스트 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6257808A JP2551394B2 (ja) | 1994-10-24 | 1994-10-24 | 不揮発性半導体記憶装置のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08124400A JPH08124400A (ja) | 1996-05-17 |
| JP2551394B2 true JP2551394B2 (ja) | 1996-11-06 |
Family
ID=17311408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6257808A Expired - Fee Related JP2551394B2 (ja) | 1994-10-24 | 1994-10-24 | 不揮発性半導体記憶装置のテスト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5636168A (ja) |
| JP (1) | JP2551394B2 (ja) |
| KR (1) | KR0183378B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0806773B1 (en) * | 1996-05-09 | 2003-03-19 | STMicroelectronics S.r.l. | Electrically erasable and programmable non-volatile memory device with testable redundancy circuits |
| JP3613072B2 (ja) * | 1999-06-02 | 2005-01-26 | 株式会社デンソー | 不揮発性半導体メモリの電荷保持寿命評価方法 |
| US6226200B1 (en) | 1999-11-17 | 2001-05-01 | Motorola Inc. | In-circuit memory array bit cell threshold voltage distribution measurement |
| KR100661672B1 (ko) * | 1999-12-28 | 2006-12-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 리커버리 회로 |
| JP2002074998A (ja) * | 2000-08-23 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置の評価装置およびその評価方法、ならびに不揮発性半導体記憶装置およびその製造方法 |
| TW520513B (en) * | 2001-08-02 | 2003-02-11 | Macronix Int Co Ltd | Accelerated test method and circuit for non-volatile memory |
| US6606273B1 (en) | 2002-04-11 | 2003-08-12 | Advanced Micro Devices, Inc. | Methods and systems for flash memory tunnel oxide reliability testing |
| US9892791B2 (en) * | 2015-06-16 | 2018-02-13 | Sandisk Technologies Llc | Fast scan to detect bit line discharge time |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5122985A (en) * | 1990-04-16 | 1992-06-16 | Giovani Santin | Circuit and method for erasing eeprom memory arrays to prevent over-erased cells |
| US5313432A (en) * | 1990-05-23 | 1994-05-17 | Texas Instruments Incorporated | Segmented, multiple-decoder memory array and method for programming a memory array |
| US5371706A (en) * | 1992-08-20 | 1994-12-06 | Texas Instruments Incorporated | Circuit and method for sensing depletion of memory cells |
-
1994
- 1994-10-24 JP JP6257808A patent/JP2551394B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-24 KR KR1019950037562A patent/KR0183378B1/ko not_active IP Right Cessation
- 1995-10-24 US US08/547,322 patent/US5636168A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0183378B1 (ko) | 1999-04-15 |
| JPH08124400A (ja) | 1996-05-17 |
| KR960015599A (ko) | 1996-05-22 |
| US5636168A (en) | 1997-06-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
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