JP3613072B2 - 不揮発性半導体メモリの電荷保持寿命評価方法 - Google Patents

不揮発性半導体メモリの電荷保持寿命評価方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリの信頼性試験、特に、電荷保持寿命評価方法に関するものである。
【0002】
【従来の技術】
フラッシュメモリやEPROMのような不揮発性半導体メモリの構成例を図8に示す。メモリセル100がマトリックス状に配置され、各メモリセル100にて多数のビットが構成されている。メモリセル100の基本構成を図9に示す。半導体基板20の表層部にセル毎のソース領域21およびドレイン領域22が離間して形成され、両領域21,22間における半導体基板20の上にトンネル膜23を介してフローティングゲート電極(浮遊ゲート電極)24が配置されるとともに、フローティングゲート電極24の上に絶縁膜25を介してコントロールゲート電極(制御ゲート電極)26が延設され、各セルのドレイン領域22がビット線に、ソース領域21がソース線に、コントロールゲート電極26がワード線にそれぞれ接続されている。
【0003】
読み出し動作は、図9に示すように、ドレイン領域22に1〜2ボルトの正電位を与え、ソース領域21を接地し、コントロールゲート電極26にVccを印加し、チャネル電流が流れるか否かを検出することにより行う。
【0004】
データの書き込みは、図10に示すように、ドレイン領域22にVccを印加し、ソース領域21を接地し、コントロールゲート電極26に高い電圧Vpp(例えば+12ボルト)を印加し、ホットエレクトロンをドレイン付近で発生させ、その発生したホットエレクトロンをフローティングゲート電極24に注入し、メモリセルの閾値電圧を高くすることにより行われる。つまり、書き込み時には、選択トランジスタのドレイン領域22には、グランド電位のソース領域21よりも高い中間電位Vcc(例えば5.5ボルト)が印加され、同時に選択トランジスタのコントロールゲート電極26にはドレイン電位よりも高電位Vpp(例えば12ボルト)を印加することで、ドレイン付近でホットエレクトロンを発生させ、それをフローティングゲート電極24へ注入する。
【0005】
また、データの消去は、図11に示すように、ソース領域21に正の高電圧(例えば+12ボルト)を印加し、コントロールゲート電極26を接地し、トンネル効果によりフローティングゲート電極24のエレクトロンをソース領域21に引き抜くことにより行う。なお、このとき、ドレイン領域22は開放とする。
【0006】
また、図12に示すように、コントロールゲート電極26に負の高電圧(例えば−8ボルト)を印加し、ソース領域21と基板20に正の高電圧(例えば+10ボルト)を印加し、トンネル効果によりフローティングゲート電極24のエレクトロンを基板20領域に引き抜くことで消去を行うこともある。
【0007】
一方、このような不揮発性半導体メモリに対し信頼性試験を行っている。その1つとして、電荷保持寿命評価(記憶保持時間試験)がある。フラッシュメモリの正常な電荷保持特性は、例えば125℃で、約10年以上という非常に長い寿命特性を持つ。よって、開発段階において、その寿命評価についても非常に長い時間を要する。そのために、これまでは温度を非常に高くすることで、加速して評価スピードを上げてきた。
【0008】
しかし、評価雰囲気温度を高くできない場合もある。また、書き換え後の電荷保持寿命を評価する場合、約250℃以上の温度では書き換えによるトンネル膜(図9の符号23)のダメージが回復してしまい書き換え後の正しい電荷保持寿命の評価を行うことができなかった。つまり、加熱加速するとダメージ回復を伴うので、電荷保持寿命評価方法として好ましくない。
【0009】
【発明が解決しようとする課題】
この発明はこのような事情に鑑みなされたものであり、その第1の目的は、新規な方法にて評価雰囲気温度に関わらず電荷保持寿命の評価を短期間で行うことができる不揮発性半導体メモリの電荷保持寿命評価方法を提供することにある。また、第2の目的は、第1の目的に加えて電荷保持寿命評価を正確に行う、つまり、電荷保持寿命評価を正確、かつ短期間で行うことができる不揮発性半導体メモリの電荷保持寿命評価方法を提供することにある。
【0010】
【課題を解決するための手段】
請求項1に記載の不揮発性半導体メモリの電荷保持寿命評価方法は、トンネル膜に電圧を印加して加速評価するようにしたことを特徴としている。よって、意図的にトンネル膜に電圧を印加して加速評価することにより、電荷保持寿命の評価を短期間で行うことができる。ここで、少なくとも2種類の電圧を印加して、印加が無いときの電荷保持特性を推定すると、実用上好ましい。
【0011】
た、請求項に記載のように、トンネル膜に電圧を印加するためにコントロールゲート電極と半導体基板間において、基板よりコントロールゲート電極の電位が低く、かつ、トンネル膜に対する電圧としてメモリ動作時の印加電圧を超えない少なくとも2種類の電圧を印加して電荷保持特性を調べ、この少なくとも2種類の電圧印加時における容量カップリング比からのトンネル膜の電界強度に対する前記電荷保持特性から、コントロールゲート電極と半導体基板間に電圧印加が無いときの電荷保持特性を推定すると、実用上好ましい。
【0012】
ここで、請求項に記載のように、前記半導体基板を接地し、コントロールゲート電極に負の電圧を印加すると、実用上好ましいいものとなる。
さらに、請求項に記載のように、データ書き換えを行った後に電荷保持寿命評価を行う場合に、請求項1〜のいずれかに記載の不揮発性半導体メモリの電荷保持寿命評価方法は、実用上好ましい。
【0013】
ここで、請求項に記載のように、評価雰囲気として、前記データ書き換え時のトンネル膜のダメージが回復しない温度範囲とする。すると、意図的にトンネル膜に電圧を印加して加速評価することにより、トンネル膜の書き換えダメージが回復しない温度雰囲気においても、つまり、250℃以上の高温まで加熱加速させなくても電荷保持寿命の評価を短期間で行うことができる。このようにして、トンネル膜のダメージを回復させないために評価を正確にでき、かつ、電圧印加による加速にて評価を短期間で行うことができる。
【0015】
【発明の実施の形態】
以下、この発明を具体化した実施の形態を図面に従って説明する。
図1にはフラッシュメモリの平面図を示し、図2には図1のA−A断面を示す。
【0016】
図2に示すように、半導体基板としてのP型単結晶シリコン基板1において、P型シリコン層1aの上にはPウェル層1bが形成されている。Pウェル層1bの表層部にはセル毎のN型ソース領域(不純物拡散領域)2とN型ドレイン領域(不純物拡散領域)3とが離間して形成されている。さらに、Pウェル層1bにおいて図1に示すようにソース領域2から帯状のN型ソース共通線(不純物拡散領域)4が延設され、ソース共通線4にて各メモリセルのソース領域2が結合している。
【0017】
また、図2に示すように、単結晶シリコン基板1の上には、トンネル膜としての薄いシリコン酸化膜5を介して多結晶シリコンよりなるフローティングゲート電極(浮遊ゲート電極)6が配置され、このフローティングゲート電極6は長方形をなしソース領域2とドレイン領域3との間を通るように延設されている。フローティングゲート電極6の上には絶縁膜としてのシリコン酸化膜(ゲート間絶縁膜)7を介して帯状のコントロールゲート電極(制御ゲート電極)8が配置されている。コントロールゲート電極8は多結晶シリコンよりなり、図1に示すようにソース共通線4と平行に延設されている。
【0018】
また、図2に示すように、コントロールゲート電極8の周囲を含めた単結晶シリコン基板1上にはシリコン酸化膜9が配置されている。
シリコン酸化膜9の上にはアルミよりなるドレイン用配線11が配置され、ドレイン用配線11がコンタクトホール(開口部)10を通してドレイン領域3と電気的に接続されている。本実施の形態においては、2つのトランジスタセルに共通するドレイン用コンタクトホール10が設けられている。また、図1に示すように、シリコン酸化膜9に設けたコンタクトホール(開口部)12a,12b,13a,13bを通してソース用配線(図示略)がソース共通線4と電気的に接続されている。本実施の形態においては、8つのトランジスタセル毎にソース用コンタクトホール12a,12b,13a,13bが設けられている。
【0019】
図3には、周辺回路を示す。
Xデコーダ15とYデコーダ・センスアンプ・書込回路16を備えている。Xデコーダ15にはワード線1,2,3,・・・,n,jにて各セルのコントロールゲート電極8と接続されている。Yデコーダ・センスアンプ・書込回路16にはビット線1,2,3,・・・,m,kにて各セルのドレイン領域3と接続されている。また、Yデコーダ・センスアンプ・書込回路16にはソース線1,2,3,・・・,m,kにて各セルのソース領域2と接続されている。
【0020】
フラッシュメモリの作動、つまり、読み出し動作・書き込み動作・消去動作については図9,10,11を用いて説明したのと同じであり、ここではその説明は省略する。
【0021】
次に、このように構成したフラッシュメモリの電荷保持寿命評価方法を説明する。
本例では、100回のデータ書き換え動作を行い、その後においてトンネル膜5の書き換えダメージが回復しない雰囲気温度で電荷保持寿命評価(試験)を行っている。この評価(試験)は、基板1(Pウェル領域1b)の電位をグランド電位にした状態で、コントロールゲート電極8に対し電圧を印加することにより、トンネル膜5に電圧を印加している。これにより加速評価することができる。また、この試験では、閾値電圧Vtの変化を計測することによりリテンション、つまり、電荷保持性を測定している。
【0022】
以下、評価方法を、図4,5を用いて説明する。図4の横軸は試験での経過時間をとり、縦軸にはリテンション(閾値電圧の変化率)をとっている。
まず、125℃の温度のもとでコントロールゲート電極8と基板1との間に、第1の電圧(図4においてはVcg=−4ボルト)を印加した状態で放置した場合における経過時間に対するリテンション(閾値電圧の低下率)を測定する。
【0023】
次に、125℃の温度のもとでコントロールゲート電極8と基板1との間に前述の第1の電圧とは異なる第2の電圧(図4においてはVcg=−5ボルト)を印加した状態で放置した場合のリテンション(閾値電圧低下率)を測定する。
【0024】
次に、125℃の温度のもとでコントロールゲート電極8と基板1との間に前述の第1,2の電圧とは異なる第3の電圧(図4においてはVcg=−6ボルト)を印加した状態で放置した場合のリテンション(閾値電圧低下率)を測定する。
【0025】
このように、メモリトランジスタにおいて、必要な回数のデータ書き換えを行った後に書き込みを行い、コントロールゲート電極8に−4ボルト,−5ボルト,−6ボルトの3通りの電圧を印加して、それぞれの125℃での閾値電圧の変化を測定する。
【0026】
ここで、コントロールゲート電極8の印加電圧は、フローティングゲート電極6から電子が抜ける方向である負バイアスを印加する。本実施形態では、コントロールゲート電極8と基板1間において、コントロールゲート電極8に対し負の電圧で、かつ、メモリ動作時の印加電圧を超えない3種類の電圧(少なくとも2種類の電圧)を印加している。詳しくは、コントロールゲート電極8への印加電圧は、その時のトンネル膜に印加される電圧が、書き込み、消去、読み出し時にトンネル膜5に印加される電圧よりも小さくする。つまり、電荷保持の加速試験でトンネル膜5に印加される最大電圧を、データ書き換え時にトンネル膜5に印加される最大電圧よりも小さい値にし、評価時にトンネル膜5にダメージが加わらないようにしている。これにより、試験にてトンネル膜5の劣化を生じさせることはない。
【0027】
また、データ採取(サンプリング)に関して、図4の場合、経過時間が約1分から約200分の範囲で閾値電圧の計測を行っている。
そして、図4において、コントロールゲートに−4ボルト、−5ボルト、−6ボルトを印加した場合における閾値電圧が95%まで低下した時の寿命(時間)を求める。以下、閾値電圧が95%まで低下した時の寿命を95%リテンション寿命(時間)という。つまり、図4に示すように、コントロールゲート電圧Vcg=−4ボルトを印加した時の各プロット点に近似する曲線LV=−4をひき、同様に、Vcg=−5ボルトを印加した時の各プロット点に近似する曲線LV=−5をひき、Vcg=−6ボルトを印加した時の各プロット点に近似する曲線LV=−6をひき、各曲線LV=−4,LV=−5,LV=−6における、95%リテンション寿命(時間)を求める。
【0028】
図4において、95%リテンション寿命(時間)は、Vcg=−4ボルトでは約3000時間、Vcg=−5ボルトでは約500時間、Vcg=−6ボルトでは約8時間である。
【0029】
以上のようにして、少なくとも2種類の電圧をコントロールゲート電極8に印加して、それぞれの場合の電荷保持特性を測定する。
一方、コントロールゲート電極8に−4ボルト、−5ボルト、−6ボルトを印加したときのトンネル膜5にかかる電界強度を計算する。
【0030】
詳しくは、図7に示すように、トンネル膜5の電界強度は、容量カップリング比から求める。具体的には、トンネル膜5に印加される電圧をV、コントロールゲート電極8とフローティングゲート電極6間の静電容量をC1、及びフローティングゲート電極6と基板1間の静電容量をC2、フローティングゲート電極6内の電荷量をQfとすると、
【0031】
【数1】
Figure 0003613072
・・・(1)
となる。
【0032】
C1,C2はメモリトランジスタ構造の縦横寸法に大きく依存しており、
【0033】
【数2】
Figure 0003613072
と記述できる。
【0034】
ここで、C1,C2値はメモリトランジスタの構造により決定でき、Qf値も決定できる。この(1)式に、Vcg値として−4ボルト、−5ボルト、−6ボルトを代入して、各Vcg値におけるトンネル膜5の印加電圧を算出する。そして、この値をトンネル膜5の厚さtで割ると、トンネル膜5の電界強度が求められる。
【0035】
このようにして、Vcg=−4ボルト,−5ボルト,−6ボルトにおける95%リテンション寿命(時間)およびトンネル膜5にかかる電界強度が求められる。これを、図5に示すように、プロットする。これにより、トンネル膜5の電界強度に対する電荷保持寿命を表す関係が分かることになる。プロット結果を基に、Vcg=0(印加電圧0ボルトの場合)へ外挿した所における95%リテンション寿命を算出する。つまり、コントロールゲート電極8への印加電圧が0ボルトでの寿命を算出する。これが、雰囲気温度125℃での電荷保持寿命となる。
【0036】
詳しくは、図5の場合は、Vcg=0の場合のトンネル膜電界強度は2.8MV/cmであり、各プロット点に最も接近する線L1をひき、この線L1でのVcg=0のときの95%リテンション寿命を求める。図5の場合は、印加が無い時の95%リテンション寿命は約1000年である。
【0037】
このように、データ書き換えによるトンネル膜5のダメージが電荷保持寿命の測定中(評価中)に回復することがないような温度( 例えば125℃)のもとでコントロールゲート電極8に電圧を与えた加速試験にてメモリの電荷保持寿命評価を行うことにより、評価の時間を短期間にすることができ、かつ、ダメージを回復させないため、データ書換え後の電荷保持試験の場合には、正確な評価が可能である。
【0038】
以下、基板1とコントロールゲート電極8間に電圧を印加しなかった場合を比較しつつ、本実施の形態の有用性を説明していく。
図6は、基板とコントロールゲート電極との間に電圧を印加しなかった場合のリテンション測定結果を示す。尚、図6では雰囲気温度は172℃である。
【0039】
図6は、図4に対応するものであり、経過時間が約7分から約10000分の範囲で閾値電圧を計測している。図6において8つのプロット点を通過するような線L2(実線で示す)をひき、外挿にて95%リテンション寿命=約3×10分が求められる。
【0040】
しかしながら、プロット点を通過するような線L2から外挿にて95%リテンション寿命を算出するのではなく、直接、95%リテンション寿命が確認できるまで評価しようとすると、3×10分=約6.9ヶ月と非常に長い時間がかかってしまう。
【0041】
また、外挿にて95%リテンション寿命を求める場合においても、データ採取のために、約10000分=約1週間も評価時間をかけることになる。さらに、精度も、外挿になるため、図6に一点鎖線L3,L4で示すごとく、その線のひき方によって誤差が発生し、95%リテンション寿命の算出の際の誤差も大きくなる。
【0042】
それに比べて、図4の場合においては、コントロールゲート電圧を適当にとれば、評価のための試験時間(サンプリング時間)を1〜200分程度の範囲とすることができ、その寿命の算出精度に関しても95%にかなり近いところまでデータを直接得ることができる(サンプリングできる)。また、95%保持寿命を直接確認する場合でも、図4では試験時間(サンプリング時間)は、約3000分以下とすることが可能となる。
【0043】
このようにして、基板1とコントロールゲート電極8間に電圧を印加することにより、短時間で、かつ、ほとんど誤差なく正確に見積もりを行うことが可能となる。
【0044】
このように、本実施の形態は下記の特徴を有する。
(イ)データ書き換えを行った後に電荷保持寿命評価を行う際に、意図的にトンネル膜5に電圧を印加して加速評価することにより、トンネル膜5の書き換えダメージが回復しない温度雰囲気においても電荷保持寿命の評価を短期間で行うことができる。このようにして、トンネル膜5のダメージを回復させないために評価を正確にでき、かつ、電圧印加による加速にて評価を短期間で行うことができる。
(ロ)より具体的には、少なくとも2種類の電圧を印加して、印加が無いときの電荷保持特性を推定するようにしたので、実用上好ましいものとなる。
(ハ)つまり、図4に示すごとくトンネル膜5に電圧を印加するためにコントロールゲート電極8と基板1間において、基板1を接地し、コントロールゲート電極8に、負の電圧で、かつ、トンネル膜5に印加する電圧としてメモリ動作時の印加電圧を超えない少なくとも2種類の電圧を印加して電荷保持特性を調べ、この少なくとも2種類の電圧印加時における容量カップリング比からのトンネル膜5の電界強度に対する前記電荷保持特性から、図5に示すごとくコントロールゲート電極8への電圧印加が無いとき(コントロールゲート電極8と基板1間に電圧印加が無いとき)の電荷保持特性を推定するようにしたので、実用上好ましいものとなる。
【0045】
なお、試験の際の電圧印加(トンネル膜5に電圧を印加しながらの評価)は、基板1を接地し、コントロールゲート電極8に負の電圧を印加したが、これに限ることなく、ソース、基板、ドレインに正電圧を印加してもよい。要は、コントロールゲート電極8と基板1間において基板1よりコントロールゲート電極8が低い電圧、つまり、電子を引き抜く方向の電圧であればよい。
【0046】
また、これまでの説明においては評価雰囲気は、トンネル膜5のダメージが回復しない温度、具体的には125℃であったが、トンネル膜5のダメージが回復しない温度としてもっと高い評価雰囲気としてもよい。このように、評価雰囲気として、トンネル膜5のダメージが回復しない温度範囲のうちのより高い温度とすると、トンネル膜5のダメージが回復しない温度範囲のうちのより低い温度で試験を行う時に比べ、更に時間短縮することが可能である。
【0047】
さらに、これまでの説明においては、データ書き換えを行った後に電荷保持寿命評価を行う場合について述べたが、データ書き換えを行うことなく電荷保持寿命評価を行う場合に適用してもよく、このときには、電荷保持寿命の評価を短期間で行うことができる。また、このときの評価雰囲気温度も任意である。
【0048】
また、フラッシュメモリの他にも、EEPROM、EPROM、MNOSメモリ等の不揮発性半導体メモリに適用してもよい。
【図面の簡単な説明】
【図1】実施の形態におけるフラッシュメモリの平面図。
【図2】図1のA−A断面図。
【図3】周辺回路の電気的構成を示す回路図。
【図4】電荷保持寿命評価方法を説明するための図。
【図5】電荷保持寿命評価方法を説明するための図。
【図6】電荷保持寿命評価方法を説明するための図。
【図7】メモリセルの電気的等価回路を示す図。
【図8】フラッシュメモリのセル配置を示す図。
【図9】読み出し動作を説明するためのメモリの断面図。
【図10】書き込み動作を説明するためのメモリの断面図。
【図11】消去動作を説明するためのメモリの断面図。
【図12】消去動作を説明するためのメモリの断面図。
【符号の説明】
1…P型単結晶シリコン基板、2…ソース領域、3…ドレイン領域、4…ソース共通線、5…シリコン酸化膜、6…フローティングゲート電極、7…シリコン酸化膜、8…コントロールゲート電極。

Claims (5)

  1. 半導体基板の表層部にソース領域およびドレイン領域が離間して形成され、両領域間における半導体基板の上にトンネル膜を介してフローティングゲート電極が配置されるとともに、フローティングゲート電極の上に絶縁膜を介してコントロールゲート電極が配置された不揮発性半導体メモリにおける電荷保持寿命評価方法であって、
    前記トンネル膜に少なくとも2種類の電圧を印加して印加が無いときの電荷保持特性を推定することで加速評価するようにしたことを特徴とする不揮発性半導体メモリの電荷保持寿命評価方法。
  2. 半導体基板の表層部にソース領域およびドレイン領域が離間して形成され、両領域間における半導体基板の上にトンネル膜を介してフローティングゲート電極が配置されるとともに、フローティングゲート電極の上に絶縁膜を介してコントロールゲート電極が配置された不揮発性半導体メモリにおける電荷保持寿命評価方法であって、
    前記トンネル膜に電圧を印加するためにコントロールゲート電極と前記半導体基板間において、前記半導体基板よりコントロールゲート電極の電位が低く、かつ、トンネル膜に対する電圧としてメモリ動作時の印加電圧を超えない少なくとも2種類の電圧を印加して電荷保持特性を調べ、この少なくとも2種類の電圧印加時における容量カップリング比からのトンネル膜の電界強度に対する前記電荷保持特性から、コントロールゲート電極と基板間に電圧印加が無いときの電荷保持特性を推定することで加速評価するようにしたことを特徴とする不揮発性半導体メモリの電荷保持寿命評価方法。
  3. 前記半導体基板を接地し、前記コントロールゲート電極に負の電圧を印加するようにしたことを特徴とする請求項1又は請求項2に記載の不揮発性半導体メモリの電荷保持寿命評価方法。
  4. 電荷保持寿命評価は、データ書き換えを行った後に行う請求項1〜3のいずれか1項に記載の不揮発性半導体メモリの電荷保持寿命評価方法。
  5. 評価雰囲気として、前記データ書き換え時のトンネル膜のダメージが回復しない温度範囲としたことを特徴とする請求項4に記載の不揮発性半導体メモリの電荷保持寿命評価方法。
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