JP3596414B2 - 不揮発性半導体記憶装置の評価用装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置の評価用装置に関する。
【0002】
【背景技術】
不揮発性半導体記憶装置の一つとして、電気的にデータの書き換えができ、電源を切ってもデータを保持できるEEPROMがある。EEPROMの動作について、データの一括消去が可能なフラッシュEEPROMを例にとり説明する。
【0003】
フラッシュEEPROMでは、たとえば、データの書き込み時には、コントロールゲートとドレインに高電圧を与え、ソースを接地することにより、ソース−ドレイン間にチャネル電流を流し、電荷(ホットエレクトロン)をフローティングゲートに注入する。また、データの消去時には、所定の高電圧をコントロールゲートに印加し、ファウラー・ノルドハイムトンネル(Fowler−Nordheim)伝導(FN伝導)によってフローティングゲートに蓄積された電荷を、トンネル絶縁層を介してコントロールゲートに移動させる。
【0004】
また、データの読み出し時においては、ソースに対してドレインを高電位とし、コントロールゲートに所定の電圧を印加することにより、チャネルの形成の有無によって書き込まれたデータの判定がなされる。すなわち、フローティングゲートに電荷が注入されていると、フローティングゲートの電位が低くなるため、チャネルが形成されず、電流が流れない。逆に、フローティングゲートに電荷が注入されていないと、フローティングゲートの電位が高くなるため、チャネルが形成されて電流が流れる。このように、ドレインから流れる電流の有無を検出することにより、データが読み出される。
【0005】
不揮発性半導体記憶装置の開発段階において、上述した書き換え動作や消去動作のサイクリング耐久特性の評価やフローティングゲート−コントロールゲート間のリーク電流等の測定を行う場合、一般に、試験評価の対象となる不揮発性半導体記憶装置と近似した構造を有する評価用装置(TEG;test element group)を用いて試験を行う。一例として、スプリットゲート構造を有するフラッシュEEPROMの試験評価に用いる一般的な評価用装置の断面を図4に示す。また、図4に示される評価用装置300を含むメモリセルアレイ3000の平面図を図5に示す。図4は、図5に示される評価用装置300のB−B線に沿った断面図である。
【0006】
評価用装置300は、図5に示すように、複数のメモリセル(フラッシュEEPROM)310が形成されたメモリセルアレイ3000内の所定の位置に設置される。評価用装置300は、メモリセル310の動作を評価するために設けられたものであり、フラッシュEEPROMであるメモリセル310とほぼ同様の構造を有する。すなわち、メモリセル310と近似した構造を有する評価用装置300に対して各種の評価試験を行なうことでメモリセル310の特性を評価する。
【0007】
評価用装置300は、図4に示すように、P型のシリコン基板10内に形成されたN+型不純物拡散層からなるソース領域114およびドレイン領域116と、シリコン基板10の表面に形成された第1の絶縁層121とを有し、第1の絶縁層121上には、フローティングゲート122と、いわゆるトンネル絶縁層として機能する第2の絶縁層123と、コントロールゲート128とが順次積層されて形成されている。フローティングゲート122の上には、第3の絶縁層125が形成されている。
【0008】
前述したように、メモリセル310もこれらと同様の構造を含む。
【0009】
さらに、評価用装置300においては、フローティングゲート122に電極を接続するために、フローティングゲート122に配線部122bが設けられている。配線部122bは、フローティングゲート122と同様にポリシリコン等から形成される。配線部122bの先端には電極設置用のパッド122aが形成されている。配線部122bはフローティングゲート122と電極とを接続させるために形成されたものであり、メモリセル310には形成されていない。
【0010】
また、コントロールゲート128の先端には、フローティングゲート122と同様に電極設置用のパッド128aが形成されている。
【0011】
評価用装置300に対して評価を行なう場合、パッド122aおよびパッド128a上にそれぞれ電極を設けてフローティングゲート122とコントロールゲート128との間に電圧を印加することにより、フローティングゲート122とコントロールゲート128との間の耐圧、リーク電流、あるいは第2の絶縁層123の膜質等の評価を行なう。
【0012】
一方、近年、不揮発性半導体記憶装置の微細化・高集積化が強く求められている。一般に、装置が微細になるほど、わずかな形状の変化によって測定結果に影響が生じやすくなる。特に、フローティングゲートのようにもともと微細な部分は微細化が進むにつれて、微妙な形状の違いが測定結果に大きな影響を与えるようになる。したがって、より微細化された不揮発性半導体記憶装置の動作特性等をより正確に評価することが要求されている。
【0013】
【発明が解決しようとする課題】
前述した評価用装置300の場合、フローティングゲート122に直接電極を接続するために、フローティングゲート122に配線部122bが形成され、かつ配線部122bの先端にパッド122aが設置されている。このため、評価用装置300とメモリセル310とではフローティングゲートの形状が大きく異なる。ところが、メモリセルアレイ3000においては、メモリセル310と近似した構造を有する評価用装置300に対して各種の評価試験を行なうことでメモリセル310の特性を評価している。したがって、評価用装置300とメモリセル310とでフローティングゲートの形状が大きく異なると、特に、より微細化された不揮発性半導体記憶装置に対して特性を評価する場合には、かかる形状の違いが測定結果に与える影響が大きく、装置の動作特性等をより正確に評価することが困難であることがあった。
【0014】
本発明の目的は、不揮発性半導体記憶装置について、より正確な特性評価を行うことができる不揮発性半導体記憶装置の評価用装置を提供することにある。
【0015】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の評価用装置は、半導体基板に形成された不純物拡散層と、
前記半導体基板上に形成された第1の絶縁層と、
前記第1の絶縁層を介在させて配置され、底面部の少なくとも一部が前記不純物拡散層と連続するフローティングゲートと、
前記フローティングゲートと第2の絶縁層を介して分離されたコントロールゲートと、を含み、
前記不純物拡散層および前記コントロールゲートにそれぞれ電極が接続されている。
【0016】
この構成によれば、不揮発性半導体記憶装置の評価用装置と、特性を知りたい不揮発性半導体記憶装置とをほぼ同様の大きさおよび形状を有する構造にすることができる。このため、不揮発性半導体記憶装置の特性について、より正確な評価結果を得ることができる。
【0017】
この場合、本発明の不揮発性半導体記憶装置の評価用装置は、前記フローティングゲート上に配置された第3の絶縁層を含み、
前記第2の絶縁層は、前記フローティングゲートの少なくとも一部と接触し、前記コントロールゲートは、前記第2の絶縁層および前記第3の絶縁層を介して前記フローティングゲートと分離させて形成することができる。
【0018】
この構成によれば、本発明の不揮発性半導体記憶装置の評価用装置は、スプリットゲート構造を有する不揮発性半導体記憶装置についても評価を行なうことができる。
【0019】
また、この場合、本発明の不揮発性半導体記憶装置の評価用装置は、前記第2の絶縁層を、フローティングゲート上に配置させることができる。
【0020】
この構成によれば、本発明の不揮発性半導体記憶装置の評価用装置は、スタックトゲート構造を有する不揮発性半導体記憶装置についても評価を行なうことができる。
【0021】
また、本発明の不揮発性半導体記憶装置の評価方法は、前述した不揮発性半導体記憶装置の評価用装置を用い、前記コントロールゲートおよび前記不純物拡散層をそれぞれ電極と接続させ、該不純物拡散層を介して前記フローティングゲートと前記コントロールゲートとの間に電圧を印加することにより、不揮発性半導体記憶装置の評価を行なう。
【0022】
この評価方法によれば、前述した効果を奏することができる。
【0023】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【0024】
(第1の実施の形態)
(デバイスの構造)
図1は、本発明の第1の実施の形態にかかる半導体装置100を模式的に示す断面図であり、図2に示される評価用装置100のA−A線に沿った断面図である。図2は、図1に示される評価用装置100を含むメモリセルアレイ1000の平面図である。
【0025】
本実施の形態にかかる不揮発性半導体記憶装置の評価用装置(以下、「評価用装置」とする)100は、スプリットゲート構造を有する不揮発性半導体メモリセル110に対する試験評価用に用いられる。評価用装置100は、メモリセル110が複数個配列して構成されるメモリセルアレイ1000中の所定の位置に形成されている。
【0026】
評価用装置100は、メモリセル110の動作を評価するために設けられたものであり、フラッシュEEPROMであるメモリセル110とほぼ同様の構造を有する。すなわち、メモリセル110と近似した構造を有する評価用装置100に対して各種の評価試験を行なうことでメモリセル110の特性を評価している。
【0027】
評価用装置100は、図1に示すように、N型トランジスタを例にとると、P型のシリコン基板10内に形成されたN+型不純物拡散層からなるソース領域14およびドレイン領域16と、シリコン基板10の表面に形成された第1の絶縁層11とを有する。さらに、第1の絶縁層11上には、フローティングゲート12と、いわゆるトンネル絶縁層として機能する第2の絶縁層13と、コントロールゲート18とが順次形成されている。
【0028】
さらに、フローティングゲート12の上には、第3の絶縁層15が形成されている。この第3の絶縁層15は、フローティングゲート12となるポリシリコン層の一部に選択酸化によって形成された絶縁層をパターニングして形成される。また、フローティングゲート12の一方の上縁部220は鋭角に形成され、この上縁部220で電界集中が起きやすいようになっている。
【0029】
第2の絶縁層13は、第3の絶縁層15の上面からフローティングゲート12の側面に連続し、さらにシリコン基板10の表面に沿ってドレイン領域16の一端に至るように形成されている。
【0030】
フローティングゲート12は、図1に示すように、少なくとも一部がシリコン基板10の不純物拡散層(図1においてはソース領域14)と連続して形成され、かつ、残りの部分が第1の絶縁層11上に形成されている。すなわち、フローティングゲート12の一部が、ソース領域14と開口部12aにて接している。
【0031】
開口部12aは、第1の絶縁層11を形成する際に、シリコン基板10上に酸化シリコン層を形成した後、酸化シリコン層上に所定のパターンのレジストを形成し、続いて酸化シリコン層をエッチングすることにより形成される。
【0032】
ソース領域14は電極Vsに接続されており、コントロールゲート18は電極Vcに接続されている。図2に示すように、ソース領域14には電極接続用のパッド14aが形成されており、パッド14aには電極が設置される。また、ソース領域14と同様に、コントロールゲート18には電極接続用のパッド18aが形成されており、パッド18aには電極が設置される。
【0033】
フローティングゲート12とコントロールゲート18との間の耐圧、リーク電流、リーク電流の経時変化、および電荷の捕獲度合い等の信頼性に関わる特性、あるいは第2の絶縁層13の膜質等の評価は、パッド14aおよびパッド18a上にそれぞれ電極を設けて、ソース領域14を介してフローティングゲート12とコントロールゲート18との間に電圧を印加することにより実施される。
【0034】
評価用装置100は、メモリセル110とほぼ同様の大きさおよび形状を有する構造からなる。したがって、評価用装置100に対して評価を行なうことにより、メモリセル110の特性に関して、より正確な評価結果を得ることができる。
【0035】
なお、本実施の形態においては、N型トランジスタを例にとり説明したが、P型トランジスタであっても同様の構成とすることにより、同様の作用および効果を得ることができる。
【0036】
(第2の実施の形態)
(デバイスの構造)
図3は、本発明の第2の実施の形態にかかる半導体装置を模式的に示す断面図である。
【0037】
本実施の形態においては、スタックトゲート構造を有するメモリトランジスタの試験評価用に用いられる評価用装置200について説明する。すなわち、第2の実施の形態にかかる評価用装置200は、第1の実施の形態にかかる評価用装置100を、スタックトゲート構造を有するメモリトランジスタの試験評価用装置として用いたものである。
【0038】
評価用装置200は、図3に示すように、ソース領域14およびドレイン領域16と、シリコン基板10の表面に形成された第1の絶縁層21とを有する。さらに、第1の絶縁層21上には、フローティングゲート22と、第2の絶縁層23と、コントロールゲート28とが順次形成されている。
【0039】
図3に示すように、第2の実施の形態にかかる評価用装置200においても、第1の実施の形態にかかる評価用装置100と同様に、フローティングゲート22の一部が、開口部22aにてシリコン基板10の不純物拡散層(図3に示すソース領域14)と連続して形成され、かつ残りの部分が第1の絶縁層21上に形成されている。開口部22aは、第1の実施の形態にかかる評価用装置100に形成された開口部12aを形成する工程と同様の工程にて形成される。
【0040】
さらに、ソース領域14およびコントロールゲート28がそれぞれ電極Vsおよび電極Vcに接続されている。ソース領域14およびコントロールゲート28には、第1の実施の形態にかかる評価用装置100と同様に、それぞれに電極パッド(図示せず)が形成されており、これらの電極パッドにそれぞれ電極が設置される。
【0041】
本実施の形態にかかる評価用装置200を用いた耐圧、リーク電流、膜質等の評価は、第1の実施の形態にかかる評価用装置100と同様の方法により行なう。すなわち、評価用装置200において、ソース領域14を介してフローティングゲート22とコントロールゲート28との間に電圧を印加することにより前記評価を行なう。以上の方法により評価を行なうことにより、本実施の形態にかかる評価用装置200は第1の実施の形態にかかる評価用装置100と同様の効果を奏する。
【0042】
なお、本発明は、上記実施の形態に限定されず、発明の要旨の範囲内で各種の態様を取り得る。本発明の範囲は上記の説明でなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態にかかる不揮発性半導体記憶装置の評価用装置を模式的に示す断面図である。
【図2】図1に示す不揮発性半導体記憶装置の評価用装置を模式的に示す平面図である。
【図3】本発明の第2の実施の形態にかかる不揮発性半導体記憶装置の評価用装置を模式的に示す断面図である。
【図4】一般的な不揮発性半導体記憶装置の評価用装置を模式的に示す断面図である。
【図5】図4に示す不揮発性半導体記憶装置の評価用装置を模式的に示す平面図である。
【符号の説明】
10 シリコン基板
11,21 第1の絶縁層
12,22 フローティングゲート
12a,22a 開口部
13,23 第2の絶縁層
14 ソース領域
14a,18a パッド
16 ドレイン領域
18,28 コントロールゲート
25 第3の絶縁層
100,200 不揮発性半導体記憶装置の評価用装置
118 素子分離領域
220 上縁部
1000 メモリセル
Claims (4)
- 不揮発性半導体記憶装置とともにメモリセルアレイに含まれる該不揮発性半導体記憶装置の評価用装置であって、
半導体基板に形成された不純物拡散層と、
前記半導体基板上に形成された第1の絶縁層と、
前記第1の絶縁層を介在させて配置され、底面部の少なくとも一部が前記不純物拡散層と連続するフローティングゲートと、
前記フローティングゲートと第2の絶縁層を介して分離されたコントロールゲートと、を含み、
前記評価用装置は、前記不揮発性半導体記憶装置と同様の大きさおよび形状を有し、
前記不純物拡散層および前記コントロールゲートにそれぞれ電極が接続されている、不揮発性半導体記憶装置の評価用装置。 - 請求項1において、
前記フローティングゲート上に配置された第3の絶縁層を含み、
前記第2の絶縁層は、前記フローティングゲートの少なくとも一部と接触し、
前記コントロールゲートは、前記第2の絶縁層および前記第3の絶縁層を介して前記フローティングゲートと分離されている、不揮発性半導体記憶装置の評価用装置。 - 請求項1において、
前記第2の絶縁層は、前記フローティングゲート上に配置される、不揮発性半導体記憶装置の評価用装置。 - 請求項1〜3のいずれかの不揮発性半導体記憶装置の評価用装置を用い、前記コントロールゲートおよび前記不純物拡散層をそれぞれ電極と接続させ、該不純物拡散層を介して前記フローティングゲートと前記コントロールゲートとの間に電圧を印加することにより、不揮発性半導体記憶装置の評価を行なう、不揮発性半導体記憶装置の評価方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000068452A JP3596414B2 (ja) | 2000-03-13 | 2000-03-13 | 不揮発性半導体記憶装置の評価用装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000068452A JP3596414B2 (ja) | 2000-03-13 | 2000-03-13 | 不揮発性半導体記憶装置の評価用装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001257278A JP2001257278A (ja) | 2001-09-21 |
JP3596414B2 true JP3596414B2 (ja) | 2004-12-02 |
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ID=18587506
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Application Number | Title | Priority Date | Filing Date |
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Country | Link |
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JP (1) | JP3596414B2 (ja) |
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---|---|---|---|---|
JP2002043384A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 層間絶縁膜の評価用tegを含む半導体装置とその製造方法及び層間絶縁膜の評価方法 |
JP2008288479A (ja) * | 2007-05-21 | 2008-11-27 | Nec Electronics Corp | 不揮発性メモリセル用の評価素子及びこれを含む半導体チップ、ウェハ、及び、これらの製造方法 |
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JP2001257278A (ja) | 2001-09-21 |
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