JPH11306773A - 不揮発性半導体メモリの書換え方法 - Google Patents

Abstract

(57)【要約】 【課題】ゲートディスターブ現象による閾値電圧の変動
を抑制することができる不揮発性半導体メモリの書換え
方法（消去・書き込み方法）を提供する。 【解決手段】ソース領域、ドレイン領域、浮遊ゲート電
極、制御ゲート電極を有するメモリセルがマトリックス
状に配列され、ドレイン領域がビット線に、ソース領域
がソース線に、制御ゲート電極がワード線にそれぞれ接
続されている。フラッシュメモリの書換え動作におい
て、書き込み時のゲートディスターブ現象による非選択
セルの閾値電圧の変動を抑制するために、所望の閾値電
圧に対し、消去時に低くなるように過剰消去しておき、
消去後にワード線に所定の電圧を印加してゲートディス
ターブストレスを加え、その後にデータの書き込みを行
う。このゲートディスターブストレスを加えることによ
り所望の閾値電圧となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は不揮発性半導体メ
モリの書換え方法に関するものである。

【０００２】

【従来の技術】フラッシュメモリやＥＰＲＯＭのような
不揮発性半導体メモリの構成例を図８に示す。メモリセ
ル１００がマトリックス状に配置され、各メモリセル１
００にて多数のビットが構成されている。メモリセル１
００の基本構成を図９に示す。半導体基板２０の表層部
にセル毎のソース領域２１およびドレイン領域２２が離
間して形成され、両領域２１，２２間における半導体基
板２０の上に絶縁膜２３を介して浮遊ゲート電極（フロ
ーティングゲート電極）２４が配置されるとともに、浮
遊ゲート電極２４の上に絶縁膜２５を介して制御ゲート
電極（コントロールゲート電極）２６が延設され、各セ
ルのドレイン領域２２がビット線に、ソース領域２１が
ソース線に、制御ゲート電極２６がワード線にそれぞれ
接続されている。

【０００３】図９に示すように、読み出し動作は、ドレ
イン領域２２に１〜２ボルトの正電位を与え、ソース領
域２１を接地し、制御ゲート電極２６にＶccを印加し、
チャネル電流が流れるか否かを検出することにより行
う。

【０００４】データの書き込みは、図１０に示すよう
に、ドレイン領域２２にＶccを印加し、ソース領域２１
を接地し、制御ゲート電極２６に高い電圧Ｖpp（例えば
＋１２ボルト）を印加し、ホットエレクトロンをドレイ
ン付近で発生させ、その発生したホットエレクトロンを
浮遊ゲート電極２４に注入し、メモリセルの閾値電圧を
高くすることにより行われる。

【０００５】つまり、書き込み時には、選択トランジス
タのドレイン領域２２には、グランド電位のソース領域
２１よりも高い中間電位Ｖcc（例えば５．５ボルト）が
印加され、同時に選択トランジスタの制御ゲート電極２
６にはドレイン電位よりも高電位Ｖpp（例えば１２ボル
ト）を印加することで、ドレイン付近でホットエレクト
ロンを発生させ、それを浮遊ゲート電極２４へ注入す
る。

【０００６】また、データの消去は、図１１に示すよう
に、ソース領域２１に正の高電圧（例えば＋１２ボル
ト）を印加し、制御ゲート電極２６を接地し、トンネル
効果により浮遊ゲート電極２４のエレクトロンをソース
領域２１に引き抜くことにより行う。なお、このとき、
ドレイン領域２２は開放とする。

【０００７】

【発明が解決しようとする課題】これまでのフラッシュ
メモリのデータ書換えは、図１２に示すように、全ビッ
ト消去を行った後、必要なメモリセルについて書き込み
を行うという動作であった。しかし、選択セルの書き込
み動作時には、同じワード線上の非選択セルの制御ゲー
ト電極２６にも約１２ボルトの高電圧ゲートストレスが
加えられるため、非選択セルの浮遊ゲート電極２４に基
板からの電子の注入が生じ、閾値電圧が大きく変動して
しまう、いわゆるゲートディスターブ現象が発生してし
まっていた。

【０００８】より詳しくは、図１３に示すように、ｔ１
０のタイミングにてソース線に正の高電位Ｖppを印加す
るとともにワード線を接地して消去を行う。その後に、
選択ビットのビット線に中間電位Ｖccを印加するととも
にワード線に正の高電位Ｖpp（＞Ｖcc）を印加して書き
込みを行う。この書き込み時に、選択したビット以外の
非選択ビットの端子にも電圧が印加され、電子の注入が
生じゲートディスターブ現象を招くという不具合があっ
た。

【０００９】そこで、この発明の目的は、ゲートディス
ターブ現象による閾値電圧の変動を抑制することができ
る不揮発性半導体メモリの書換え方法（消去・書き込み
方法）を提供することにある。

【００１０】

【課題を解決するための手段】本発明者らは、ゲートデ
ィスターブ特性を詳しく調査した。そして、図７に示す
ように、１００回書換え後におけるストレス時間（制御
ゲート電極の印加時間）と閾値電圧Ｖｔとの関係におい
て、特性線Ｌ１０は印加初期において大きくＶｔ値が増
加し、以後は増加量（増加率）が少ないことを見出し
た。

【００１１】そこで、請求項１に記載の発明は、消去後
にワード線に所定の電圧を印加してゲートディスターブ
ストレスを加え、その後にデータの書き込みを行うよう
にしたことを特徴としている。

【００１２】これにより、書き込み時のゲートディスタ
ーブ現象による非選択セルの閾値電圧の変動を抑制する
ことができる。ここで、請求項２に記載のように、過剰
消去にて予め閾値電圧を低くしておいた状態でゲートデ
ィスターブストレスを加えるようにすると、実用上好ま
しいものとなる。

【００１３】また、請求項３に記載のように、所望の閾
値電圧に対し、消去時に低くなるように過剰消去してお
き、ゲートディスターブストレスを加えることにより所
望の閾値電圧となるようにすると、実用上好ましいもの
となる。

【００１４】また、請求項４に記載のように、ゲートデ
ィスターブストレスを加えるためのワード線への印加電
圧は書き込みの際の電圧と同じであると、実用上好まし
いものとなる。

【００１５】

【発明の実施の形態】以下、この発明を具体化した実施
の形態を図面に従って説明する。図１にはフラッシュメ
モリの平面図を示し、図２には図１のＡ−Ａ断面を示
す。

【００１６】図２に示すように、半導体基板としてのＰ
型単結晶シリコン基板１において、Ｐ型シリコン層１ａ
の上にはＰウェル層１ｂが形成されている。Ｐウェル層
１ｂの表層部にはセル毎のＮ⁺ 型ソース領域（不純物拡
散領域）２とＮ⁺ 型ドレイン領域（不純物拡散領域）３
とが離間して形成されている。さらに、Ｐウェル層１ｂ
において図１に示すようにソース領域２から帯状のＮ⁺
型ソース共通線（不純物拡散領域）４が延設され、ソー
ス共通線４にて各メモリセルのソース領域２が結合して
いる。

【００１７】また、図２に示すように、単結晶シリコン
基板１の上には、絶縁膜としての薄いシリコン酸化膜
（トンネル酸化膜）５を介して多結晶シリコンよりなる
浮遊ゲート電極（フローティングゲート電極）６が配置
され、この浮遊ゲート電極６は長方形をなしソース領域
２とドレイン領域３との間を通るように延設されてい
る。浮遊ゲート電極６の上には絶縁膜としてのシリコン
酸化膜（ゲート間絶縁膜）７を介して帯状の制御ゲート
電極（コントロールゲート電極）８が配置されている。
制御ゲート電極８は多結晶シリコンよりなり、図１に示
すようにソース共通線４と平行に延設されている。

【００１８】また、図２に示すように、制御ゲート電極
８の周囲を含めた単結晶シリコン基板１上にはシリコン
酸化膜９が配置されている。シリコン酸化膜９の上には
アルミよりなるドレイン用配線１１が配置され、ドレイ
ン用配線１１がコンタクトホール（開口部）１０を通し
てドレイン領域３と電気的に接続されている。本実施の
形態においては、２つのトランジスタセルに共通するド
レイン用コンタクトホール１０が設けられている。ま
た、図１に示すように、シリコン酸化膜９に設けたコン
タクトホール（開口部）１２ａ，１２ｂ，１３ａ，１３
ｂを通してソース用配線（図示略）がソース共通線４と
電気的に接続されている。本実施の形態においては、８
つのトランジスタセル毎にソース用コンタクトホール１
２ａ，１２ｂ，１３ａ，１３ｂが設けられている。

【００１９】図３には、周辺回路を示す。Ｘデコーダ１
５とＹデコーダ・センスアンプ・書込回路１６を備えて
いる。Ｘデコーダ１５にはワード線１，２，３，・・
・，ｎ，ｊにて各セルの制御ゲート電極８と接続されて
いる。Ｙデコーダ・センスアンプ・書込回路１６にはビ
ット線１，２，３，・・・，ｍ，ｋにて各セルのドレイ
ン領域３と接続されている。また、Ｙデコーダ・センス
アンプ・書込回路１６にはソース線１，２，３，・・
・，ｍ，ｋにて各セルのソース領域２と接続されてい
る。

【００２０】次に、このように構成したフラッシュメモ
リの作用、特に、書換え動作を説明する。図４のよう
に、まず、全ビットの書き込みを行う。その後に、全ビ
ットの消去を行う。その後にデータの書き込みに先立
ち、ゲートディスターブストレスを加える。

【００２１】この消去、ゲートディスターブストレスの
付与および書き込みについて、図５を用いて、より詳し
く説明する。図５において、ｔ１〜ｔ２が消去動作期間
であり、ｔ３〜ｔ４が書き込み動作期間であり、その間
のｔ２〜ｔ３がゲートディスターブストレスを加える動
作期間である。

【００２２】まず、データの消去において、ｔ１のタイ
ミングから、ソース線に正の高電圧Ｖpp（例えば＋１２
ボルト）を印加するとともにワード線を接地し、ビット
線は開放する。この状態がｔ２のタイミングまで続き、
消去が行われる。

【００２３】この消去の際に、所望の閾値電圧Ｖｔに対
し低くなるように過剰消去しておく。このような消去の
際の電圧の印加は、Ｘデコーダ１５とＹデコーダ・セン
スアンプ・書込回路１６により行われる。

【００２４】一方、ｔ２のタイミングにてソース線およ
びビット線を接地するとともに、ワード線に正の高電圧
Ｖpp（例えば＋１２ボルト）を印加し、ゲートディスタ
ーブストレスの付与が開始される。この状態はｔ３のタ
イミングまで続けられ、ゲートディスターブストレスの
付与が行われる。

【００２５】このストレス付与の際に、ゲートディスタ
ーブストレスを加えることにより所望の閾値電圧Ｖｔと
なる。換言すれば、このとき、所望の閾値電圧Ｖｔとな
るように前述の過剰消去の量が決定される。

【００２６】このようなゲートディスターブストレスの
付与動作は、Ｘデコーダ１５とＹデコーダ・センスアン
プ・書込回路１６により行われる。引き続き、ｔ３のタ
イミングにて書き込みのためのワード線に引き続き電圧
Ｖpp（例えば＋１２ボルト）を印加するとともに、選択
トランジスタのビット線に中間電位Ｖcc（例えば５．５
ボルト）を印加して書き込みが開始される。そして、ｔ
４の書き込み終了タイミングにてビット線とワード線の
電圧印加を解除する。

【００２７】このような書き込みの際の電圧の印加は、
Ｘデコーダ１５とＹデコーダ・センスアンプ・書込回路
１６により行われる。次に、このようなメモリの書換え
方法を採用することによる効果について説明する。

【００２８】図７に、ゲートディスターブの時間特性を
示す。今回、一例として消去後の閾値電圧の狙い値を
２．３ボルトとし、そこから２５ｍ秒後のゲートディス
ターブによる閾値電圧の変化量を考える。なお、制御ゲ
ート電極８への印加電圧Ｖcgは１２．６ボルトとしてい
る。

【００２９】書き込みに先立ちゲートディスターブスト
レスを事前に加えない従来方法の場合（特性線Ｌ１０の
場合）、２．３ボルトに消去後、２５ｍ秒のゲートディ
スターブストレスが加わると、約０．１９ボルトの閾値
電圧の変化（ΔＶｔ１０≒０．１９ボルト）が見られ
る。

【００３０】これに対し、本方式の場合（特性線Ｌ１の
場合）、約２ボルトまで消去した後に５０ｍ秒のゲート
ディスターブストレスを事前に加え、これにより、基板
や、ソース、ドレイン領域から電子が浮遊ゲート電極６
に注入され、閾値電圧は上昇し、閾値電圧は狙いの２．
３ボルトとなる。つまり、実際のディスターブが発生す
る前に「前処理」として５０ｍ秒のゲートストレスを加
える。この場合、ゲートディスターブストレスによる閾
値電圧の変化は図７に示されるように、ストレス印加初
期に大きくその後時間とともに変化量は小さくなる。よ
って、その後の２５ｍ秒のゲートディスターブストレス
に対しては約０．０４ボルトの変化しか示さず（ΔＶｔ
１≒０．０４ボルト）、従来例の場合の０．１９ボルト
に比べて著しく変化量を低減できる。

【００３１】次に、図６を用いて書き込みに先立つゲー
トディスターブストレスを加える際の条件（設計）につ
いて述べる。図６の（ａ）に示すように、通常の消去後
の閾値電圧Ｖｔの上限は、回路の「１」，「０」判定可
能領域と、許容されるゲートディスターブ量および読み
出しディスターブ量で決まり（図中のゲートディスター
ブマージンおよび読み出しディスターブマージンで決ま
り）、下限は過剰消去の限界から決まる。そして、図６
の（ｂ）に示すように、Ｖｔ値の下限と上限との範囲Ｚ
１内にゲートディスターブ後においてＶｔ分布を収めな
ければならないので、Ｖｔ値の下限と上限との範囲Ｚ１
が狭い場合、ディスターブ量が問題となる。

【００３２】前述したように、書き込みに先立つゲート
ディスターブストレスの付与時間（電圧印加時間）を長
くすれば、その後のゲートディスターブ量は小さくな
り、設計におけるゲートディスターブマージンは少ない
量でよいことになる。

【００３３】ただし、書き込みに先立つゲートディスタ
ーブストレスの付与時間（電圧印加時間）を長くするほ
ど消去後の閾値電圧Ｖｔは低くする必要があり、そのた
めに消去に長い時間がかかる。

【００３４】よって、書き込みに先立つゲートディスタ
ーブストレスの付与時間（電圧印加時間）は、少なくと
も、その後のゲートディスターブ量が許容値以下となる
必要があり、また、上限としては、過剰消去を行う上で
支障が出ない範囲とし、かつ、図２のトンネル酸化膜５
の劣化が起こらない範囲内とする。

【００３５】このようにして、書き込みに先立つゲート
ディスターブ時間を最適化する。このゲートディスター
ブ時間（量）の決定にて消去後のＶｔ値が決まり、過剰
消去時間が決定される。

【００３６】このように本実施の形態は、下記の特徴を
有する。 （イ）消去後にワード線に所定の電圧を印加してゲート
ディスターブストレスを加え、その後にデータの書き込
みを行うようにしたので、書き込み時のゲートディスタ
ーブ現象による非選択セルの閾値電圧の変動を抑制する
ことができる。

【００３７】つまり、データ消去後に狙いの閾値電圧Ｖ
ｔよりも低い電圧まで消去し、ワード線に正の高電圧Ｖ
pp（例えば＋１２ボルト）を印加して故意にゲートディ
スターブストレスを加えて制御ゲート電極８に高電圧が
印加されたセルに基板側から電子を浮遊ゲート電極６に
注入して閾値電圧Ｖｔを上昇し、引き続き、データ書き
込みのため、選択的にセルに書き込みを行う。このよう
にすると、ゲートディスターブ現象による閾値電圧の変
動を抑制することができる。 （ロ）過剰消去にて予め閾値電圧を低くしておいた状態
でゲートディスターブストレスを加えるようにしたの
で、実用上好ましいものとなる。 （ハ）所望の閾値電圧に対し、消去時に低くなるように
過剰消去しておき、ゲートディスターブストレスを加え
ることにより所望の閾値電圧となるようにしたので、実
用上好ましいものとなる。 （ニ）ゲートディスターブストレスを加えるためのワー
ド線への印加電圧は書き込みの際の電圧と同じであるの
で、実用上好ましいものとなる。

【００３８】なお、これまでの説明においては書き込み
に先立つストレスの印加動作の後に直ちに書き込みを行
ったが、ストレスの印加動作と書き込み動作の間に読み
出しを行ってもよく、当該ストレスの印加と書き込みは
必ずしも連続させる必要はない。

【図面の簡単な説明】

【図１】 実施の形態におけるフラッシュメモリの平面
図。

【図２】 図１のＡ−Ａ断面図。

【図３】 周辺回路の電気的構成を示す回路図。

【図４】 データ書換え処理を説明するための図。

【図５】 データ書換え処理を説明するためのタイムチ
ャート。

【図６】 閾値電圧レベルを説明するための図。

【図７】 ストレス時間と閾値電圧の関係を示す測定
図。

【図８】 フラッシュメモリのセル配置を示す図。

【図９】 読み出し動作を説明するためのメモリの断面
図。

【図１０】 書き込み動作を説明するためのメモリの断
面図。

【図１１】 消去動作を説明するためのメモリの断面
図。

【図１２】 データ書換え処理を説明するための図。

【図１３】 データ書換え処理を説明するためのタイム
チャート。

【符号の説明】

１…Ｐ型単結晶シリコン基板、２…ソース領域、３…ド
レイン領域、４…ソース共通線、５…シリコン酸化膜、
６…浮遊ゲート電極、７…シリコン酸化膜、８…制御ゲ
ート電極。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表層部にセル毎のソース領
   域およびドレイン領域が離間して形成され、両領域間に
   おける半導体基板の上に絶縁膜を介して浮遊ゲート電極
   が配置されるとともに、浮遊ゲート電極の上に絶縁膜を
   介して制御ゲート電極が延設され、さらに、マトリック
   ス状に配列された各セルまたは複数セルからなるセルユ
   ニットでのドレイン領域がビット線に、ソース領域がソ
   ース線に、制御ゲート電極がワード線にそれぞれ接続さ
   れた不揮発性半導体メモリの書換え方法であって、 消去後にワード線に所定の電圧を印加してゲートディス
   ターブストレスを加え、その後にデータの書き込みを行
   うようにしたことを特徴とする不揮発性半導体メモリの
   書換え方法。
2. 【請求項２】 過剰消去にて予め閾値電圧を低くしてお
   いた状態でゲートディスターブストレスを加えるように
   した請求項１に記載の不揮発性半導体メモリの書換え方
   法。
3. 【請求項３】 所望の閾値電圧に対し、消去時に低くな
   るように過剰消去しておき、ゲートディスターブストレ
   スを加えることにより所望の閾値電圧となるようにした
   請求項１に記載の不揮発性半導体メモリの書換え方法。
4. 【請求項４】 ゲートディスターブストレスを加えるた
   めのワード線への印加電圧は書き込みの際の電圧と同じ
   である請求項１に記載の不揮発性半導体メモリの書換え
   方法。