JPH0388370A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0388370A JPH0388370A JP1225303A JP22530389A JPH0388370A JP H0388370 A JPH0388370 A JP H0388370A JP 1225303 A JP1225303 A JP 1225303A JP 22530389 A JP22530389 A JP 22530389A JP H0388370 A JPH0388370 A JP H0388370A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置の製造方法に関し、特に電気的
に書き込み及び消去が可能な不揮発性半導体記憶装置（
以下、Ｅ２ＦＲＯＭと称す）の製造方法に関する。
に書き込み及び消去が可能な不揮発性半導体記憶装置（
以下、Ｅ２ＦＲＯＭと称す）の製造方法に関する。
（従来の技術）
Ｅ２ＦＲＯＭは一般に、第４図に示されるような素子構
造を有している。ｐｆｆ半導体基板１０の表面に、ｎ型
不純物層から成るドレイン１とソース２とが設けられ、
その間にｎ型不純物層６が形成されている。この不純物
層６の上方に、シリコン酸化膜７を介してコントロール
ゲート電極４が設けられており、さらにこのシリコン酸
化膜７の内部には、フローティングゲート電極となる多
結晶シリコン膜３が埋設されている。シリコン酸化膜７
には膜厚が薄いトンネル酸化膜８があるが、これは多結
晶シリコン膜３への電子の注入及び引き抜きを、電子の
トンネル効果を利用して行うようにするためのものであ
る。そしてこの不純物層６とドレイン１との間の上方に
、セレクトゲート電極５が設けられている。
造を有している。ｐｆｆ半導体基板１０の表面に、ｎ型
不純物層から成るドレイン１とソース２とが設けられ、
その間にｎ型不純物層６が形成されている。この不純物
層６の上方に、シリコン酸化膜７を介してコントロール
ゲート電極４が設けられており、さらにこのシリコン酸
化膜７の内部には、フローティングゲート電極となる多
結晶シリコン膜３が埋設されている。シリコン酸化膜７
には膜厚が薄いトンネル酸化膜８があるが、これは多結
晶シリコン膜３への電子の注入及び引き抜きを、電子の
トンネル効果を利用して行うようにするためのものであ
る。そしてこの不純物層６とドレイン１との間の上方に
、セレクトゲート電極５が設けられている。
この断面図において、トンネル酸化膜８と多結晶シリコ
ン膜３とを含んだ箇所Ａを部分的に拡大したものを第５
図に示す。このような構造を得るために、従来は次のよ
うにして製造していた。第６図（ａ）に示されるように
、ｎ型不純物層６が形成されている半導体基板１０の表
面上にシリコン酸化膜２７を形成した後、写真蝕刻法に
よりトンネル酸化膜８を形成する部分を除去し、この部
分の半導体基板１０を露出させる（第６図（ｂ））。そ
して露出した部分にトンネル酸化膜８を形成しく第６図
（Ｃ’）） 、ＣＶＤ法を用いて多結晶シリコン膜３を
形成した後、オキシ、塩化リン（ＰＯＣ１３）雰囲気中
でリン拡散を行う（第６図（ｄ））。
ン膜３とを含んだ箇所Ａを部分的に拡大したものを第５
図に示す。このような構造を得るために、従来は次のよ
うにして製造していた。第６図（ａ）に示されるように
、ｎ型不純物層６が形成されている半導体基板１０の表
面上にシリコン酸化膜２７を形成した後、写真蝕刻法に
よりトンネル酸化膜８を形成する部分を除去し、この部
分の半導体基板１０を露出させる（第６図（ｂ））。そ
して露出した部分にトンネル酸化膜８を形成しく第６図
（Ｃ’）） 、ＣＶＤ法を用いて多結晶シリコン膜３を
形成した後、オキシ、塩化リン（ＰＯＣ１３）雰囲気中
でリン拡散を行う（第６図（ｄ））。
（発明が解決しようとする課題）
しかし、この従来の製造方法には以下のような問題があ
った。第６図（ｂ）のように、シリコン酸化膜２７を形
成した後、トンネル部分を除去して半導体基板１０を露
出させるが、この基板１０が露出した状態でフォトレジ
ストを除去する工程が入るため基板の表面が汚染され易
い。トンネル部分の基板１０が汚染されると、トンネル
酸化膜８の耐圧性が低下する。
った。第６図（ｂ）のように、シリコン酸化膜２７を形
成した後、トンネル部分を除去して半導体基板１０を露
出させるが、この基板１０が露出した状態でフォトレジ
ストを除去する工程が入るため基板の表面が汚染され易
い。トンネル部分の基板１０が汚染されると、トンネル
酸化膜８の耐圧性が低下する。
このような基板１０の汚染がもたらす耐圧性の低下を防
ぐには、トンネル酸化膜８を形成する前に、希フッ酸（
ＨＦ）処理を行う必要がある。ところが、この処理によ
ってトンネル酸化膜の耐圧性は向上するが、シリコン酸
化膜７自体がフッ酸にさらされ、第１図におけるセレク
トゲート電極５と基板１０間におけるこのシリコン酸化
膜７の耐圧性が低下することになる。
ぐには、トンネル酸化膜８を形成する前に、希フッ酸（
ＨＦ）処理を行う必要がある。ところが、この処理によ
ってトンネル酸化膜の耐圧性は向上するが、シリコン酸
化膜７自体がフッ酸にさらされ、第１図におけるセレク
トゲート電極５と基板１０間におけるこのシリコン酸化
膜７の耐圧性が低下することになる。
また上述したように、第６図（ｄ）の工程において多結
晶シリコン膜３にリンを拡散させるが、この膜３の内部
に拡散したリンがトンネル酸化膜８中にまで染み出して
くる。これにより、やはりトンネル酸化膜８の耐圧性が
低下するという問題があった。
晶シリコン膜３にリンを拡散させるが、この膜３の内部
に拡散したリンがトンネル酸化膜８中にまで染み出して
くる。これにより、やはりトンネル酸化膜８の耐圧性が
低下するという問題があった。
トンネル酸化膜８の耐圧性を調べる試験には、所定の電
流をストレスとしてトンネルの部分に印加させ、所定時
間経過後に発生する不良の割合を測定する定電流Ｔ Ｄ
Ｄ Ｂ （Ｔｉｍｅ ＤｅｐｅｎｄｅｎＬＤｉｅｌｅ
ｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験等がある。また
シリコン酸化１１１７の耐圧性を調べる試験として、セ
レクトゲート電極５と半導体基板１０との間に破壊に至
るまでの電圧を印加させ、この破壊電圧が例えば２０Ｖ
以下であるものが占める割合を測定する試験等がある。
流をストレスとしてトンネルの部分に印加させ、所定時
間経過後に発生する不良の割合を測定する定電流Ｔ Ｄ
Ｄ Ｂ （Ｔｉｍｅ ＤｅｐｅｎｄｅｎＬＤｉｅｌｅ
ｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）試験等がある。また
シリコン酸化１１１７の耐圧性を調べる試験として、セ
レクトゲート電極５と半導体基板１０との間に破壊に至
るまでの電圧を印加させ、この破壊電圧が例えば２０Ｖ
以下であるものが占める割合を測定する試験等がある。
従来は上述したような理由により、いずれの試験におい
ても良好な結果が得られることができなかった。
ても良好な結果が得られることができなかった。
本発明は上記事情に鑑みて成されたものであり、セレク
トゲート下におけるシリコン酸化膜とトンネル酸化膜の
双方の耐圧性を共に高めて信頼性を向上させることがで
きる半導体記憶装置の製造方法を提供することを目的と
する。
トゲート下におけるシリコン酸化膜とトンネル酸化膜の
双方の耐圧性を共に高めて信頼性を向上させることがで
きる半導体記憶装置の製造方法を提供することを目的と
する。
（課題を解決するための手段）
本発明の半導体記憶装置の製造方法は、半導体基板上に
電子が通過するように部分的に膜厚が薄いトンネル部分
を含む層間絶縁膜としてのシリコン酸化膜と、このシリ
コン酸化膜の表面上に７０−ティングゲート電極として
の多結晶シリコン膜を形成する方法であって、半導体基
板上にトンネル部分と同様な膜厚の第１のシリコン酸化
膜を形成する一工程と、第１のシリコン酸化膜の表面′
上に耐酸化膜を形成する工程と、第１のシリコン酸化膜
と耐酸化膜のうち写真蝕刻法を用いてトンネル部分に相
当する領域を残すようにして他の領域を除去し半導体基
板の表面を露出させる工梶と、露出した半導体基板の表
面上にトンネル部分よりも膜厚が厚い第２のシリコン酸
化膜を形成する工程と、耐酸化膜と第２のシリコン酸化
膜との表面上に多結晶シリコン膜を形成する工程とを備
えたことを特徴としている。
電子が通過するように部分的に膜厚が薄いトンネル部分
を含む層間絶縁膜としてのシリコン酸化膜と、このシリ
コン酸化膜の表面上に７０−ティングゲート電極として
の多結晶シリコン膜を形成する方法であって、半導体基
板上にトンネル部分と同様な膜厚の第１のシリコン酸化
膜を形成する一工程と、第１のシリコン酸化膜の表面′
上に耐酸化膜を形成する工程と、第１のシリコン酸化膜
と耐酸化膜のうち写真蝕刻法を用いてトンネル部分に相
当する領域を残すようにして他の領域を除去し半導体基
板の表面を露出させる工梶と、露出した半導体基板の表
面上にトンネル部分よりも膜厚が厚い第２のシリコン酸
化膜を形成する工程と、耐酸化膜と第２のシリコン酸化
膜との表面上に多結晶シリコン膜を形成する工程とを備
えたことを特徴としている。
ここで、第１のシリコン酸化膜と耐酸化膜とを形成した
後、耐酸化膜のうちトンネル部分に相当する領域を残す
ようにして他の領域を除去し、第１のシリコン酸化膜の
表面を露出させ、この露出した第１のシリコン酸化膜の
表面上に第２のシリコン酸化膜を形成してもよい。
後、耐酸化膜のうちトンネル部分に相当する領域を残す
ようにして他の領域を除去し、第１のシリコン酸化膜の
表面を露出させ、この露出した第１のシリコン酸化膜の
表面上に第２のシリコン酸化膜を形成してもよい。
また多結晶シリコン膜に、リンを拡散させる工程をさら
に備えてもよい。
に備えてもよい。
（作 用）
半導体基板の表面にシリコン酸化膜を形成しトンネル部
分を除去した後、膜厚の薄い第１のシリコン酸化膜を形
成したのでは、トンネル部分の半導体基板が露出し、写
真蝕刻を行う段階で汚染され易くこの部分の耐圧性の低
下を招くことになるが、先にトンネル部分の第１のシリ
コン酸化膜を形成し、その後筒２のシリコン酸化膜を形
成することによりトンネル部分の半導体基板が露出せず
汚染されないため、第１のシリコン酸化膜の耐圧性の低
下が防止される。さらに半導体基板の汚染を防ぐには半
導体基板にフッ酸処理を施す必要があり、このような処
理をするとフッ酸によって第２のシリコン酸化膜の耐圧
性が低下することになる。しかし半導体基板が汚染され
る虞れがないためこのようなフッ酸処理は不要であり、
第２のシリコン酸化膜の耐圧性の低下が防止される。こ
れは、第１のシリコン酸化膜と耐酸化膜とを形成した後
、耐酸化膜のうちのトンネル部分に相当する領域を残す
ようにして他の領域を除去して第１のシリコン酸化膜の
表面を露出させ、露出した第１のシリコン酸化膜の表面
上に第２のシリコン酸化膜を形成した場合にも同様であ
る。
分を除去した後、膜厚の薄い第１のシリコン酸化膜を形
成したのでは、トンネル部分の半導体基板が露出し、写
真蝕刻を行う段階で汚染され易くこの部分の耐圧性の低
下を招くことになるが、先にトンネル部分の第１のシリ
コン酸化膜を形成し、その後筒２のシリコン酸化膜を形
成することによりトンネル部分の半導体基板が露出せず
汚染されないため、第１のシリコン酸化膜の耐圧性の低
下が防止される。さらに半導体基板の汚染を防ぐには半
導体基板にフッ酸処理を施す必要があり、このような処
理をするとフッ酸によって第２のシリコン酸化膜の耐圧
性が低下することになる。しかし半導体基板が汚染され
る虞れがないためこのようなフッ酸処理は不要であり、
第２のシリコン酸化膜の耐圧性の低下が防止される。こ
れは、第１のシリコン酸化膜と耐酸化膜とを形成した後
、耐酸化膜のうちのトンネル部分に相当する領域を残す
ようにして他の領域を除去して第１のシリコン酸化膜の
表面を露出させ、露出した第１のシリコン酸化膜の表面
上に第２のシリコン酸化膜を形成した場合にも同様であ
る。
また多結晶シリコン膜にリンを拡散させた場ａ１リンが
第１のシリコン酸化膜まで染み出すとこの部分の耐圧性
が低下するが、この第１のシリコン酸化膜の表面上に耐
酸化膜を形成するためリンの染み出しが防止され、耐圧
性の低−ドが防がれる。
第１のシリコン酸化膜まで染み出すとこの部分の耐圧性
が低下するが、この第１のシリコン酸化膜の表面上に耐
酸化膜を形成するためリンの染み出しが防止され、耐圧
性の低−ドが防がれる。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。第１図は、本実施例の製造方法を示した工程別素子
断面図である。従来の製造方法では、シリコン酸化膜の
うち膜厚の厚い部分を先に形成しその後トンネル酸化膜
を形成していたが、本実施例ではこの形成の順序が具な
っている。
る。第１図は、本実施例の製造方法を示した工程別素子
断面図である。従来の製造方法では、シリコン酸化膜の
うち膜厚の厚い部分を先に形成しその後トンネル酸化膜
を形成していたが、本実施例ではこの形成の順序が具な
っている。
先ず第１図（ａ）のように、ｎ型不純物層が形成された
半導体基板ｌＯの表面に、約８００℃で塩酸（ＨＣＩ）
酸化により、トンネル酸化膜と同様な膜厚９０人のシリ
コン酸化膜１８（第１のシリコン酸化膜に相当する）を
形成する。そしてそのシリコン酸化膜１８の表面上に、
耐酸化膜としての窒化シリコン膜１９をＣＶＤ法で８０
Ａの厚さに形成する。
半導体基板ｌＯの表面に、約８００℃で塩酸（ＨＣＩ）
酸化により、トンネル酸化膜と同様な膜厚９０人のシリ
コン酸化膜１８（第１のシリコン酸化膜に相当する）を
形成する。そしてそのシリコン酸化膜１８の表面上に、
耐酸化膜としての窒化シリコン膜１９をＣＶＤ法で８０
Ａの厚さに形成する。
このシリコン酸化１！［１８及び窒化シリコン酸化［１
１９に対し、写真蝕刻法を用いてトンネル酸化膜に相当
する領域８及び９のみが残るようにして他の部分を除去
し、半導体基板１０の表面を露出させる（第１図（ａ）
）。
１９に対し、写真蝕刻法を用いてトンネル酸化膜に相当
する領域８及び９のみが残るようにして他の部分を除去
し、半導体基板１０の表面を露出させる（第１図（ａ）
）。
次にこの表面に約９００℃で塩酸（ＭＣＩ）酸化を行う
と、窒化シリコン膜９以外の領域にシリコン酸化膜７（
第２のシリコン酸化膜に相当する）が形成され、この膜
厚が約４３０八となるようにする（第１図（Ｃ））。
と、窒化シリコン膜９以外の領域にシリコン酸化膜７（
第２のシリコン酸化膜に相当する）が形成され、この膜
厚が約４３０八となるようにする（第１図（Ｃ））。
そしてこのシリコン酸化膜７及び窒化シリコン膜９の表
面上に、ＣＶＤ法により４０００Ａの多結晶シリコン膜
３を形成する。さらにこの多結晶シリコン膜３に、９０
０℃のオキシ塩化リン（ＰＯＣｌ２）雰囲気中でリン（
Ｐ）を拡散させる（第１図（ｄ））。
面上に、ＣＶＤ法により４０００Ａの多結晶シリコン膜
３を形成する。さらにこの多結晶シリコン膜３に、９０
０℃のオキシ塩化リン（ＰＯＣｌ２）雰囲気中でリン（
Ｐ）を拡散させる（第１図（ｄ））。
このようにして形成された素子の断面構造は第２図のよ
うであり、従来の場合（第５図）と比較しトンネル酸化
膜８の表面に耐酸化膜としての窒化シリコン膜９が形成
されている点が異なっている。
うであり、従来の場合（第５図）と比較しトンネル酸化
膜８の表面に耐酸化膜としての窒化シリコン膜９が形成
されている点が異なっている。
次に、他の実施例による製造方法について、第３図を用
いて説明する。上述の実施例と同様に、先ず第３図（ａ
）のように半導体基板１０の表面に塩酸（ＨＣＩ）酸化
により膜厚９０人のシリコン酸化膜１８を形成し、この
シリコン酸化膜１８の表面上に窒化シリコン膜１９をＣ
ＶＤ法で８０Ａの厚さに形成する。
いて説明する。上述の実施例と同様に、先ず第３図（ａ
）のように半導体基板１０の表面に塩酸（ＨＣＩ）酸化
により膜厚９０人のシリコン酸化膜１８を形成し、この
シリコン酸化膜１８の表面上に窒化シリコン膜１９をＣ
ＶＤ法で８０Ａの厚さに形成する。
この後上述の実施例では、シリコン酸化ＷＡ１８及び窒
化シリコン酸化膜１９の両方に対し、トンネル酸化膜に
相当する領域８及び９のみを残して他の部分は除去した
が、この実施例では窒化シリコン膜１９に対してのみ写
真蝕刻を行い、シリコン酸化膜１８は除去しない点が異
なっている。窒化シリコン膜１９のうちトンネル部分に
相当する膜９のみ残して他は除去し、シリコン酸化Ｊｌ
！ｉ１８の表面を露出させる（第３図（ｂ））。
化シリコン酸化膜１９の両方に対し、トンネル酸化膜に
相当する領域８及び９のみを残して他の部分は除去した
が、この実施例では窒化シリコン膜１９に対してのみ写
真蝕刻を行い、シリコン酸化膜１８は除去しない点が異
なっている。窒化シリコン膜１９のうちトンネル部分に
相当する膜９のみ残して他は除去し、シリコン酸化Ｊｌ
！ｉ１８の表面を露出させる（第３図（ｂ））。
この後は同様に、約９００℃で表面に塩酸酸化を行うと
（耐酸化性のある）窒化シリコン膜９以外の領域に約４
３ＯＡの厚さのシリコン酸化膜７が形成される（第３図
（Ｃ））。
（耐酸化性のある）窒化シリコン膜９以外の領域に約４
３ＯＡの厚さのシリコン酸化膜７が形成される（第３図
（Ｃ））。
そしてシリコン酸化膜７及び窒化シリコン膜９の表面上
に、４０００Ａの多結晶シリコン膜３を形成し、オキシ
塩化リン（ＰＯＣＩｇ ＞雰囲気中でリンを拡散させる
（第３図（ｄ））。
に、４０００Ａの多結晶シリコン膜３を形成し、オキシ
塩化リン（ＰＯＣＩｇ ＞雰囲気中でリンを拡散させる
（第３図（ｄ））。
このような製造方法により、次のような効果が得られる
。従来の場合は第６図（ｂ）の段階において、半導体基
板１０のうち露出したトンネル部分の表面が汚染される
のを防ぐため希フッ酸（ＨＦ）処理を行うが、これによ
りシリコン酸化膜７がフッ酸にさらされて、セレクトゲ
ート電極５と基板１０間におけるシリコン酸化膜７の耐
圧性が低下するという問題があった。これに対し、上述
した実施例ではトンネル酸化膜８の部分を先に形成し、
この部分の半導体基板１０が露出することがないため汚
染される虞れがなく、当然ながら希フッ酸処理が不要と
なるためシリコン酸化膜７の耐圧性の低下が防止される
。
。従来の場合は第６図（ｂ）の段階において、半導体基
板１０のうち露出したトンネル部分の表面が汚染される
のを防ぐため希フッ酸（ＨＦ）処理を行うが、これによ
りシリコン酸化膜７がフッ酸にさらされて、セレクトゲ
ート電極５と基板１０間におけるシリコン酸化膜７の耐
圧性が低下するという問題があった。これに対し、上述
した実施例ではトンネル酸化膜８の部分を先に形成し、
この部分の半導体基板１０が露出することがないため汚
染される虞れがなく、当然ながら希フッ酸処理が不要と
なるためシリコン酸化膜７の耐圧性の低下が防止される
。
また従来の製造方法では、多結晶シリコン膜３の内部に
拡散したリンがトンネル酸化Ｍ８にまで染み出すことに
より、トンネル酸化１１１８の耐圧性が低下するという
問題があったが、上述の実施例ではトンネル酸化膜８の
表面上に耐酸性を有する窒化シリコン膜９を形成するた
めリンが染み出すことがなく、トンネル酸化膜８の耐正
性の低ドが防止される。
拡散したリンがトンネル酸化Ｍ８にまで染み出すことに
より、トンネル酸化１１１８の耐圧性が低下するという
問題があったが、上述の実施例ではトンネル酸化膜８の
表面上に耐酸性を有する窒化シリコン膜９を形成するた
めリンが染み出すことがなく、トンネル酸化膜８の耐正
性の低ドが防止される。
これにより、本実施例により製造されたＥ２ＦＲＯＭは
、トンネル酸化膜８とシリコン酸化膜７の耐圧性が共に
向上した。先ずトンネル酸化膜８に１１０μＡ１０．１
ｍ２の電流を６秒間印加させ、不良が発生した割合を調
べるＴＤＤＢ試験において、従来の製造方法による Ｅ２ＦＲＯＭの場合は不良率１０％であったが、本実施
例によるＥ２ＦＲＯＭでは１％以下に低下した。さらに
シリコン酸化＄７の耐圧性を、セレクトゲート電極５と
半導体基板１０との間に破壊に至るまで電圧を印加させ
ることによってＭべる試験では、破壊電圧が２０Ｖ以下
であるものの割合が従来は２０％存在していたが、本実
施例によるものでは１％以下に減少した。これより本実
施例によれば、トンネル酸化膜８及びシリコン酸化膜７
の両方の耐圧性が向上することが明らかにされた。
、トンネル酸化膜８とシリコン酸化膜７の耐圧性が共に
向上した。先ずトンネル酸化膜８に１１０μＡ１０．１
ｍ２の電流を６秒間印加させ、不良が発生した割合を調
べるＴＤＤＢ試験において、従来の製造方法による Ｅ２ＦＲＯＭの場合は不良率１０％であったが、本実施
例によるＥ２ＦＲＯＭでは１％以下に低下した。さらに
シリコン酸化＄７の耐圧性を、セレクトゲート電極５と
半導体基板１０との間に破壊に至るまで電圧を印加させ
ることによってＭべる試験では、破壊電圧が２０Ｖ以下
であるものの割合が従来は２０％存在していたが、本実
施例によるものでは１％以下に減少した。これより本実
施例によれば、トンネル酸化膜８及びシリコン酸化膜７
の両方の耐圧性が向上することが明らかにされた。
また上述した実施例はいずれも一例であって、本発明を
限定するものではない。例えば耐酸化膜として窒化シリ
コン膜を形成しているが、耐酸性を有するものであれば
他の材料によるものを形成しても同様な効果が得られる
。
限定するものではない。例えば耐酸化膜として窒化シリ
コン膜を形成しているが、耐酸性を有するものであれば
他の材料によるものを形成しても同様な効果が得られる
。
以上説明したように本発明の半導体記憶装置の製造方法
は、半導体基板表面のトンネル部分に先にシリコン酸化
膜を形成し、その後トンネル部分以外の領域にシリコン
酸化膜を形成するため、トンネル部分の半導体基板表面
が露出して汚染される事態が回避されるためこの部分の
耐圧性の低下が防止されると同時に、基板が汚染された
場合のフッ酸処理がもたらすトンネル部分以外のシリコ
ン酸化膜の耐圧性の低下、が防止される。また多結晶シ
リコン膜にリンを拡散させた場合にも、トンネル部分の
シリコン酸化膜の表面上に耐酸化膜を形成するため、拡
散したリンが多結晶シリコン膜を通ってこのシリコン酸
化膜にまで染み出すことがなく、やはり耐圧性の低下を
防ぐことができる。
は、半導体基板表面のトンネル部分に先にシリコン酸化
膜を形成し、その後トンネル部分以外の領域にシリコン
酸化膜を形成するため、トンネル部分の半導体基板表面
が露出して汚染される事態が回避されるためこの部分の
耐圧性の低下が防止されると同時に、基板が汚染された
場合のフッ酸処理がもたらすトンネル部分以外のシリコ
ン酸化膜の耐圧性の低下、が防止される。また多結晶シ
リコン膜にリンを拡散させた場合にも、トンネル部分の
シリコン酸化膜の表面上に耐酸化膜を形成するため、拡
散したリンが多結晶シリコン膜を通ってこのシリコン酸
化膜にまで染み出すことがなく、やはり耐圧性の低下を
防ぐことができる。
第１図は本発明の一実施例による半導体記憶装置の製造
方法を示す工程別素子断面図、第２図は同方法により製
造された装置の断面を示す縦断面図、第３図は本発明の
他の実施例による半導体記憶装置の製造方法を示す工程
別素子断面図、第４図は本発明の適用が可能な半導体記
憶装置の縦断面図、第５図は従来の製造方法により製造
された装置の断面を示す縦断面図、第６図は従来の製造
方法を示す工程別素子断面図である。 １．２．６・・・不純物層、３・・・多結晶シリコン膜
、４・・・コントロールゲート電極、５・・・セレクト
ゲート電極、７・・・シリコン酸化膜、８，１８・・・
トンネル酸化膜、９．１９・・・窒化シリコン膜、１０
・・・半導体基板。 第１図 第２図 ＨＡ −
方法を示す工程別素子断面図、第２図は同方法により製
造された装置の断面を示す縦断面図、第３図は本発明の
他の実施例による半導体記憶装置の製造方法を示す工程
別素子断面図、第４図は本発明の適用が可能な半導体記
憶装置の縦断面図、第５図は従来の製造方法により製造
された装置の断面を示す縦断面図、第６図は従来の製造
方法を示す工程別素子断面図である。 １．２．６・・・不純物層、３・・・多結晶シリコン膜
、４・・・コントロールゲート電極、５・・・セレクト
ゲート電極、７・・・シリコン酸化膜、８，１８・・・
トンネル酸化膜、９．１９・・・窒化シリコン膜、１０
・・・半導体基板。 第１図 第２図 ＨＡ −
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に、電子が通過するように部分的に膜
厚が薄いトンネル部分を含む層間絶縁膜としてのシリコ
ン酸化膜と、このシリコン酸化膜の表面上にフローティ
ングゲート電極としての多結晶シリコン膜を形成する半
導体記憶装置の製造方法において、 前記半導体基板上に、前記トンネル部分と同様な膜厚の
第１のシリコン酸化膜を形成する工程と、前記第１のシ
リコン酸化膜の表面上に、耐酸化膜を形成する工程と、 前記第１のシリコン酸化膜と前記耐酸化膜のうち、写真
蝕刻法を用いて前記トンネル部分に相当する領域を残す
ようにして他の領域を除去し、前記半導体基板の表面を
露出させる工程と、 露出した前記半導体基板の表面上に、前記トンネル部分
よりも膜厚が厚い第２のシリコン酸化膜を形成する工程
と、 前記耐酸化膜と前記第２のシリコン酸化膜との表面上に
、前記多結晶シリコン膜を形成する工程とを備えたこと
を特徴とする半導体記憶装置の製造方法。 ２、半導体基板上に、電子が通過するように部分的に膜
厚が薄いトンネル部分を含む層間絶縁膜としてのシリコ
ン酸化膜と、このシリコン酸化膜の表面上にフローティ
ングゲート電極としての多結晶シリコン膜を形成する半
導体記憶装置の製造方法において、 前記半導体基板上に、前記トンネル部分と同様な膜厚の
第１のシリコン酸化膜を形成する工程と、前記第１のシ
リコン酸化膜の表面上に、耐酸化膜を形成する工程と、 前記耐酸化膜のうち、写真蝕刻法を用いて前記トンネル
部分に相当する領域を残すようにして他の領域を除去し
、前記第１のシリコン酸化膜の表面を露出させる工程と
、 露出した前記第１のシリコン酸化膜の表面上に、前記ト
ンネル部分よりも膜厚が厚い第２のシリコン酸化膜を形
成する工程と、 前記耐酸化膜と前記第２のシリコン酸化膜との表面上に
、前記多結晶シリコン膜を形成する工程とを備えたこと
を特徴とする半導体記憶装置の製造方法。 ３、前記耐酸化膜と前記第２のシリコン酸化膜との表面
上に形成された前記多結晶シリコン膜に、リンを拡散さ
せる工程をさらに備えたことを特徴とする請求項１又は
２記載の半導体記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225303A JPH0388370A (ja) | 1989-08-31 | 1989-08-31 | 半導体記憶装置の製造方法 |
| EP90309526A EP0415775B1 (en) | 1989-08-31 | 1990-08-30 | Method of manufacturing a semiconductor memory device |
| KR1019900013454A KR930010015B1 (ko) | 1989-08-31 | 1990-08-30 | 반도체기억장치의 제조방법 |
| DE69017803T DE69017803T2 (de) | 1989-08-31 | 1990-08-30 | Verfahren zur Herstellung einer Halbleiterspeicheranordnung. |
| AU66308/90A AU6630890A (en) | 1989-08-31 | 1990-11-08 | Towel hanger for use in bathroom |
| US08/290,073 US5541129A (en) | 1989-08-31 | 1994-08-15 | Method of making non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225303A JPH0388370A (ja) | 1989-08-31 | 1989-08-31 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0388370A true JPH0388370A (ja) | 1991-04-12 |
Family
ID=16827230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1225303A Pending JPH0388370A (ja) | 1989-08-31 | 1989-08-31 | 半導体記憶装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5541129A (ja) |
| EP (1) | EP0415775B1 (ja) |
| JP (1) | JPH0388370A (ja) |
| KR (1) | KR930010015B1 (ja) |
| AU (1) | AU6630890A (ja) |
| DE (1) | DE69017803T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904341B2 (ja) * | 1996-03-06 | 1999-06-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH09260613A (ja) * | 1996-03-19 | 1997-10-03 | Oki Electric Ind Co Ltd | トンネル絶縁膜の膜質評価方法 |
| US5960302A (en) * | 1996-12-31 | 1999-09-28 | Lucent Technologies, Inc. | Method of making a dielectric for an integrated circuit |
| US6143608A (en) * | 1999-03-31 | 2000-11-07 | Advanced Micro Devices, Inc. | Barrier layer decreases nitrogen contamination of peripheral gate regions during tunnel oxide nitridation |
| JP3613072B2 (ja) * | 1999-06-02 | 2005-01-26 | 株式会社デンソー | 不揮発性半導体メモリの電荷保持寿命評価方法 |
| KR100546407B1 (ko) * | 2004-04-30 | 2006-01-26 | 삼성전자주식회사 | Ｅｅｐｒｏｍ 셀 제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147576A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | Ｍｉｓ型半導体装置 |
| JPS6325955A (ja) * | 1986-07-18 | 1988-02-03 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4115914A (en) * | 1976-03-26 | 1978-09-26 | Hughes Aircraft Company | Electrically erasable non-volatile semiconductor memory |
| JPS55156371A (en) * | 1979-05-24 | 1980-12-05 | Toshiba Corp | Non-volatile semiconductor memory device |
| JPS5955071A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Micro Comput Eng Ltd | 不揮発性半導体装置 |
| JPS5966171A (ja) * | 1982-10-08 | 1984-04-14 | Hitachi Ltd | 半導体装置 |
| JPS6184868A (ja) * | 1984-10-02 | 1986-04-30 | Nec Corp | 不揮発性半導体記憶装置 |
| US4789883A (en) * | 1985-12-17 | 1988-12-06 | Advanced Micro Devices, Inc. | Integrated circuit structure having gate electrode and underlying oxide and method of making same |
| US5008721A (en) * | 1988-07-15 | 1991-04-16 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory cell with self-aligned tunnel |
| US5063423A (en) * | 1989-04-28 | 1991-11-05 | Nippondenso Co., Ltd. | Semiconductor memory device of a floating gate tunnel oxide type |
| US5017979A (en) * | 1989-04-28 | 1991-05-21 | Nippondenso Co., Ltd. | EEPROM semiconductor memory device |
| JPH081933B2 (ja) * | 1989-12-11 | 1996-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1989
- 1989-08-31 JP JP1225303A patent/JPH0388370A/ja active Pending
-
1990
- 1990-08-30 KR KR1019900013454A patent/KR930010015B1/ko not_active IP Right Cessation
- 1990-08-30 DE DE69017803T patent/DE69017803T2/de not_active Expired - Fee Related
- 1990-08-30 EP EP90309526A patent/EP0415775B1/en not_active Expired - Lifetime
- 1990-11-08 AU AU66308/90A patent/AU6630890A/en not_active Abandoned
-
1994
- 1994-08-15 US US08/290,073 patent/US5541129A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147576A (ja) * | 1984-12-21 | 1986-07-05 | Toshiba Corp | Ｍｉｓ型半導体装置 |
| JPS6325955A (ja) * | 1986-07-18 | 1988-02-03 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0415775A3 (en) | 1991-04-03 |
| KR930010015B1 (ko) | 1993-10-14 |
| KR910005465A (ko) | 1991-03-30 |
| DE69017803T2 (de) | 1995-09-28 |
| AU6630890A (en) | 1992-03-30 |
| EP0415775A2 (en) | 1991-03-06 |
| EP0415775B1 (en) | 1995-03-15 |
| US5541129A (en) | 1996-07-30 |
| DE69017803D1 (de) | 1995-04-20 |
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