JPH0388370A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPH0388370A
JPH0388370A JP1225303A JP22530389A JPH0388370A JP H0388370 A JPH0388370 A JP H0388370A JP 1225303 A JP1225303 A JP 1225303A JP 22530389 A JP22530389 A JP 22530389A JP H0388370 A JPH0388370 A JP H0388370A
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弘昭 角田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は半導体記憶装置の製造方法に関し、特に電気的
に書き込み及び消去が可能な不揮発性半導体記憶装置(
以下、E2FROMと称す)の製造方法に関する。
(従来の技術) E2FROMは一般に、第4図に示されるような素子構
造を有している。pff半導体基板10の表面に、n型
不純物層から成るドレイン1とソース2とが設けられ、
その間にn型不純物層6が形成されている。この不純物
層6の上方に、シリコン酸化膜7を介してコントロール
ゲート電極4が設けられており、さらにこのシリコン酸
化膜7の内部には、フローティングゲート電極となる多
結晶シリコン膜3が埋設されている。シリコン酸化膜7
には膜厚が薄いトンネル酸化膜8があるが、これは多結
晶シリコン膜3への電子の注入及び引き抜きを、電子の
トンネル効果を利用して行うようにするためのものであ
る。そしてこの不純物層6とドレイン1との間の上方に
、セレクトゲート電極5が設けられている。
この断面図において、トンネル酸化膜8と多結晶シリコ
ン膜3とを含んだ箇所Aを部分的に拡大したものを第5
図に示す。このような構造を得るために、従来は次のよ
うにして製造していた。第6図(a)に示されるように
、n型不純物層6が形成されている半導体基板10の表
面上にシリコン酸化膜27を形成した後、写真蝕刻法に
よりトンネル酸化膜8を形成する部分を除去し、この部
分の半導体基板10を露出させる(第6図(b))。そ
して露出した部分にトンネル酸化膜8を形成しく第6図
(C’)) 、CVD法を用いて多結晶シリコン膜3を
形成した後、オキシ、塩化リン(POC13)雰囲気中
でリン拡散を行う(第6図(d))。
(発明が解決しようとする課題) しかし、この従来の製造方法には以下のような問題があ
った。第6図(b)のように、シリコン酸化膜27を形
成した後、トンネル部分を除去して半導体基板10を露
出させるが、この基板10が露出した状態でフォトレジ
ストを除去する工程が入るため基板の表面が汚染され易
い。トンネル部分の基板10が汚染されると、トンネル
酸化膜8の耐圧性が低下する。
このような基板10の汚染がもたらす耐圧性の低下を防
ぐには、トンネル酸化膜8を形成する前に、希フッ酸(
HF)処理を行う必要がある。ところが、この処理によ
ってトンネル酸化膜の耐圧性は向上するが、シリコン酸
化膜7自体がフッ酸にさらされ、第1図におけるセレク
トゲート電極5と基板10間におけるこのシリコン酸化
膜7の耐圧性が低下することになる。
また上述したように、第6図(d)の工程において多結
晶シリコン膜3にリンを拡散させるが、この膜3の内部
に拡散したリンがトンネル酸化膜8中にまで染み出して
くる。これにより、やはりトンネル酸化膜8の耐圧性が
低下するという問題があった。
トンネル酸化膜8の耐圧性を調べる試験には、所定の電
流をストレスとしてトンネルの部分に印加させ、所定時
間経過後に発生する不良の割合を測定する定電流T D
 D B (Time DependenLDiele
ctric Breakdown)試験等がある。また
シリコン酸化1117の耐圧性を調べる試験として、セ
レクトゲート電極5と半導体基板10との間に破壊に至
るまでの電圧を印加させ、この破壊電圧が例えば20V
以下であるものが占める割合を測定する試験等がある。
従来は上述したような理由により、いずれの試験におい
ても良好な結果が得られることができなかった。
本発明は上記事情に鑑みて成されたものであり、セレク
トゲート下におけるシリコン酸化膜とトンネル酸化膜の
双方の耐圧性を共に高めて信頼性を向上させることがで
きる半導体記憶装置の製造方法を提供することを目的と
する。
〔発明の構成〕
(課題を解決するための手段) 本発明の半導体記憶装置の製造方法は、半導体基板上に
電子が通過するように部分的に膜厚が薄いトンネル部分
を含む層間絶縁膜としてのシリコン酸化膜と、このシリ
コン酸化膜の表面上に70−ティングゲート電極として
の多結晶シリコン膜を形成する方法であって、半導体基
板上にトンネル部分と同様な膜厚の第1のシリコン酸化
膜を形成する一工程と、第1のシリコン酸化膜の表面′
上に耐酸化膜を形成する工程と、第1のシリコン酸化膜
と耐酸化膜のうち写真蝕刻法を用いてトンネル部分に相
当する領域を残すようにして他の領域を除去し半導体基
板の表面を露出させる工梶と、露出した半導体基板の表
面上にトンネル部分よりも膜厚が厚い第2のシリコン酸
化膜を形成する工程と、耐酸化膜と第2のシリコン酸化
膜との表面上に多結晶シリコン膜を形成する工程とを備
えたことを特徴としている。
ここで、第1のシリコン酸化膜と耐酸化膜とを形成した
後、耐酸化膜のうちトンネル部分に相当する領域を残す
ようにして他の領域を除去し、第1のシリコン酸化膜の
表面を露出させ、この露出した第1のシリコン酸化膜の
表面上に第2のシリコン酸化膜を形成してもよい。
また多結晶シリコン膜に、リンを拡散させる工程をさら
に備えてもよい。
(作 用) 半導体基板の表面にシリコン酸化膜を形成しトンネル部
分を除去した後、膜厚の薄い第1のシリコン酸化膜を形
成したのでは、トンネル部分の半導体基板が露出し、写
真蝕刻を行う段階で汚染され易くこの部分の耐圧性の低
下を招くことになるが、先にトンネル部分の第1のシリ
コン酸化膜を形成し、その後筒2のシリコン酸化膜を形
成することによりトンネル部分の半導体基板が露出せず
汚染されないため、第1のシリコン酸化膜の耐圧性の低
下が防止される。さらに半導体基板の汚染を防ぐには半
導体基板にフッ酸処理を施す必要があり、このような処
理をするとフッ酸によって第2のシリコン酸化膜の耐圧
性が低下することになる。しかし半導体基板が汚染され
る虞れがないためこのようなフッ酸処理は不要であり、
第2のシリコン酸化膜の耐圧性の低下が防止される。こ
れは、第1のシリコン酸化膜と耐酸化膜とを形成した後
、耐酸化膜のうちのトンネル部分に相当する領域を残す
ようにして他の領域を除去して第1のシリコン酸化膜の
表面を露出させ、露出した第1のシリコン酸化膜の表面
上に第2のシリコン酸化膜を形成した場合にも同様であ
る。
また多結晶シリコン膜にリンを拡散させた場a1リンが
第1のシリコン酸化膜まで染み出すとこの部分の耐圧性
が低下するが、この第1のシリコン酸化膜の表面上に耐
酸化膜を形成するためリンの染み出しが防止され、耐圧
性の低−ドが防がれる。
(実施例) 以下、本発明の一実施例について図面を参照して説明す
る。第1図は、本実施例の製造方法を示した工程別素子
断面図である。従来の製造方法では、シリコン酸化膜の
うち膜厚の厚い部分を先に形成しその後トンネル酸化膜
を形成していたが、本実施例ではこの形成の順序が具な
っている。
先ず第1図(a)のように、n型不純物層が形成された
半導体基板lOの表面に、約800℃で塩酸(HCI)
酸化により、トンネル酸化膜と同様な膜厚90人のシリ
コン酸化膜18(第1のシリコン酸化膜に相当する)を
形成する。そしてそのシリコン酸化膜18の表面上に、
耐酸化膜としての窒化シリコン膜19をCVD法で80
Aの厚さに形成する。
このシリコン酸化1![18及び窒化シリコン酸化[1
19に対し、写真蝕刻法を用いてトンネル酸化膜に相当
する領域8及び9のみが残るようにして他の部分を除去
し、半導体基板10の表面を露出させる(第1図(a)
)。
次にこの表面に約900℃で塩酸(MCI)酸化を行う
と、窒化シリコン膜9以外の領域にシリコン酸化膜7(
第2のシリコン酸化膜に相当する)が形成され、この膜
厚が約430八となるようにする(第1図(C))。
そしてこのシリコン酸化膜7及び窒化シリコン膜9の表
面上に、CVD法により4000Aの多結晶シリコン膜
3を形成する。さらにこの多結晶シリコン膜3に、90
0℃のオキシ塩化リン(POCl2)雰囲気中でリン(
P)を拡散させる(第1図(d))。
このようにして形成された素子の断面構造は第2図のよ
うであり、従来の場合(第5図)と比較しトンネル酸化
膜8の表面に耐酸化膜としての窒化シリコン膜9が形成
されている点が異なっている。
次に、他の実施例による製造方法について、第3図を用
いて説明する。上述の実施例と同様に、先ず第3図(a
)のように半導体基板10の表面に塩酸(HCI)酸化
により膜厚90人のシリコン酸化膜18を形成し、この
シリコン酸化膜18の表面上に窒化シリコン膜19をC
VD法で80Aの厚さに形成する。
この後上述の実施例では、シリコン酸化WA18及び窒
化シリコン酸化膜19の両方に対し、トンネル酸化膜に
相当する領域8及び9のみを残して他の部分は除去した
が、この実施例では窒化シリコン膜19に対してのみ写
真蝕刻を行い、シリコン酸化膜18は除去しない点が異
なっている。窒化シリコン膜19のうちトンネル部分に
相当する膜9のみ残して他は除去し、シリコン酸化Jl
!i18の表面を露出させる(第3図(b))。
この後は同様に、約900℃で表面に塩酸酸化を行うと
(耐酸化性のある)窒化シリコン膜9以外の領域に約4
3OAの厚さのシリコン酸化膜7が形成される(第3図
(C))。
そしてシリコン酸化膜7及び窒化シリコン膜9の表面上
に、4000Aの多結晶シリコン膜3を形成し、オキシ
塩化リン(POCIg >雰囲気中でリンを拡散させる
(第3図(d))。
このような製造方法により、次のような効果が得られる
。従来の場合は第6図(b)の段階において、半導体基
板10のうち露出したトンネル部分の表面が汚染される
のを防ぐため希フッ酸(HF)処理を行うが、これによ
りシリコン酸化膜7がフッ酸にさらされて、セレクトゲ
ート電極5と基板10間におけるシリコン酸化膜7の耐
圧性が低下するという問題があった。これに対し、上述
した実施例ではトンネル酸化膜8の部分を先に形成し、
この部分の半導体基板10が露出することがないため汚
染される虞れがなく、当然ながら希フッ酸処理が不要と
なるためシリコン酸化膜7の耐圧性の低下が防止される
また従来の製造方法では、多結晶シリコン膜3の内部に
拡散したリンがトンネル酸化M8にまで染み出すことに
より、トンネル酸化1118の耐圧性が低下するという
問題があったが、上述の実施例ではトンネル酸化膜8の
表面上に耐酸性を有する窒化シリコン膜9を形成するた
めリンが染み出すことがなく、トンネル酸化膜8の耐正
性の低ドが防止される。
これにより、本実施例により製造されたE2FROMは
、トンネル酸化膜8とシリコン酸化膜7の耐圧性が共に
向上した。先ずトンネル酸化膜8に110μA10.1
m2の電流を6秒間印加させ、不良が発生した割合を調
べるTDDB試験において、従来の製造方法による E2FROMの場合は不良率10%であったが、本実施
例によるE2FROMでは1%以下に低下した。さらに
シリコン酸化$7の耐圧性を、セレクトゲート電極5と
半導体基板10との間に破壊に至るまで電圧を印加させ
ることによってMべる試験では、破壊電圧が20V以下
であるものの割合が従来は20%存在していたが、本実
施例によるものでは1%以下に減少した。これより本実
施例によれば、トンネル酸化膜8及びシリコン酸化膜7
の両方の耐圧性が向上することが明らかにされた。
また上述した実施例はいずれも一例であって、本発明を
限定するものではない。例えば耐酸化膜として窒化シリ
コン膜を形成しているが、耐酸性を有するものであれば
他の材料によるものを形成しても同様な効果が得られる
〔発明の効果〕
以上説明したように本発明の半導体記憶装置の製造方法
は、半導体基板表面のトンネル部分に先にシリコン酸化
膜を形成し、その後トンネル部分以外の領域にシリコン
酸化膜を形成するため、トンネル部分の半導体基板表面
が露出して汚染される事態が回避されるためこの部分の
耐圧性の低下が防止されると同時に、基板が汚染された
場合のフッ酸処理がもたらすトンネル部分以外のシリコ
ン酸化膜の耐圧性の低下、が防止される。また多結晶シ
リコン膜にリンを拡散させた場合にも、トンネル部分の
シリコン酸化膜の表面上に耐酸化膜を形成するため、拡
散したリンが多結晶シリコン膜を通ってこのシリコン酸
化膜にまで染み出すことがなく、やはり耐圧性の低下を
防ぐことができる。
【図面の簡単な説明】
第1図は本発明の一実施例による半導体記憶装置の製造
方法を示す工程別素子断面図、第2図は同方法により製
造された装置の断面を示す縦断面図、第3図は本発明の
他の実施例による半導体記憶装置の製造方法を示す工程
別素子断面図、第4図は本発明の適用が可能な半導体記
憶装置の縦断面図、第5図は従来の製造方法により製造
された装置の断面を示す縦断面図、第6図は従来の製造
方法を示す工程別素子断面図である。 1.2.6・・・不純物層、3・・・多結晶シリコン膜
、4・・・コントロールゲート電極、5・・・セレクト
ゲート電極、7・・・シリコン酸化膜、8,18・・・
トンネル酸化膜、9.19・・・窒化シリコン膜、10
・・・半導体基板。 第1図 第2図 HA −

Claims (1)

  1. 【特許請求の範囲】 1、半導体基板上に、電子が通過するように部分的に膜
    厚が薄いトンネル部分を含む層間絶縁膜としてのシリコ
    ン酸化膜と、このシリコン酸化膜の表面上にフローティ
    ングゲート電極としての多結晶シリコン膜を形成する半
    導体記憶装置の製造方法において、 前記半導体基板上に、前記トンネル部分と同様な膜厚の
    第1のシリコン酸化膜を形成する工程と、前記第1のシ
    リコン酸化膜の表面上に、耐酸化膜を形成する工程と、 前記第1のシリコン酸化膜と前記耐酸化膜のうち、写真
    蝕刻法を用いて前記トンネル部分に相当する領域を残す
    ようにして他の領域を除去し、前記半導体基板の表面を
    露出させる工程と、 露出した前記半導体基板の表面上に、前記トンネル部分
    よりも膜厚が厚い第2のシリコン酸化膜を形成する工程
    と、 前記耐酸化膜と前記第2のシリコン酸化膜との表面上に
    、前記多結晶シリコン膜を形成する工程とを備えたこと
    を特徴とする半導体記憶装置の製造方法。 2、半導体基板上に、電子が通過するように部分的に膜
    厚が薄いトンネル部分を含む層間絶縁膜としてのシリコ
    ン酸化膜と、このシリコン酸化膜の表面上にフローティ
    ングゲート電極としての多結晶シリコン膜を形成する半
    導体記憶装置の製造方法において、 前記半導体基板上に、前記トンネル部分と同様な膜厚の
    第1のシリコン酸化膜を形成する工程と、前記第1のシ
    リコン酸化膜の表面上に、耐酸化膜を形成する工程と、 前記耐酸化膜のうち、写真蝕刻法を用いて前記トンネル
    部分に相当する領域を残すようにして他の領域を除去し
    、前記第1のシリコン酸化膜の表面を露出させる工程と
    、 露出した前記第1のシリコン酸化膜の表面上に、前記ト
    ンネル部分よりも膜厚が厚い第2のシリコン酸化膜を形
    成する工程と、 前記耐酸化膜と前記第2のシリコン酸化膜との表面上に
    、前記多結晶シリコン膜を形成する工程とを備えたこと
    を特徴とする半導体記憶装置の製造方法。 3、前記耐酸化膜と前記第2のシリコン酸化膜との表面
    上に形成された前記多結晶シリコン膜に、リンを拡散さ
    せる工程をさらに備えたことを特徴とする請求項1又は
    2記載の半導体記憶装置の製造方法。
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