JPH04103162A - 絶縁膜を有する半導体装置の製造方法 - Google Patents
絶縁膜を有する半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体装置における半導体基板の同一主面上
に形成される例えば、電界効果形トランジスタ等の回路
素子の膜厚もしくは材質が異なる２種類のゲート絶縁膜
の形成方法に係り、特にその回路素子の信頼性の改善に
関する。
に形成される例えば、電界効果形トランジスタ等の回路
素子の膜厚もしくは材質が異なる２種類のゲート絶縁膜
の形成方法に係り、特にその回路素子の信頼性の改善に
関する。
（従来の技術）
例えば、半導体集積回路は外部電源から５Ｖの電源を供
給され、該５ｖの電源で駆動する回路素子と、回路内部
の内部抵抗等でさらに降圧された電源で駆動される回路
素子とがある。
給され、該５ｖの電源で駆動する回路素子と、回路内部
の内部抵抗等でさらに降圧された電源で駆動される回路
素子とがある。
すなわち、複数の回路素子か同集積回路内に形成され、
同電源電圧を供給されていたとしても、回路内部の内部
抵抗等で前記電ｒｉ、電圧の降下か生じ、それぞれの回
路素子に供給される実際の電圧値は異なっている。
同電源電圧を供給されていたとしても、回路内部の内部
抵抗等で前記電ｒｉ、電圧の降下か生じ、それぞれの回
路素子に供給される実際の電圧値は異なっている。
その回路素子の性能やゲート絶縁膜の信頼性を考慮する
と、回路素子は前記５■で駆動する回路素子部分と、５
ｖより降圧した電圧で駆動する回路素子部分とに別れる
。このために各回路素子のゲート絶縁膜の膜厚もしくは
異なる膜質をもつ電極が形成され、さらに各電極形成は
信頼性良く形成されることが要求される。
と、回路素子は前記５■で駆動する回路素子部分と、５
ｖより降圧した電圧で駆動する回路素子部分とに別れる
。このために各回路素子のゲート絶縁膜の膜厚もしくは
異なる膜質をもつ電極が形成され、さらに各電極形成は
信頼性良く形成されることが要求される。
第４図（ａ）乃至（ｄ）は、従来例として、半導体基板
の同一面上で２種類の膜厚を持つケート絶縁膜が形成さ
れる工程を示す。すなわち、同図（ａ）工程は半導体基
板１の主面を熱酸化させ、膜厚ｔ１の絶縁膜２か主面の
全面に形成される。
の同一面上で２種類の膜厚を持つケート絶縁膜が形成さ
れる工程を示す。すなわち、同図（ａ）工程は半導体基
板１の主面を熱酸化させ、膜厚ｔ１の絶縁膜２か主面の
全面に形成される。
つぎに同図（ｂ）工程は前記絶縁膜２上に選択的にレジ
スト３によるマスクを形成後、ウェットエツチングを行
い、前記マスクに覆われていない前記絶縁膜２か除去さ
れる。そして同図（ｃ）工程では前記レジスト３を除去
した後、再度熱酸化させ、膜厚ｔ２の絶縁膜４が主面の
全面に形成される。さらに同図（ｄ）工程は前記絶縁膜
４上に多結晶シリコン膜５を形成する。
スト３によるマスクを形成後、ウェットエツチングを行
い、前記マスクに覆われていない前記絶縁膜２か除去さ
れる。そして同図（ｃ）工程では前記レジスト３を除去
した後、再度熱酸化させ、膜厚ｔ２の絶縁膜４が主面の
全面に形成される。さらに同図（ｄ）工程は前記絶縁膜
４上に多結晶シリコン膜５を形成する。
従って、前記膜厚ｔ１および前記膜厚ｔ２を合わせた第
１のゲート絶縁膜と、前記膜厚ｔ１の第２のゲート絶縁
膜との膜厚が異なるゲート絶縁膜を同一主面上に形成す
ることができる。
１のゲート絶縁膜と、前記膜厚ｔ１の第２のゲート絶縁
膜との膜厚が異なるゲート絶縁膜を同一主面上に形成す
ることができる。
（発明が解決しようとする課題）
ところが前述したように第２の絶縁膜を選択的に除去す
るために、前記第２の絶縁膜上にレジストによるマスク
を形成している。
るために、前記第２の絶縁膜上にレジストによるマスク
を形成している。
このレジストは一般的に桂皮酸系レジストとゴム系レジ
スト等が採用されているが、いずれも、アルカリ金属
重金属等が多く混入しており、レジストが直接的に接す
る絶縁膜に影響を与えている。
スト等が採用されているが、いずれも、アルカリ金属
重金属等が多く混入しており、レジストが直接的に接す
る絶縁膜に影響を与えている。
その影響とは、レジストに接する絶縁膜の初期耐圧が劣
化する、またはそ′の絶縁膜の耐圧の長期的な信頼性が
劣化するという問題である。
化する、またはそ′の絶縁膜の耐圧の長期的な信頼性が
劣化するという問題である。
よって本発明は、半導体基板に形成される絶縁膜の初期
耐圧の劣化と、その絶縁膜の耐圧の長期的な信頼性が劣
化とを防ぐ形成方法を用いて、高信頼性の半導体装置を
提供することを目的とする。
耐圧の劣化と、その絶縁膜の耐圧の長期的な信頼性が劣
化とを防ぐ形成方法を用いて、高信頼性の半導体装置を
提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は従来の技術が持つ課題を解決するために、半導
体基板の主面上に第１の絶縁膜を形成する第１の工程と
、前記第１の絶縁膜上に第１の導電膜を形成する第２の
工程と、前記半導体基板上の第１の絶縁膜と第１の導電
膜とを選択的に除去する第３の工程と、さらに前記半導
体基板上に前記第１の絶縁膜と膜厚もしくは材質が異な
る第２の絶縁膜を形成する第４の工程と、前記第２の絶
縁膜上に第２の導電膜を形成する第５の工程と、前記半
導体基板の第２の絶縁膜と第２の導電膜とを選択的に除
去し、残存する第１の導電膜を表面に露出させる第６の
工程と、前記半導体基板上に第３の導電膜を形成する第
７の工程と、第１の絶縁膜乃至第３の導電膜を選択的に
除去する第８の工程とによって、第１の絶縁膜をゲート
絶縁膜第１の導電膜および第３の導電膜をゲート電極と
する第１の電界効果形トランジスタと第２の絶縁膜をゲ
ート絶縁膜、第２の導電膜および一部の第３の導電膜を
ゲート電極とする第２の電界効果形トランジスタとを形
成することを特徴とする絶縁膜を有する半導体装置の製
造方法を用いる。
体基板の主面上に第１の絶縁膜を形成する第１の工程と
、前記第１の絶縁膜上に第１の導電膜を形成する第２の
工程と、前記半導体基板上の第１の絶縁膜と第１の導電
膜とを選択的に除去する第３の工程と、さらに前記半導
体基板上に前記第１の絶縁膜と膜厚もしくは材質が異な
る第２の絶縁膜を形成する第４の工程と、前記第２の絶
縁膜上に第２の導電膜を形成する第５の工程と、前記半
導体基板の第２の絶縁膜と第２の導電膜とを選択的に除
去し、残存する第１の導電膜を表面に露出させる第６の
工程と、前記半導体基板上に第３の導電膜を形成する第
７の工程と、第１の絶縁膜乃至第３の導電膜を選択的に
除去する第８の工程とによって、第１の絶縁膜をゲート
絶縁膜第１の導電膜および第３の導電膜をゲート電極と
する第１の電界効果形トランジスタと第２の絶縁膜をゲ
ート絶縁膜、第２の導電膜および一部の第３の導電膜を
ゲート電極とする第２の電界効果形トランジスタとを形
成することを特徴とする絶縁膜を有する半導体装置の製
造方法を用いる。
（作用）
以上のような形成方法によると、絶縁膜上に直接レジス
トが形成されることなく、製造時に絶縁膜の初期耐圧の
劣化が生じない半導体装置を提供することかできる。
トが形成されることなく、製造時に絶縁膜の初期耐圧の
劣化が生じない半導体装置を提供することかできる。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図（ａ）乃至（ｆ）は、本発明の実施例に係る半導
体装置の回路素子形成を示す工程図である。
体装置の回路素子形成を示す工程図である。
同図（ａ）工程は、面指数１００のＰ形半導体基板６の
主面に通常の素子分離領域（図示せず）を形成した後、
前記主面上に９００℃のドライ酸素ガス中で膜厚１６０
人の第１のゲート絶縁膜７を形成する。さらに、その第
１のゲート絶縁膜７上に膜厚２０００人の多結晶シリコ
ン膜（Ｐｏ１ｙ−３ｔ） ８を堆積させる。
主面に通常の素子分離領域（図示せず）を形成した後、
前記主面上に９００℃のドライ酸素ガス中で膜厚１６０
人の第１のゲート絶縁膜７を形成する。さらに、その第
１のゲート絶縁膜７上に膜厚２０００人の多結晶シリコ
ン膜（Ｐｏ１ｙ−３ｔ） ８を堆積させる。
そして同図（ｂ）工程は、ホトリソグラフィによって前
記多結晶シリコン膜８上に選択的にレジスト９を形成し
、前記レジスト９をマスクとして、後述する第２のゲー
ト絶縁膜を形成する領域や基板との埋め込みコンタクト
をとる領域等の不要部分の前記第１のゲート絶縁膜７と
前記多結晶シリコン膜８をドライエツチングおよびウェ
ットエツチングによって除去する。
記多結晶シリコン膜８上に選択的にレジスト９を形成し
、前記レジスト９をマスクとして、後述する第２のゲー
ト絶縁膜を形成する領域や基板との埋め込みコンタクト
をとる領域等の不要部分の前記第１のゲート絶縁膜７と
前記多結晶シリコン膜８をドライエツチングおよびウェ
ットエツチングによって除去する。
さらに同図（Ｃ）工程は、前記レジストリを除去し、前
記主面側を再度、８００℃のドライ酸素ガス中で膜厚１
１０人の第２のゲート絶縁膜１０を前記主面側の全面に
形成する。さらに前記第２のゲート絶縁膜上に膜厚２０
００人の多結晶シリコン膜１１を堆積させる。
記主面側を再度、８００℃のドライ酸素ガス中で膜厚１
１０人の第２のゲート絶縁膜１０を前記主面側の全面に
形成する。さらに前記第２のゲート絶縁膜上に膜厚２０
００人の多結晶シリコン膜１１を堆積させる。
そして同図（ｄ）工程は、前記多結晶シリコン膜１１上
に選択的にレジスト１２を形成し、前記第１のゲート絶
縁膜７上のゲート電極を形成する領域上と、基板との埋
め込みコンタクトをとる領域上に形成される前記第１の
ゲート絶縁膜１０と前記多結晶シリコン膜１１をドライ
エツチングおよびウェットエツチングによって除去する
。
に選択的にレジスト１２を形成し、前記第１のゲート絶
縁膜７上のゲート電極を形成する領域上と、基板との埋
め込みコンタクトをとる領域上に形成される前記第１の
ゲート絶縁膜１０と前記多結晶シリコン膜１１をドライ
エツチングおよびウェットエツチングによって除去する
。
従って、半導体基板の同一主面上に、膜厚１６０人の第
１のゲート絶縁膜７と膜厚１１０人の第２のゲート絶縁
膜１０との膜厚が異なるゲート絶縁膜がそれぞれ形成さ
れている。
１のゲート絶縁膜７と膜厚１１０人の第２のゲート絶縁
膜１０との膜厚が異なるゲート絶縁膜がそれぞれ形成さ
れている。
つぎに同図（ｅ）工程で、前記（ｄ）工程の半導体基板
の主面上の全面に膜厚５００人の多結晶シリコン膜１３
を堆積させ、この多結晶シリコン膜１３上から砒素（Ａ
ｓ）に６０ＫｅＶのエネルギーをかけてｌＸｌ０１６ｃ
ｍ−２のドーズ量をイオン注入した後、窒素（Ｎ２）雰
囲気ガス中で、９００℃１１０分間のアニール処理を行
う。
の主面上の全面に膜厚５００人の多結晶シリコン膜１３
を堆積させ、この多結晶シリコン膜１３上から砒素（Ａ
ｓ）に６０ＫｅＶのエネルギーをかけてｌＸｌ０１６ｃ
ｍ−２のドーズ量をイオン注入した後、窒素（Ｎ２）雰
囲気ガス中で、９００℃１１０分間のアニール処理を行
う。
これによって、前記多結晶シリコン膜８．１３がＮ形多
結晶化すると共に、前記半導体基板６上に直接、多結晶
シリコン膜１３を形成している領域で、前記半導体基板
６の部分に埋め込みコンタクトのＮ＋層１４が形成され
る。
結晶化すると共に、前記半導体基板６上に直接、多結晶
シリコン膜１３を形成している領域で、前記半導体基板
６の部分に埋め込みコンタクトのＮ＋層１４が形成され
る。
さらに、同図（ｆ）工程では、前記前記多結晶シリコン
膜８，１３上に選択的にレジスト（図示せず）を形成し
、これにドライエツチングを施し、ゲート電極１５を形
成する。そして前述と同様に、砒素（Ａｓ）に６０Ｋｅ
ＶのエネルギーをかけてＩ Ｘ １０”Ｃｍ−”のドー
ズ量をイオン注入した後、窒素（Ｎ２）雰囲気ガス中で
、９００℃、１０分間のアニール処理を行う。これによ
って、埋め込みコンタクトのＮ１層１６が形成される。
膜８，１３上に選択的にレジスト（図示せず）を形成し
、これにドライエツチングを施し、ゲート電極１５を形
成する。そして前述と同様に、砒素（Ａｓ）に６０Ｋｅ
ＶのエネルギーをかけてＩ Ｘ １０”Ｃｍ−”のドー
ズ量をイオン注入した後、窒素（Ｎ２）雰囲気ガス中で
、９００℃、１０分間のアニール処理を行う。これによ
って、埋め込みコンタクトのＮ１層１６が形成される。
この後、通常の回路配線を形成し、半導体装置を完成さ
せる。
せる。
このようにして、従来のようにゲート絶縁１膜となる酸
化膜上にレジストを直接パターニングすることを避け、
本発明はゲート電極等になる多結晶シリコン膜上に前記
バターニングをして半導体装置を製造した。
化膜上にレジストを直接パターニングすることを避け、
本発明はゲート電極等になる多結晶シリコン膜上に前記
バターニングをして半導体装置を製造した。
つぎに第２図に従来技術による製造方法を用いた半導体
装置の厚膜となる膜厚ｔ３のゲート絶縁膜の耐圧、第３
図に本発明の製造方法によって製造された半導体装置の
厚膜となる第１のゲート絶縁膜の耐圧の分布をそれぞれ
示す。すなわち、第２図および第３図は、共に横軸がゲ
ート絶縁膜の耐圧値を示し、縦軸が測定数の総数を１０
０％とした測定個数を示している。
装置の厚膜となる膜厚ｔ３のゲート絶縁膜の耐圧、第３
図に本発明の製造方法によって製造された半導体装置の
厚膜となる第１のゲート絶縁膜の耐圧の分布をそれぞれ
示す。すなわち、第２図および第３図は、共に横軸がゲ
ート絶縁膜の耐圧値を示し、縦軸が測定数の総数を１０
０％とした測定個数を示している。
第２図は、測定された半導体装置のうち約７０％以上が
、８ ＭＹ／ｃＩ台の耐圧値である。しかし、０乃至２
（ＭＶ／ｃ−）の耐圧値を示す半導体装置が、約３０
％も存在している。これは、半導体装置の初期耐圧が劣
化しており、はぼ短絡状態にあるため耐圧不良となる。
、８ ＭＹ／ｃＩ台の耐圧値である。しかし、０乃至２
（ＭＶ／ｃ−）の耐圧値を示す半導体装置が、約３０
％も存在している。これは、半導体装置の初期耐圧が劣
化しており、はぼ短絡状態にあるため耐圧不良となる。
ところが第３図に示すように、本発明の製造方法による
半導体装置は、測定された半導体装置のうち約９０％が
、８ ＭＶ／ｃ１１台の耐圧値を占めて、残りはこの耐
圧値前後に約１０％程度が存在している。
半導体装置は、測定された半導体装置のうち約９０％が
、８ ＭＶ／ｃ１１台の耐圧値を占めて、残りはこの耐
圧値前後に約１０％程度が存在している。
従って、本発明の製造工程で形成された半導体装置は、
初期耐圧の劣化を防ぐことができる。
初期耐圧の劣化を防ぐことができる。
［発明の効果］
以上記述したように本発明によれば、本発明によって半
導体基板上に形成される電極の初期耐圧の劣化を防止し
、長期的な信頼性を有する半導体装置を提供することが
できる。
導体基板上に形成される電極の初期耐圧の劣化を防止し
、長期的な信頼性を有する半導体装置を提供することが
できる。
第１図（ａ）乃至（ｆ）は、本発明の製造方法による半
導体装置の形成工程を示す工程図、第２図は従来の製造
方法を用いて形成された半導体装置のゲート絶縁膜の耐
圧の分布を示す分布図、第３図は本発明の製造方法を用
いて形成された半導体装置のゲート絶縁膜の耐圧の分布
を示す分布図、第４図（ａ）乃至（ｄ）は従来の製造方
法による半導体装置の形成工程を示す工程図である。 ６・・・半導体基板、７・・・第１のゲート絶縁膜、８
・・・多結晶シリコン膜、１０・・・第２のゲート絶縁
膜、１５・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 第２区 第３区
導体装置の形成工程を示す工程図、第２図は従来の製造
方法を用いて形成された半導体装置のゲート絶縁膜の耐
圧の分布を示す分布図、第３図は本発明の製造方法を用
いて形成された半導体装置のゲート絶縁膜の耐圧の分布
を示す分布図、第４図（ａ）乃至（ｄ）は従来の製造方
法による半導体装置の形成工程を示す工程図である。 ６・・・半導体基板、７・・・第１のゲート絶縁膜、８
・・・多結晶シリコン膜、１０・・・第２のゲート絶縁
膜、１５・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 第２区 第３区
Claims (2)
- （１）半導体基板の主面上に第１の絶縁膜を形成する第
１の工程と、 前記第１の絶縁膜上に第１の導電膜を形成する第２の工
程と、 前記半導体基板上の第１の絶縁膜と第１の導電膜とを選
択的に除去する第３の工程と、 さらに前記半導体基板上に前記第１の絶縁膜とは膜厚及
び材質の少なくとも１つが異なる第２の絶縁膜を形成す
る第４の工程と、 前記第２の絶縁膜上に第２の導電膜を形成する第５の工
程と、 前記半導体基板の第２の絶縁膜と第２の導電膜とを選択
的に除去し、残存する第１の導電膜を表面に露出させる
第６の工程と、 前記半導体基板上に第３の導電膜を形成する第７の工程
と、 第１の絶縁膜乃至第３の導電膜を選択的に除去する第８
の工程とによって、第１の絶縁膜をゲート絶縁膜、第１
の導電膜および第３の導電膜をゲート電極とする第１の
電界効果形トランジスタと第２の絶縁膜をゲート絶縁膜
、第２の導電膜および一部の第３の導電膜をゲート電極
とする第２の電界効果形トランジスタとを同一工程で形
成することを特徴とする絶縁膜を有する半導体装置の製
造方法。 - （２）前記第８の工程において、第３の導電膜の選択的
除去後にゲート電極が形成されると共に電界効果形トラ
ンジスタ及び半導体基板とに接続される埋め込みコンタ
クトが同時に形成されることを特徴とする請求項（１）
記載の絶縁膜を有する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219948A JPH04103162A (ja) | 1990-08-23 | 1990-08-23 | 絶縁膜を有する半導体装置の製造方法 |
| EP19910114180 EP0474068A3 (en) | 1990-08-23 | 1991-08-23 | A method for manufacturing a semiconductor device having insulating films |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2219948A JPH04103162A (ja) | 1990-08-23 | 1990-08-23 | 絶縁膜を有する半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04103162A true JPH04103162A (ja) | 1992-04-06 |
Family
ID=16743547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2219948A Pending JPH04103162A (ja) | 1990-08-23 | 1990-08-23 | 絶縁膜を有する半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0474068A3 (ja) |
| JP (1) | JPH04103162A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087225A (en) * | 1998-02-05 | 2000-07-11 | International Business Machines Corporation | Method for dual gate oxide dual workfunction CMOS |
| US6339001B1 (en) * | 2000-06-16 | 2002-01-15 | International Business Machines Corporation | Formulation of multiple gate oxides thicknesses without exposing gate oxide or silicon surface to photoresist |
| US7144784B2 (en) * | 2004-07-29 | 2006-12-05 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device and structure thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5353262A (en) * | 1976-10-25 | 1978-05-15 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| ATE41265T1 (de) * | 1984-03-21 | 1989-03-15 | Siemens Ag | Verfahren zum herstellen einer hochintegrierten mos-feld-effekttransistorschaltung. |
-
1990
- 1990-08-23 JP JP2219948A patent/JPH04103162A/ja active Pending
-
1991
- 1991-08-23 EP EP19910114180 patent/EP0474068A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0474068A2 (en) | 1992-03-11 |
| EP0474068A3 (en) | 1992-08-26 |
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